git.sur5r.net Git - freertos/blob

   1 /*******************************************************************************\r
   2  * (c) Copyright 2012 Microsemi SoC Products Group.  All rights reserved.\r
   3  *\r
   4  *  Smartfusion2 system configuration. This file is automatically generated\r
   5  *  by the Libero tools. It contains the Smartfusion2 system configuration that\r
   6  *  was selected during the hardware configuration flow. \r
   7  *\r
   8  */\r
   9 \r
  10 #include "../../CMSIS/m2sxxx.h"\r
  11 #include "../../CMSIS/sys_init_cfg_types.h"\r
  12 #include "sys_config.h"\r
  13 \r
  14 /*==============================================================================\r
  15  *                             !!! WARNING !!!\r
  16  *==============================================================================\r
  17  * The project including this file must be linked so that the content of this\r
  18  * file is located in internal eNVM at run time. The content of this file is\r
  19  * used to configure the system prior to RAM content initialization. This means\r
  20  * that the content of the data structures below will be used before the copy\r
  21  * from LMA to VMA takes place. The LMA and VMA locations of the content of this\r
  22  * file must be identical for the system to be seamlessly configured as part of\r
  23  * the CMSIS boot process.\r
  24  */\r
  25  \r
  26 /*==============================================================================\r
  27  * Clock configuration\r
  28  */\r
  29 /* No configuration data structure required. */\r
  30 \r
  31 /*==============================================================================\r
  32  * Memory remapping configuration\r
  33  */\r
  34 /* TBD. */\r
  35 \r
  36 /*==============================================================================\r
  37  * MDDR configuration\r
  38  */\r
  39 #if MSS_SYS_MDDR_CONFIG_BY_CORTEX\r
  40 \r
  41 #include "sys_config_mddr_define.h"\r
  42 \r
  43 MDDR_TypeDef * const g_m2s_mddr_addr = (MDDR_TypeDef *)0x40020800;\r
  44 \r
  45 const ddr_subsys_cfg_t g_m2s_mddr_subsys_config =\r
  46 {\r
  47     /*---------------------------------------------------------------------\r
  48      * DDR Controller registers.\r
  49      * All registers are 16-bit wide unless mentioned beside the definition.\r
  50      */\r
  51     {\r
  52         MDDR_DDRC_DYN_SOFT_RESET_CR,\r
  53         MDDR_DDRC_RESERVED0,\r
  54         MDDR_DDRC_DYN_REFRESH_1_CR,\r
  55         MDDR_DDRC_DYN_REFRESH_2_CR,\r
  56         MDDR_DDRC_DYN_POWERDOWN_CR,\r
  57         MDDR_DDRC_DYN_DEBUG_CR,\r
  58         MDDR_DDRC_MODE_CR,\r
  59         MDDR_DDRC_ADDR_MAP_BANK_CR,\r
  60         MDDR_DDRC_ECC_DATA_MASK_CR,\r
  61         MDDR_DDRC_ADDR_MAP_COL_1_CR,\r
  62         MDDR_DDRC_ADDR_MAP_COL_2_CR,\r
  63         MDDR_DDRC_ADDR_MAP_ROW_1_CR,\r
  64         MDDR_DDRC_ADDR_MAP_ROW_2_CR,\r
  65         MDDR_DDRC_INIT_1_CR,\r
  66         MDDR_DDRC_CKE_RSTN_CYCLES_1_CR,\r
  67         MDDR_DDRC_CKE_RSTN_CYCLES_2_CR,\r
  68         MDDR_DDRC_INIT_MR_CR,\r
  69         MDDR_DDRC_INIT_EMR_CR,\r
  70         MDDR_DDRC_INIT_EMR2_CR,\r
  71         MDDR_DDRC_INIT_EMR3_CR,\r
  72         MDDR_DDRC_DRAM_BANK_TIMING_PARAM_CR,\r
  73         MDDR_DDRC_DRAM_RD_WR_LATENCY_CR,\r
  74         MDDR_DDRC_DRAM_RD_WR_PRE_CR,\r
  75         MDDR_DDRC_DRAM_MR_TIMING_PARAM_CR,\r
  76         MDDR_DDRC_DRAM_RAS_TIMING_CR,\r
  77         MDDR_DDRC_DRAM_RD_WR_TRNARND_TIME_CR,\r
  78         MDDR_DDRC_DRAM_T_PD_CR,\r
  79         MDDR_DDRC_DRAM_BANK_ACT_TIMING_CR,\r
  80         MDDR_DDRC_ODT_PARAM_1_CR,\r
  81         MDDR_DDRC_ODT_PARAM_2_CR,\r
  82         MDDR_DDRC_ADDR_MAP_COL_3_CR,\r
  83         MDDR_DDRC_MODE_REG_RD_WR_CR,\r
  84         MDDR_DDRC_MODE_REG_DATA_CR,\r
  85         MDDR_DDRC_PWR_SAVE_1_CR,\r
  86         MDDR_DDRC_PWR_SAVE_2_CR,\r
  87         MDDR_DDRC_ZQ_LONG_TIME_CR,\r
  88         MDDR_DDRC_ZQ_SHORT_TIME_CR,\r
  89         MDDR_DDRC_ZQ_SHORT_INT_REFRESH_MARGIN_1_CR,\r
  90         MDDR_DDRC_ZQ_SHORT_INT_REFRESH_MARGIN_2_CR,\r
  91         MDDR_DDRC_PERF_PARAM_1_CR,\r
  92         MDDR_DDRC_HPR_QUEUE_PARAM_1_CR,\r
  93         MDDR_DDRC_HPR_QUEUE_PARAM_2_CR,\r
  94         MDDR_DDRC_LPR_QUEUE_PARAM_1_CR,\r
  95         MDDR_DDRC_LPR_QUEUE_PARAM_2_CR,\r
  96         MDDR_DDRC_WR_QUEUE_PARAM_CR,\r
  97         MDDR_DDRC_PERF_PARAM_2_CR,\r
  98         MDDR_DDRC_PERF_PARAM_3_CR,\r
  99         MDDR_DDRC_DFI_RDDATA_EN_CR,\r
 100         MDDR_DDRC_DFI_MIN_CTRLUPD_TIMING_CR,\r
 101         MDDR_DDRC_DFI_MAX_CTRLUPD_TIMING_CR,\r
 102         MDDR_DDRC_DFI_WR_LVL_CONTROL_1_CR,\r
 103         MDDR_DDRC_DFI_WR_LVL_CONTROL_2_CR,\r
 104         MDDR_DDRC_DFI_RD_LVL_CONTROL_1_CR,\r
 105         MDDR_DDRC_DFI_RD_LVL_CONTROL_2_CR,\r
 106         MDDR_DDRC_DFI_CTRLUPD_TIME_INTERVAL_CR,\r
 107         MDDR_DDRC_DYN_SOFT_RESET_ALIAS_CR,\r
 108         MDDR_DDRC_AXI_FABRIC_PRI_ID_CR,\r
 109     },\r
 110 \r
 111     /*---------------------------------------------------------------------\r
 112      * DDR PHY configuration registers\r
 113      */\r
 114     {\r
 115         MDDR_PHY_LOOPBACK_TEST_CR,\r
 116         MDDR_PHY_BOARD_LOOPBACK_CR,\r
 117         MDDR_PHY_CTRL_SLAVE_RATIO_CR,\r
 118         MDDR_PHY_CTRL_SLAVE_FORCE_CR,\r
 119         MDDR_PHY_CTRL_SLAVE_DELAY_CR,\r
 120         MDDR_PHY_DATA_SLICE_IN_USE_CR,\r
 121         MDDR_PHY_LVL_NUM_OF_DQ0_CR,\r
 122         MDDR_PHY_DQ_OFFSET_1_CR,\r
 123         MDDR_PHY_DQ_OFFSET_2_CR,\r
 124         MDDR_PHY_DQ_OFFSET_3_CR,\r
 125         MDDR_PHY_DIS_CALIB_RST_CR,\r
 126         MDDR_PHY_DLL_LOCK_DIFF_CR,\r
 127         MDDR_PHY_FIFO_WE_IN_DELAY_1_CR,\r
 128         MDDR_PHY_FIFO_WE_IN_DELAY_2_CR,\r
 129         MDDR_PHY_FIFO_WE_IN_DELAY_3_CR,\r
 130         MDDR_PHY_FIFO_WE_IN_FORCE_CR,\r
 131         MDDR_PHY_FIFO_WE_SLAVE_RATIO_1_CR,\r
 132         MDDR_PHY_FIFO_WE_SLAVE_RATIO_2_CR,\r
 133         MDDR_PHY_FIFO_WE_SLAVE_RATIO_3_CR,\r
 134         MDDR_PHY_FIFO_WE_SLAVE_RATIO_4_CR,\r
 135         MDDR_PHY_GATELVL_INIT_MODE_CR,\r
 136         MDDR_PHY_GATELVL_INIT_RATIO_1_CR,\r
 137         MDDR_PHY_GATELVL_INIT_RATIO_2_CR,\r
 138         MDDR_PHY_GATELVL_INIT_RATIO_3_CR,\r
 139         MDDR_PHY_GATELVL_INIT_RATIO_4_CR,\r
 140         MDDR_PHY_LOCAL_ODT_CR,\r
 141         MDDR_PHY_INVERT_CLKOUT_CR,\r
 142         MDDR_PHY_RD_DQS_SLAVE_DELAY_1_CR,\r
 143         MDDR_PHY_RD_DQS_SLAVE_DELAY_2_CR,\r
 144         MDDR_PHY_RD_DQS_SLAVE_DELAY_3_CR,\r
 145         MDDR_PHY_RD_DQS_SLAVE_FORCE_CR,\r
 146         MDDR_PHY_RD_DQS_SLAVE_RATIO_1_CR,\r
 147         MDDR_PHY_RD_DQS_SLAVE_RATIO_2_CR,\r
 148         MDDR_PHY_RD_DQS_SLAVE_RATIO_3_CR,\r
 149         MDDR_PHY_RD_DQS_SLAVE_RATIO_4_CR,\r
 150         MDDR_PHY_WR_DQS_SLAVE_DELAY_1_CR,\r
 151         MDDR_PHY_WR_DQS_SLAVE_DELAY_2_CR,\r
 152         MDDR_PHY_WR_DQS_SLAVE_DELAY_3_CR,\r
 153         MDDR_PHY_WR_DQS_SLAVE_FORCE_CR,\r
 154         MDDR_PHY_WR_DQS_SLAVE_RATIO_1_CR,\r
 155         MDDR_PHY_WR_DQS_SLAVE_RATIO_2_CR,\r
 156         MDDR_PHY_WR_DQS_SLAVE_RATIO_3_CR,\r
 157         MDDR_PHY_WR_DQS_SLAVE_RATIO_4_CR,\r
 158         MDDR_PHY_WR_DATA_SLAVE_DELAY_1_CR,\r
 159         MDDR_PHY_WR_DATA_SLAVE_DELAY_2_CR,\r
 160         MDDR_PHY_WR_DATA_SLAVE_DELAY_3_CR,\r
 161         MDDR_PHY_WR_DATA_SLAVE_FORCE_CR,\r
 162         MDDR_PHY_WR_DATA_SLAVE_RATIO_1_CR,\r
 163         MDDR_PHY_WR_DATA_SLAVE_RATIO_2_CR,\r
 164         MDDR_PHY_WR_DATA_SLAVE_RATIO_3_CR,\r
 165         MDDR_PHY_WR_DATA_SLAVE_RATIO_4_CR,\r
 166         MDDR_PHY_WRLVL_INIT_MODE_CR,\r
 167         MDDR_PHY_WRLVL_INIT_RATIO_1_CR,\r
 168         MDDR_PHY_WRLVL_INIT_RATIO_2_CR,\r
 169         MDDR_PHY_WRLVL_INIT_RATIO_3_CR,\r
 170         MDDR_PHY_WRLVL_INIT_RATIO_4_CR,\r
 171         MDDR_PHY_WR_RD_RL_CR,\r
 172         MDDR_PHY_RDC_FIFO_RST_ERR_CNT_CLR_CR,\r
 173         MDDR_PHY_RDC_WE_TO_RE_DELAY_CR,\r
 174         MDDR_PHY_USE_FIXED_RE_CR,\r
 175         MDDR_PHY_USE_RANK0_DELAYS_CR,\r
 176         MDDR_PHY_USE_LVL_TRNG_LEVEL_CR,\r
 177         MDDR_PHY_DYN_CONFIG_CR,\r
 178         MDDR_PHY_RD_WR_GATE_LVL_CR,\r
 179         MDDR_PHY_DYN_RESET_CR\r
 180     },\r
 181     \r
 182     /*---------------------------------------------------------------------\r
 183      * FIC-64 registers\r
 184      * These registers are 16-bit wide and 32-bit aligned.\r
 185      */\r
 186     {\r
 187         MDDR_DDR_FIC_NB_ADDR_CR,\r
 188         MDDR_DDR_FIC_NBRWB_SIZE_CR,\r
 189         MDDR_DDR_FIC_WB_TIMEOUT_CR,\r
 190         MDDR_DDR_FIC_HPD_SW_RW_EN_CR,\r
 191         MDDR_DDR_FIC_HPD_SW_RW_INVAL_CR,\r
 192         MDDR_DDR_FIC_SW_WR_ERCLR_CR,\r
 193         MDDR_DDR_FIC_ERR_INT_ENABLE_CR,\r
 194         MDDR_DDR_FIC_NUM_AHB_MASTERS_CR,\r
 195         MDDR_DDR_FIC_LOCK_TIMEOUTVAL_1_CR,\r
 196         MDDR_DDR_FIC_LOCK_TIMEOUTVAL_2_CR,\r
 197         MDDR_DDR_FIC_LOCK_TIMEOUT_EN_CR\r
 198     }\r
 199 };\r
 200 \r
 201 #endif\r
 202 \r
 203 /*==============================================================================\r
 204  * FDDR configuration\r
 205  */\r
 206 #if MSS_SYS_FDDR_CONFIG_BY_CORTEX\r
 207 \r
 208 #include "sys_config_fddr_define.h"\r
 209 \r
 210 FDDR_TypeDef * const g_m2s_fddr_addr = (FDDR_TypeDef *)0x40021000;\r
 211 \r
 212 const fddr_sysreg_t g_m2s_fddr_sysreg_subsys_config =\r
 213 {\r
 214     0x0001u,    /* PLL_CONFIG_LOW_1 */\r
 215     0x0002u,    /* PLL_CONFIG_LOW_2 */\r
 216     0x0003u,    /* PLL_CONFIG_HIGH */\r
 217     0x0004u,    /* FACC_CLK_EN */\r
 218     0x0005u,    /* FACC_MUX_CONFIG */\r
 219     0x0006u,    /* FACC_DIVISOR_RATIO */\r
 220     0x0007u,    /* PLL_DELAY_LINE_SEL */\r
 221     0x0008u,    /* SOFT_RESET */\r
 222     0x0009u,    /* IO_CALIB */\r
 223     0x000Au,    /* INTERRUPT_ENABLE */\r
 224     0x000Bu,    /* AXI_AHB_MODE_SEL */\r
 225     0x000Cu     /* PHY_SELF_REF_EN */\r
 226 };\r
 227 \r
 228 const ddr_subsys_cfg_t g_m2s_fddr_subsys_config = \r
 229 {\r
 230     /*---------------------------------------------------------------------\r
 231      * DDR Controller registers.\r
 232      * All registers are 16-bit wide unless mentioned beside the definition.\r
 233      */\r
 234     {\r
 235         FDDR_DDRC_DYN_SOFT_RESET_CR,\r
 236         FDDR_DDRC_RESERVED0,\r
 237         FDDR_DDRC_DYN_REFRESH_1_CR,\r
 238         FDDR_DDRC_DYN_REFRESH_2_CR,\r
 239         FDDR_DDRC_DYN_POWERDOWN_CR,\r
 240         FDDR_DDRC_DYN_DEBUG_CR,\r
 241         FDDR_DDRC_MODE_CR,\r
 242         FDDR_DDRC_ADDR_MAP_BANK_CR,\r
 243         FDDR_DDRC_ECC_DATA_MASK_CR,\r
 244         FDDR_DDRC_ADDR_MAP_COL_1_CR,\r
 245         FDDR_DDRC_ADDR_MAP_COL_2_CR,\r
 246         FDDR_DDRC_ADDR_MAP_ROW_1_CR,\r
 247         FDDR_DDRC_ADDR_MAP_ROW_2_CR,\r
 248         FDDR_DDRC_INIT_1_CR,\r
 249         FDDR_DDRC_CKE_RSTN_CYCLES_1_CR,\r
 250         FDDR_DDRC_CKE_RSTN_CYCLES_2_CR,\r
 251         FDDR_DDRC_INIT_MR_CR,\r
 252         FDDR_DDRC_INIT_EMR_CR,\r
 253         FDDR_DDRC_INIT_EMR2_CR,\r
 254         FDDR_DDRC_INIT_EMR3_CR,\r
 255         FDDR_DDRC_DRAM_BANK_TIMING_PARAM_CR,\r
 256         FDDR_DDRC_DRAM_RD_WR_LATENCY_CR,\r
 257         FDDR_DDRC_DRAM_RD_WR_PRE_CR,\r
 258         FDDR_DDRC_DRAM_MR_TIMING_PARAM_CR,\r
 259         FDDR_DDRC_DRAM_RAS_TIMING_CR,\r
 260         FDDR_DDRC_DRAM_RD_WR_TRNARND_TIME_CR,\r
 261         FDDR_DDRC_DRAM_T_PD_CR,\r
 262         FDDR_DDRC_DRAM_BANK_ACT_TIMING_CR,\r
 263         FDDR_DDRC_ODT_PARAM_1_CR,\r
 264         FDDR_DDRC_ODT_PARAM_2_CR,\r
 265         FDDR_DDRC_ADDR_MAP_COL_3_CR,\r
 266         FDDR_DDRC_MODE_REG_RD_WR_CR,\r
 267         FDDR_DDRC_MODE_REG_DATA_CR,\r
 268         FDDR_DDRC_PWR_SAVE_1_CR,\r
 269         FDDR_DDRC_PWR_SAVE_2_CR,\r
 270         FDDR_DDRC_ZQ_LONG_TIME_CR,\r
 271         FDDR_DDRC_ZQ_SHORT_TIME_CR,\r
 272         FDDR_DDRC_ZQ_SHORT_INT_REFRESH_MARGIN_1_CR,\r
 273         FDDR_DDRC_ZQ_SHORT_INT_REFRESH_MARGIN_2_CR,\r
 274         FDDR_DDRC_PERF_PARAM_1_CR,\r
 275         FDDR_DDRC_HPR_QUEUE_PARAM_1_CR,\r
 276         FDDR_DDRC_HPR_QUEUE_PARAM_2_CR,\r
 277         FDDR_DDRC_LPR_QUEUE_PARAM_1_CR,\r
 278         FDDR_DDRC_LPR_QUEUE_PARAM_2_CR,\r
 279         FDDR_DDRC_WR_QUEUE_PARAM_CR,\r
 280         FDDR_DDRC_PERF_PARAM_2_CR,\r
 281         FDDR_DDRC_PERF_PARAM_3_CR,\r
 282         FDDR_DDRC_DFI_RDDATA_EN_CR,\r
 283         FDDR_DDRC_DFI_MIN_CTRLUPD_TIMING_CR,\r
 284         FDDR_DDRC_DFI_MAX_CTRLUPD_TIMING_CR,\r
 285         FDDR_DDRC_DFI_WR_LVL_CONTROL_1_CR,\r
 286         FDDR_DDRC_DFI_WR_LVL_CONTROL_2_CR,\r
 287         FDDR_DDRC_DFI_RD_LVL_CONTROL_1_CR,\r
 288         FDDR_DDRC_DFI_RD_LVL_CONTROL_2_CR,\r
 289         FDDR_DDRC_DFI_CTRLUPD_TIME_INTERVAL_CR,\r
 290         FDDR_DDRC_DYN_SOFT_RESET_ALIAS_CR,\r
 291         FDDR_DDRC_AXI_FABRIC_PRI_ID_CR\r
 292     },\r
 293 \r
 294     /*---------------------------------------------------------------------\r
 295      * DDR PHY configuration registers\r
 296      */\r
 297     {\r
 298         FDDR_PHY_LOOPBACK_TEST_CR,\r
 299         FDDR_PHY_BOARD_LOOPBACK_CR,\r
 300         FDDR_PHY_CTRL_SLAVE_RATIO_CR,\r
 301         FDDR_PHY_CTRL_SLAVE_FORCE_CR,\r
 302         FDDR_PHY_CTRL_SLAVE_DELAY_CR,\r
 303         FDDR_PHY_DATA_SLICE_IN_USE_CR,\r
 304         FDDR_PHY_LVL_NUM_OF_DQ0_CR,\r
 305         FDDR_PHY_DQ_OFFSET_1_CR,\r
 306         FDDR_PHY_DQ_OFFSET_2_CR,\r
 307         FDDR_PHY_DQ_OFFSET_3_CR,\r
 308         FDDR_PHY_DIS_CALIB_RST_CR,\r
 309         FDDR_PHY_DLL_LOCK_DIFF_CR,\r
 310         FDDR_PHY_FIFO_WE_IN_DELAY_1_CR,\r
 311         FDDR_PHY_FIFO_WE_IN_DELAY_2_CR,\r
 312         FDDR_PHY_FIFO_WE_IN_DELAY_3_CR,\r
 313         FDDR_PHY_FIFO_WE_IN_FORCE_CR,\r
 314         FDDR_PHY_FIFO_WE_SLAVE_RATIO_1_CR,\r
 315         FDDR_PHY_FIFO_WE_SLAVE_RATIO_2_CR,\r
 316         FDDR_PHY_FIFO_WE_SLAVE_RATIO_3_CR,\r
 317         FDDR_PHY_FIFO_WE_SLAVE_RATIO_4_CR,\r
 318         FDDR_PHY_GATELVL_INIT_MODE_CR,\r
 319         FDDR_PHY_GATELVL_INIT_RATIO_1_CR,\r
 320         FDDR_PHY_GATELVL_INIT_RATIO_2_CR,\r
 321         FDDR_PHY_GATELVL_INIT_RATIO_3_CR,\r
 322         FDDR_PHY_GATELVL_INIT_RATIO_4_CR,\r
 323         FDDR_PHY_LOCAL_ODT_CR,\r
 324         FDDR_PHY_INVERT_CLKOUT_CR,\r
 325         FDDR_PHY_RD_DQS_SLAVE_DELAY_1_CR,\r
 326         FDDR_PHY_RD_DQS_SLAVE_DELAY_2_CR,\r
 327         FDDR_PHY_RD_DQS_SLAVE_DELAY_3_CR,\r
 328         FDDR_PHY_RD_DQS_SLAVE_FORCE_CR,\r
 329         FDDR_PHY_RD_DQS_SLAVE_RATIO_1_CR,\r
 330         FDDR_PHY_RD_DQS_SLAVE_RATIO_2_CR,\r
 331         FDDR_PHY_RD_DQS_SLAVE_RATIO_3_CR,\r
 332         FDDR_PHY_RD_DQS_SLAVE_RATIO_4_CR,\r
 333         FDDR_PHY_WR_DQS_SLAVE_DELAY_1_CR,\r
 334         FDDR_PHY_WR_DQS_SLAVE_DELAY_2_CR,\r
 335         FDDR_PHY_WR_DQS_SLAVE_DELAY_3_CR,\r
 336         FDDR_PHY_WR_DQS_SLAVE_FORCE_CR,\r
 337         FDDR_PHY_WR_DQS_SLAVE_RATIO_1_CR,\r
 338         FDDR_PHY_WR_DQS_SLAVE_RATIO_2_CR,\r
 339         FDDR_PHY_WR_DQS_SLAVE_RATIO_3_CR,\r
 340         FDDR_PHY_WR_DQS_SLAVE_RATIO_4_CR,\r
 341         FDDR_PHY_WR_DATA_SLAVE_DELAY_1_CR,\r
 342         FDDR_PHY_WR_DATA_SLAVE_DELAY_2_CR,\r
 343         FDDR_PHY_WR_DATA_SLAVE_DELAY_3_CR,\r
 344         FDDR_PHY_WR_DATA_SLAVE_FORCE_CR,\r
 345         FDDR_PHY_WR_DATA_SLAVE_RATIO_1_CR,\r
 346         FDDR_PHY_WR_DATA_SLAVE_RATIO_2_CR,\r
 347         FDDR_PHY_WR_DATA_SLAVE_RATIO_3_CR,\r
 348         FDDR_PHY_WR_DATA_SLAVE_RATIO_4_CR,\r
 349         FDDR_PHY_WRLVL_INIT_MODE_CR,\r
 350         FDDR_PHY_WRLVL_INIT_RATIO_1_CR,\r
 351         FDDR_PHY_WRLVL_INIT_RATIO_2_CR,\r
 352         FDDR_PHY_WRLVL_INIT_RATIO_3_CR,\r
 353         FDDR_PHY_WRLVL_INIT_RATIO_4_CR,\r
 354         FDDR_PHY_WR_RD_RL_CR,\r
 355         FDDR_PHY_RDC_FIFO_RST_ERR_CNT_CLR_CR,\r
 356         FDDR_PHY_RDC_WE_TO_RE_DELAY_CR,\r
 357         FDDR_PHY_USE_FIXED_RE_CR,\r
 358         FDDR_PHY_USE_RANK0_DELAYS_CR,\r
 359         FDDR_PHY_USE_LVL_TRNG_LEVEL_CR,\r
 360         FDDR_PHY_DYN_CONFIG_CR,\r
 361         FDDR_PHY_RD_WR_GATE_LVL_CR,\r
 362         FDDR_PHY_DYN_RESET_CR,\r
 363     },\r
 364     \r
 365     /*---------------------------------------------------------------------\r
 366      * FIC-64 registers\r
 367      * These registers are 16-bit wide and 32-bit aligned.\r
 368      */\r
 369     {\r
 370         FDDR_DDR_FIC_NB_ADDR_CR,\r
 371         FDDR_DDR_FIC_NBRWB_SIZE_CR,\r
 372         FDDR_DDR_FIC_WB_TIMEOUT_CR,\r
 373         FDDR_DDR_FIC_HPD_SW_RW_EN_CR,\r
 374         FDDR_DDR_FIC_HPD_SW_RW_INVAL_CR,\r
 375         FDDR_DDR_FIC_SW_WR_ERCLR_CR,\r
 376         FDDR_DDR_FIC_ERR_INT_ENABLE_CR,\r
 377         FDDR_DDR_FIC_NUM_AHB_MASTERS_CR,\r
 378         FDDR_DDR_FIC_LOCK_TIMEOUTVAL_1_CR,\r
 379         FDDR_DDR_FIC_LOCK_TIMEOUTVAL_2_CR,\r
 380         FDDR_DDR_FIC_LOCK_TIMEOUT_EN_CR\r
 381     }\r
 382 };\r
 383 \r
 384 #endif\r
 385 \r