git.sur5r.net Git - freertos/blob

   1         .extern pxCurrentTCB\r
   2         .extern vTaskISRHandler\r
   3         .extern vTaskSwitchContext\r
   4         .extern uxCriticalNesting\r
   5         .extern pulISRStack\r
   6 \r
   7         .global _interrupt_handler\r
   8         .global VPortYieldASM\r
   9         .global vStartFirstTask\r
  10 \r
  11 \r
  12 .macro portSAVE_CONTEXT\r
  13         /* Make room for the context on the stack. */\r
  14         addik r1, r1, -132\r
  15         /* Save r31 so it can then be used. */\r
  16         swi r31, r1, 4\r
  17         /* Copy the msr into r31 - this is stacked later. */\r
  18         mfs r31, rmsr\r
  19         /* Stack general registers. */\r
  20         swi r30, r1, 12\r
  21         swi r29, r1, 16\r
  22         swi r28, r1, 20\r
  23         swi r27, r1, 24\r
  24         swi r26, r1, 28\r
  25         swi r25, r1, 32\r
  26         swi r24, r1, 36\r
  27         swi r23, r1, 40\r
  28         swi r22, r1, 44\r
  29         swi r21, r1, 48\r
  30         swi r20, r1, 52\r
  31         swi r19, r1, 56\r
  32         swi r18, r1, 60\r
  33         swi r17, r1, 64\r
  34         swi r16, r1, 68\r
  35         swi r15, r1, 72\r
  36         swi r13, r1, 80\r
  37         swi r12, r1, 84\r
  38         swi r11, r1, 88\r
  39         swi r10, r1, 92\r
  40         swi r9, r1, 96\r
  41         swi r8, r1, 100\r
  42         swi r7, r1, 104\r
  43         swi r6, r1, 108\r
  44         swi r5, r1, 112\r
  45         swi r4, r1, 116\r
  46         swi r3, r1, 120\r
  47         swi r2, r1, 124\r
  48         /* Stack the critical section nesting value. */\r
  49         lwi r3, r0, uxCriticalNesting\r
  50         swi r3, r1, 128\r
  51         /* Save the top of stack value to the TCB. */\r
  52         lwi r3, r0, pxCurrentTCB\r
  53         sw      r1, r0, r3\r
  54         \r
  55         .endm\r
  56 \r
  57 .macro portRESTORE_CONTEXT\r
  58         /* Load the top of stack value from the TCB. */\r
  59         lwi r3, r0, pxCurrentTCB\r
  60         lw      r1, r0, r3      \r
  61         /* Restore the general registers. */\r
  62         lwi r31, r1, 4          \r
  63         lwi r30, r1, 12         \r
  64         lwi r29, r1, 16 \r
  65         lwi r28, r1, 20 \r
  66         lwi r27, r1, 24 \r
  67         lwi r26, r1, 28 \r
  68         lwi r25, r1, 32 \r
  69         lwi r24, r1, 36 \r
  70         lwi r23, r1, 40 \r
  71         lwi r22, r1, 44 \r
  72         lwi r21, r1, 48 \r
  73         lwi r20, r1, 52 \r
  74         lwi r19, r1, 56 \r
  75         lwi r18, r1, 60 \r
  76         lwi r17, r1, 64 \r
  77         lwi r16, r1, 68 \r
  78         lwi r15, r1, 72 \r
  79         lwi r14, r1, 76 \r
  80         lwi r13, r1, 80 \r
  81         lwi r12, r1, 84 \r
  82         lwi r11, r1, 88 \r
  83         lwi r10, r1, 92 \r
  84         lwi r9, r1, 96  \r
  85         lwi r8, r1, 100 \r
  86         lwi r7, r1, 104\r
  87         lwi r6, r1, 108\r
  88         lwi r5, r1, 112\r
  89         lwi r4, r1, 116\r
  90         lwi r2, r1, 124\r
  91 \r
  92         /* Load the critical nesting value. */\r
  93         lwi r3, r1, 128\r
  94         swi r3, r0, uxCriticalNesting\r
  95 \r
  96         /* Obtain the MSR value from the stack. */\r
  97         lwi r3, r1, 8\r
  98 \r
  99         /* Are interrupts enabled in the MSR?  If so return using an return from \r
 100         interrupt instruction to ensure interrupts are enabled only once the task\r
 101         is running again. */\r
 102         andi r3, r3, 2\r
 103         beqid r3, 36\r
 104         or r0, r0, r0\r
 105 \r
 106         /* Reload the rmsr from the stack, clear the enable interrupt bit in the\r
 107         value before saving back to rmsr register, then return enabling interrupts\r
 108         as we return. */\r
 109         lwi r3, r1, 8\r
 110         andi r3, r3, ~2\r
 111         mts rmsr, r3\r
 112         lwi r3, r1, 120\r
 113         addik r1, r1, 132\r
 114         rtid r14, 0\r
 115         or r0, r0, r0\r
 116 \r
 117         /* Reload the rmsr from the stack, place it in the rmsr register, and\r
 118         return without enabling interrupts. */\r
 119         lwi r3, r1, 8\r
 120         mts rmsr, r3\r
 121         lwi r3, r1, 120\r
 122         addik r1, r1, 132\r
 123         rtsd r14, 0\r
 124         or r0, r0, r0\r
 125 \r
 126         .endm\r
 127 \r
 128         .text\r
 129         .align  2\r
 130 \r
 131 \r
 132 _interrupt_handler:\r
 133         portSAVE_CONTEXT\r
 134         /* Entered via an interrupt so interrupts must be enabled in msr. */\r
 135         ori r31, r31, 2\r
 136         /* Stack msr. */\r
 137         swi r31, r1, 8\r
 138         /* Stack the return address.  As we entered via an interrupt we do\r
 139         not need to modify the return address prior to stacking. */\r
 140         swi r14, r1, 76\r
 141         /* Now switch to use the ISR stack. */\r
 142         lwi r3, r0, pulISRStack\r
 143         add r1, r3, r0\r
 144         bralid r15, vTaskISRHandler\r
 145         or r0, r0, r0\r
 146         portRESTORE_CONTEXT\r
 147 \r
 148 \r
 149 VPortYieldASM:\r
 150         portSAVE_CONTEXT\r
 151         /* Stack msr. */\r
 152         swi r31, r1, 8\r
 153         /* Modify the return address so we return to the instruction after the\r
 154         exception. */\r
 155         addi r14, r14, 8\r
 156         swi r14, r1, 76\r
 157         /* Now switch to use the ISR stack. */\r
 158         lwi r3, r0, pulISRStack\r
 159         add r1, r3, r0\r
 160         bralid r15, vTaskSwitchContext\r
 161         or r0, r0, r0\r
 162         portRESTORE_CONTEXT\r
 163 \r
 164 vStartFirstTask:\r
 165         portRESTORE_CONTEXT\r
 166         \r
 167         \r
 168 \r
 169 \r
 170 \r
 171 \r