git.sur5r.net Git - freertos/blob

   1 /**\r
   2  * \file\r
   3  *\r
   4  * Copyright (c) 2013 Atmel Corporation. All rights reserved.\r
   5  *\r
   6  * \asf_license_start\r
   7  *\r
   8  * \page License\r
   9  *\r
  10  * Redistribution and use in source and binary forms, with or without\r
  11  * modification, are permitted provided that the following conditions are met:\r
  12  *\r
  13  * 1. Redistributions of source code must retain the above copyright notice,\r
  14  *    this list of conditions and the following disclaimer.\r
  15  *\r
  16  * 2. Redistributions in binary form must reproduce the above copyright notice,\r
  17  *    this list of conditions and the following disclaimer in the documentation\r
  18  *    and/or other materials provided with the distribution.\r
  19  *\r
  20  * 3. The name of Atmel may not be used to endorse or promote products derived\r
  21  *    from this software without specific prior written permission.\r
  22  *\r
  23  * 4. This software may only be redistributed and used in connection with an\r
  24  *    Atmel microcontroller product.\r
  25  *\r
  26  * THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR IMPLIED\r
  27  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  28  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  29  * EXPRESSLY AND SPECIFICALLY DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR\r
  30  * ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL\r
  31  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS\r
  32  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)\r
  33  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,\r
  34  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN\r
  35  * ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE\r
  36  * POSSIBILITY OF SUCH DAMAGE.\r
  37  *\r
  38  * \asf_license_stop\r
  39  *\r
  40  */\r
  41 \r
  42 #ifndef _SAM4E_AFEC1_INSTANCE_\r
  43 #define _SAM4E_AFEC1_INSTANCE_\r
  44 \r
  45 /* ========== Register definition for AFEC1 peripheral ========== */\r
  46 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  47 #define REG_AFEC1_CR               (0x400B4000U) /**< \brief (AFEC1) Control Register */\r
  48 #define REG_AFEC1_MR               (0x400B4004U) /**< \brief (AFEC1) Mode Register */\r
  49 #define REG_AFEC1_EMR              (0x400B4008U) /**< \brief (AFEC1) Extended Mode Register */\r
  50 #define REG_AFEC1_SEQ1R            (0x400B400CU) /**< \brief (AFEC1) Channel Sequence 1 Register */\r
  51 #define REG_AFEC1_SEQ2R            (0x400B4010U) /**< \brief (AFEC1) Channel Sequence 2 Register */\r
  52 #define REG_AFEC1_CHER             (0x400B4014U) /**< \brief (AFEC1) Channel Enable Register */\r
  53 #define REG_AFEC1_CHDR             (0x400B4018U) /**< \brief (AFEC1) Channel Disable Register */\r
  54 #define REG_AFEC1_CHSR             (0x400B401CU) /**< \brief (AFEC1) Channel Status Register */\r
  55 #define REG_AFEC1_LCDR             (0x400B4020U) /**< \brief (AFEC1) Last Converted Data Register */\r
  56 #define REG_AFEC1_IER              (0x400B4024U) /**< \brief (AFEC1) Interrupt Enable Register */\r
  57 #define REG_AFEC1_IDR              (0x400B4028U) /**< \brief (AFEC1) Interrupt Disable Register */\r
  58 #define REG_AFEC1_IMR              (0x400B402CU) /**< \brief (AFEC1) Interrupt Mask Register */\r
  59 #define REG_AFEC1_ISR              (0x400B4030U) /**< \brief (AFEC1) Interrupt Status Register */\r
  60 #define REG_AFEC1_OVER             (0x400B404CU) /**< \brief (AFEC1) Overrun Status Register */\r
  61 #define REG_AFEC1_CWR              (0x400B4050U) /**< \brief (AFEC1) Compare Window Register */\r
  62 #define REG_AFEC1_CGR              (0x400B4054U) /**< \brief (AFEC1) Channel Gain Register */\r
  63 #define REG_AFEC1_CDOR             (0x400B405CU) /**< \brief (AFEC1) Channel Calibration DC Offset Register */\r
  64 #define REG_AFEC1_DIFFR            (0x400B4060U) /**< \brief (AFEC1) Channel Differential Register */\r
  65 #define REG_AFEC1_CSELR            (0x400B4064U) /**< \brief (AFEC1) Channel Register Selection */\r
  66 #define REG_AFEC1_CDR              (0x400B4068U) /**< \brief (AFEC1) Channel Data Register */\r
  67 #define REG_AFEC1_COCR             (0x400B406CU) /**< \brief (AFEC1) Channel Offset Compensation Register */\r
  68 #define REG_AFEC1_TEMPMR           (0x400B4070U) /**< \brief (AFEC1) Temperature Sensor Mode Register */\r
  69 #define REG_AFEC1_TEMPCWR          (0x400B4074U) /**< \brief (AFEC1) Temperature Compare Window Register */\r
  70 #define REG_AFEC1_ACR              (0x400B4094U) /**< \brief (AFEC1) Analog Control Register */\r
  71 #define REG_AFEC1_WPMR             (0x400B40E4U) /**< \brief (AFEC1) Write Protect Mode Register */\r
  72 #define REG_AFEC1_WPSR             (0x400B40E8U) /**< \brief (AFEC1) Write Protect Status Register */\r
  73 #define REG_AFEC1_RPR              (0x400B4100U) /**< \brief (AFEC1) Receive Pointer Register */\r
  74 #define REG_AFEC1_RCR              (0x400B4104U) /**< \brief (AFEC1) Receive Counter Register */\r
  75 #define REG_AFEC1_RNPR             (0x400B4110U) /**< \brief (AFEC1) Receive Next Pointer Register */\r
  76 #define REG_AFEC1_RNCR             (0x400B4114U) /**< \brief (AFEC1) Receive Next Counter Register */\r
  77 #define REG_AFEC1_PTCR             (0x400B4120U) /**< \brief (AFEC1) Transfer Control Register */\r
  78 #define REG_AFEC1_PTSR             (0x400B4124U) /**< \brief (AFEC1) Transfer Status Register */\r
  79 #else\r
  80 #define REG_AFEC1_CR      (*(WoReg*)0x400B4000U) /**< \brief (AFEC1) Control Register */\r
  81 #define REG_AFEC1_MR      (*(RwReg*)0x400B4004U) /**< \brief (AFEC1) Mode Register */\r
  82 #define REG_AFEC1_EMR     (*(RwReg*)0x400B4008U) /**< \brief (AFEC1) Extended Mode Register */\r
  83 #define REG_AFEC1_SEQ1R   (*(RwReg*)0x400B400CU) /**< \brief (AFEC1) Channel Sequence 1 Register */\r
  84 #define REG_AFEC1_SEQ2R   (*(RwReg*)0x400B4010U) /**< \brief (AFEC1) Channel Sequence 2 Register */\r
  85 #define REG_AFEC1_CHER    (*(WoReg*)0x400B4014U) /**< \brief (AFEC1) Channel Enable Register */\r
  86 #define REG_AFEC1_CHDR    (*(WoReg*)0x400B4018U) /**< \brief (AFEC1) Channel Disable Register */\r
  87 #define REG_AFEC1_CHSR    (*(RoReg*)0x400B401CU) /**< \brief (AFEC1) Channel Status Register */\r
  88 #define REG_AFEC1_LCDR    (*(RoReg*)0x400B4020U) /**< \brief (AFEC1) Last Converted Data Register */\r
  89 #define REG_AFEC1_IER     (*(WoReg*)0x400B4024U) /**< \brief (AFEC1) Interrupt Enable Register */\r
  90 #define REG_AFEC1_IDR     (*(WoReg*)0x400B4028U) /**< \brief (AFEC1) Interrupt Disable Register */\r
  91 #define REG_AFEC1_IMR     (*(RoReg*)0x400B402CU) /**< \brief (AFEC1) Interrupt Mask Register */\r
  92 #define REG_AFEC1_ISR     (*(RoReg*)0x400B4030U) /**< \brief (AFEC1) Interrupt Status Register */\r
  93 #define REG_AFEC1_OVER    (*(RoReg*)0x400B404CU) /**< \brief (AFEC1) Overrun Status Register */\r
  94 #define REG_AFEC1_CWR     (*(RwReg*)0x400B4050U) /**< \brief (AFEC1) Compare Window Register */\r
  95 #define REG_AFEC1_CGR     (*(RwReg*)0x400B4054U) /**< \brief (AFEC1) Channel Gain Register */\r
  96 #define REG_AFEC1_CDOR    (*(RwReg*)0x400B405CU) /**< \brief (AFEC1) Channel Calibration DC Offset Register */\r
  97 #define REG_AFEC1_DIFFR   (*(RwReg*)0x400B4060U) /**< \brief (AFEC1) Channel Differential Register */\r
  98 #define REG_AFEC1_CSELR   (*(RwReg*)0x400B4064U) /**< \brief (AFEC1) Channel Register Selection */\r
  99 #define REG_AFEC1_CDR     (*(RoReg*)0x400B4068U) /**< \brief (AFEC1) Channel Data Register */\r
 100 #define REG_AFEC1_COCR    (*(RwReg*)0x400B406CU) /**< \brief (AFEC1) Channel Offset Compensation Register */\r
 101 #define REG_AFEC1_TEMPMR  (*(RwReg*)0x400B4070U) /**< \brief (AFEC1) Temperature Sensor Mode Register */\r
 102 #define REG_AFEC1_TEMPCWR (*(RwReg*)0x400B4074U) /**< \brief (AFEC1) Temperature Compare Window Register */\r
 103 #define REG_AFEC1_ACR     (*(RwReg*)0x400B4094U) /**< \brief (AFEC1) Analog Control Register */\r
 104 #define REG_AFEC1_WPMR    (*(RwReg*)0x400B40E4U) /**< \brief (AFEC1) Write Protect Mode Register */\r
 105 #define REG_AFEC1_WPSR    (*(RoReg*)0x400B40E8U) /**< \brief (AFEC1) Write Protect Status Register */\r
 106 #define REG_AFEC1_RPR     (*(RwReg*)0x400B4100U) /**< \brief (AFEC1) Receive Pointer Register */\r
 107 #define REG_AFEC1_RCR     (*(RwReg*)0x400B4104U) /**< \brief (AFEC1) Receive Counter Register */\r
 108 #define REG_AFEC1_RNPR    (*(RwReg*)0x400B4110U) /**< \brief (AFEC1) Receive Next Pointer Register */\r
 109 #define REG_AFEC1_RNCR    (*(RwReg*)0x400B4114U) /**< \brief (AFEC1) Receive Next Counter Register */\r
 110 #define REG_AFEC1_PTCR    (*(WoReg*)0x400B4120U) /**< \brief (AFEC1) Transfer Control Register */\r
 111 #define REG_AFEC1_PTSR    (*(RoReg*)0x400B4124U) /**< \brief (AFEC1) Transfer Status Register */\r
 112 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
 113 \r
 114 #endif /* _SAM4E_AFEC1_INSTANCE_ */\r