git.sur5r.net Git - freertos/blob

   1 /******************************************************************************
   2 *
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  30 *
  31 * microblaze_init_dcache_range (unsigned int cache_start, unsigned int cache_len)
  32 *
  33 *    Invalidate dcache on the microblaze
  34 *
  35 *    Parameters:
  36 *       'cache_start' - address in the Dcache where invalidation begins
  37 *       'cache_len'   - length (in bytes) worth of Dcache to be invalidated
  38 *
  39 *
  40 *******************************************************************************/
  41
  42 #include "xparameters.h"
  43
  44 #define MICROBLAZE_MSR_DCACHE_ENABLE        0x00000080
  45 #define MICROBLAZE_MSR_INTR_ENABLE          0x00000002
  46
  47 #ifndef XPAR_MICROBLAZE_DCACHE_LINE_LEN
  48 #define XPAR_MICROBLAZE_DCACHE_LINE_LEN   1
  49 #endif
  50
  51         .text
  52         .globl  microblaze_init_dcache_range
  53         .ent    microblaze_init_dcache_range
  54         .align  2
  55
  56 microblaze_init_dcache_range:
  57
  58         mfs     r9, rmsr                                        /* Disable Dcache and interrupts before invalidating */
  59         andi    r10, r9, ~(MICROBLAZE_MSR_DCACHE_ENABLE | MICROBLAZE_MSR_INTR_ENABLE)
  60         mts     rmsr, r10
  61
  62         andi    r5, r5, -(4 * XPAR_MICROBLAZE_DCACHE_LINE_LEN)  /* Align to cache line */
  63
  64         add     r6, r5, r6                                      /* Compute end */
  65         andi    r6, r6, -(4 * XPAR_MICROBLAZE_DCACHE_LINE_LEN)  /* Align to cache line */
  66
  67 L_start:
  68         wdc     r5, r0                                          /* Invalidate the Cache (delay slot) */
  69
  70         cmpu    r18, r5, r6                                     /* Are we at the end ? */
  71         blei    r18, L_done
  72
  73         brid    L_start                                         /* Branch to the beginning of the loop */
  74         addik   r5, r5, (XPAR_MICROBLAZE_DCACHE_LINE_LEN * 4)   /* Increment the addrees by 4 (delay slot) */
  75
  76 L_done:
  77         rtsd    r15, 8                                          /* Return */
  78         mts     rmsr, r9
  79         .end    microblaze_init_dcache_range
  80
  81
  82