]> git.sur5r.net Git - freertos/blobdiff - FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/ZynqMP_hw_platform/psu_init.html
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Update the Xilinx UltraScale+ 64-bit demo to use the hardware definition and BSP...
[freertos] / FreeRTOS / Demo / CORTEX_A53_64-bit_UltraScale_MPSoC / ZynqMP_hw_platform / psu_init.html
diff --git a/FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/ZynqMP_hw_platform/psu_init.html b/FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/ZynqMP_hw_platform/psu_init.html
deleted file mode 100644 (file)
index 69465de..0000000
--- a/FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/ZynqMP_hw_platform/psu_init.html
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-<B>Control for a clock that will be generated in the LPD, but used in the FPD as a clock source for the peripheral clock muxes.</B>\r
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-<B>Control for a clock that will be generated in the LPD, but used in the FPD as a clock source for the peripheral clock muxes.</B>\r
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-<B>Control for a clock that will be generated in the LPD, but used in the FPD as a clock source for the peripheral clock muxes.</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
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-<TD width=15% BGCOLOR=#FFC0FF>\r
-<B>Register Name</B>\r
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-</TD>\r
-<TD width=10% BGCOLOR=#FFC0FF>\r
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-</TD>\r
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-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFC0FF>\r
-<B>Description</B>\r
-</TD>\r
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-<H1>RPLL INIT</H1>\r
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-<H2><a name="RPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)RPLL_CTRL</a></H2>\r
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-<B>Register Name</B>\r
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-<B>Address</B>\r
-</TD>\r
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-</TD>\r
-<TD width=10% BGCOLOR=#FFFF00>\r
-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
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-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0XFF5E0030</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>32</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>rw</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x00000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>--</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Field Name</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Bits</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
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-<B>PSU_CRL_APB_RPLL_CTRL_FBDIV</B>\r
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-<B>14:8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>7f00</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>30</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>3000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>The integer portion of the feedback divider to the PLL</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRL_APB_RPLL_CTRL_DIV2</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>16:16</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>10000</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>10000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>This turns on the divide by 2 that is inside of the PLL. This does not change the VCO frequency, just the output frequency</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_CRL_APB_RPLL_CTRL@0XFF5E0030</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>31:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>17f00</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>13000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>PLL Basic Control</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H1>BY PASS PLL</H1>\r
-<H2><a name="RPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)RPLL_CTRL</a></H2>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Register Name</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Address</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FFFF00>\r
-<B>Width</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FFFF00>\r
-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>RPLL_CTRL</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0XFF5E0030</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>32</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>rw</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x00000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>--</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Field Name</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Bits</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRL_APB_RPLL_CTRL_BYPASS</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>3:3</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>8</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Bypasses the PLL clock. The usable clock will be determined from the POST_SRC field. (This signal may only be toggled after 4 cycles of the old clock and 4 cycles of the new clock. This is not usually an issue, but designers must be aware.)</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_CRL_APB_RPLL_CTRL@0XFF5E0030</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>31:0</B>\r
-</TD>\r
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-<H1>REMOVE PLL BY PASS</H1>\r
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-</TD>\r
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-</TD>\r
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-<B>PSU_CRL_APB_RPLL_CTRL_BYPASS</B>\r
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-<B>3:3</B>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Bypasses the PLL clock. The usable clock will be determined from the POST_SRC field. (This signal may only be toggled after 4 cycles of the old clock and 4 cycles of the new clock. This is not usually an issue, but designers must be aware.)</B>\r
-</TD>\r
-</TR>\r
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-<B>PSU_CRL_APB_RPLL_CTRL@0XFF5E0030</B>\r
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-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>31:0</B>\r
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-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>PLL Basic Control</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H2><a name="RPLL_TO_FPD_CTRL">Register (<A href=#mod___slcr> slcr </A>)RPLL_TO_FPD_CTRL</a></H2>\r
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-<B>Register Name</B>\r
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-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
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-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>rw</B>\r
-</TD>\r
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-<B>0x00000000</B>\r
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-</TABLE>\r
-<P>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Field Name</B>\r
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-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRL_APB_RPLL_TO_FPD_CTRL_DIVISOR0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>13:8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>3f00</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>3</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>300</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Divisor value for this clock.</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_CRL_APB_RPLL_TO_FPD_CTRL@0XFF5E0048</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>31:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>3f00</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>300</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>Control for a clock that will be generated in the LPD, but used in the FPD as a clock source for the peripheral clock muxes.</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H1>RPLL FRAC CFG</H1>\r
-<H1>IOPLL INIT</H1>\r
-<H1>UPDATE FB_DIV</H1>\r
-<H2><a name="IOPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IOPLL_CTRL</a></H2>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Register Name</B>\r
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-<B>Address</B>\r
-</TD>\r
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-<B>Width</B>\r
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-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>IOPLL_CTRL</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0XFF5E0020</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>32</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>rw</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x00000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>--</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Field Name</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Bits</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRL_APB_IOPLL_CTRL_FBDIV</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>14:8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>7f00</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>3c</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>3c00</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>The integer portion of the feedback divider to the PLL</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRL_APB_IOPLL_CTRL_DIV2</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>16:16</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>10000</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>10000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>This turns on the divide by 2 that is inside of the PLL. This does not change the VCO frequency, just the output frequency</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_CRL_APB_IOPLL_CTRL@0XFF5E0020</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>31:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>17f00</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>13c00</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>PLL Basic Control</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H1>BY PASS PLL</H1>\r
-<H2><a name="IOPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IOPLL_CTRL</a></H2>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Register Name</B>\r
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-<B>Address</B>\r
-</TD>\r
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-<B>Width</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FFFF00>\r
-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>IOPLL_CTRL</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0XFF5E0020</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>32</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>rw</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x00000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>--</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Field Name</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Bits</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRL_APB_IOPLL_CTRL_BYPASS</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>3:3</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>8</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Bypasses the PLL clock. The usable clock will be determined from the POST_SRC field. (This signal may only be toggled after 4 cycles of the old clock and 4 cycles of the new clock. This is not usually an issue, but designers must be aware.)</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_CRL_APB_IOPLL_CTRL@0XFF5E0020</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>31:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>8</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>PLL Basic Control</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H1>ASSERT RESET</H1>\r
-<H2><a name="IOPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IOPLL_CTRL</a></H2>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
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-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Register Name</B>\r
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-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>IOPLL_CTRL</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0XFF5E0020</B>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>32</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>rw</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x00000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>--</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Field Name</B>\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Bits</B>\r
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-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
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-<B>1</B>\r
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-<B>1</B>\r
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-<B>1</B>\r
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-<B>Asserts Reset to the PLL</B>\r
-</TD>\r
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-<B></B>\r
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-<B>1</B>\r
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-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>PLL Basic Control</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H1>DEASSERT RESET</H1>\r
-<H2><a name="IOPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IOPLL_CTRL</a></H2>\r
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-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Register Name</B>\r
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-<B>Description</B>\r
-</TD>\r
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-<B>rw</B>\r
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-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
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-<H1>REMOVE PLL BY PASS</H1>\r
-<H2><a name="IOPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IOPLL_CTRL</a></H2>\r
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-<B>Type</B>\r
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-<B>Reset Value</B>\r
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-<B>0</B>\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Bypasses the PLL clock. The usable clock will be determined from the POST_SRC field. (This signal may only be toggled after 4 cycles of the old clock and 4 cycles of the new clock. This is not usually an issue, but designers must be aware.)</B>\r
-</TD>\r
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-<B>PLL Basic Control</B>\r
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-<H2><a name="IOPLL_TO_FPD_CTRL">Register (<A href=#mod___slcr> slcr </A>)IOPLL_TO_FPD_CTRL</a></H2>\r
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-<B>Description</B>\r
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-<B>3f00</B>\r
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-<B>4</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>400</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Divisor value for this clock.</B>\r
-</TD>\r
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-<B></B>\r
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-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>400</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>Control for a clock that will be generated in the LPD, but used in the FPD as a clock source for the peripheral clock muxes.</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H1>IOPLL FRAC CFG</H1>\r
-<H1>APU_PLL INIT</H1>\r
-<H1>UPDATE FB_DIV</H1>\r
-<H2><a name="APLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)APLL_CTRL</a></H2>\r
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-<B>Reset Value</B>\r
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-<B>3c</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>3c00</B>\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>The integer portion of the feedback divider to the PLL</B>\r
-</TD>\r
-</TR>\r
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-<B>1</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>10000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>This turns on the divide by 2 that is inside of the PLL. This does not change the VCO frequency, just the output frequency</B>\r
-</TD>\r
-</TR>\r
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-<B>PLL Basic Control</B>\r
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-</TR>\r
-</TABLE>\r
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-<H1>BY PASS PLL</H1>\r
-<H2><a name="APLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)APLL_CTRL</a></H2>\r
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-<H1>ASSERT RESET</H1>\r
-<H2><a name="APLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)APLL_CTRL</a></H2>\r
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-<B>Description</B>\r
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-<B>0</B>\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Asserts Reset to the PLL</B>\r
-</TD>\r
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-<B>PLL Basic Control</B>\r
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-</TABLE>\r
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-<H1>CHECK PLL STATUS</H1>\r
-<H2><a name="PLL_STATUS">Register (<A href=#mod___slcr> slcr </A>)PLL_STATUS</a></H2>\r
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-<B>Register Name</B>\r
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-<B>Reset Value</B>\r
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-<B>Description</B>\r
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-<B>Description</B>\r
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-<B>1</B>\r
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-<B>APLL is locked</B>\r
-</TD>\r
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-<B>1</B>\r
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-<B></B>\r
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-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>tobe</B>\r
-</TD>\r
-</TR>\r
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-<P>\r
-<H1>REMOVE PLL BY PASS</H1>\r
-<H2><a name="APLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)APLL_CTRL</a></H2>\r
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-<B>Type</B>\r
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-<B>Reset Value</B>\r
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-<B>Description</B>\r
-</TD>\r
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-<P>\r
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-<B>Field Name</B>\r
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-<B>Description</B>\r
-</TD>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRF_APB_APLL_CTRL_BYPASS</B>\r
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-<B>3:3</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Bypasses the PLL clock. The usable clock will be determined from the POST_SRC field. (This signal may only be toggled after 4 cycles of the old clock and 4 cycles of the new clock. This is not usually an issue, but designers must be aware.)</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_CRF_APB_APLL_CTRL@0XFD1A0020</B>\r
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-<B>31:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>PLL Basic Control</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H2><a name="APLL_TO_LPD_CTRL">Register (<A href=#mod___slcr> slcr </A>)APLL_TO_LPD_CTRL</a></H2>\r
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-<B>Register Name</B>\r
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-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>APLL_TO_LPD_CTRL</B>\r
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-</TD>\r
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-<B>32</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>rw</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x00000000</B>\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
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-</TABLE>\r
-<P>\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Field Name</B>\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Bits</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRF_APB_APLL_TO_LPD_CTRL_DIVISOR0</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>13:8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>3f00</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>4</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>400</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Divisor value for this clock.</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_CRF_APB_APLL_TO_LPD_CTRL@0XFD1A0048</B>\r
-</TD>\r
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-<B>31:0</B>\r
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-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>3f00</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>400</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>Control for a clock that will be generated in the LPD, but used in the FPD as a clock source for the peripheral clock muxes.</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H1>APLL FRAC CFG</H1>\r
-<H1>DDR_PLL INIT</H1>\r
-<H1>UPDATE FB_DIV</H1>\r
-<H2><a name="DPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DPLL_CTRL</a></H2>\r
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-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Register Name</B>\r
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-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>DPLL_CTRL</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>32</B>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>rw</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x00000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>--</B>\r
-</TD>\r
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-</TABLE>\r
-<P>\r
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-<B>Field Name</B>\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
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-<B>Mask</B>\r
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-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRF_APB_DPLL_CTRL_FBDIV</B>\r
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-<B>14:8</B>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>7f00</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>3c</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>3c00</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>The integer portion of the feedback divider to the PLL</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRF_APB_DPLL_CTRL_DIV2</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>16:16</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>10000</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>10000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>This turns on the divide by 2 that is inside of the PLL. This does not change the VCO frequency, just the output frequency</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_CRF_APB_DPLL_CTRL@0XFD1A002C</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>31:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>17f00</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>13c00</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>PLL Basic Control</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H1>BY PASS PLL</H1>\r
-<H2><a name="DPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DPLL_CTRL</a></H2>\r
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-<B>Register Name</B>\r
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-<B>Address</B>\r
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-<B>Type</B>\r
-</TD>\r
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-<B>Reset Value</B>\r
-</TD>\r
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-<B>Description</B>\r
-</TD>\r
-</TR>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>DPLL_CTRL</B>\r
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-<B>32</B>\r
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-<B>rw</B>\r
-</TD>\r
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-<P>\r
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-<B>Divisor value for this clock.</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_CRF_APB_DPLL_TO_LPD_CTRL@0XFD1A004C</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>31:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>3f00</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>400</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>Control for a clock that will be generated in the LPD, but used in the FPD as a clock source for the peripheral clock muxes.</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H1>DPLL FRAC CFG</H1>\r
-<H1>VIDEO_PLL INIT</H1>\r
-<H1>UPDATE FB_DIV</H1>\r
-<H2><a name="VPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)VPLL_CTRL</a></H2>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Register Name</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Address</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FFFF00>\r
-<B>Width</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FFFF00>\r
-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>VPLL_CTRL</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0XFD1A0038</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>32</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>rw</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x00000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>--</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Field Name</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Bits</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRF_APB_VPLL_CTRL_FBDIV</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>14:8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>7f00</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>3f</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>3f00</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>The integer portion of the feedback divider to the PLL</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRF_APB_VPLL_CTRL_DIV2</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>16:16</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>10000</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>10000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>This turns on the divide by 2 that is inside of the PLL. This does not change the VCO frequency, just the output frequency</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_CRF_APB_VPLL_CTRL@0XFD1A0038</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>31:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>17f00</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>13f00</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>PLL Basic Control</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H1>BY PASS PLL</H1>\r
-<H2><a name="VPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)VPLL_CTRL</a></H2>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Register Name</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Address</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FFFF00>\r
-<B>Width</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FFFF00>\r
-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>VPLL_CTRL</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0XFD1A0038</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>32</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>rw</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x00000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>--</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Field Name</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Bits</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRF_APB_VPLL_CTRL_BYPASS</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>3:3</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>8</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Bypasses the PLL clock. The usable clock will be determined from the POST_SRC field. (This signal may only be toggled after 4 cycles of the old clock and 4 cycles of the new clock. This is not usually an issue, but designers must be aware.)</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_CRF_APB_VPLL_CTRL@0XFD1A0038</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>31:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>8</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>PLL Basic Control</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H1>ASSERT RESET</H1>\r
-<H2><a name="VPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)VPLL_CTRL</a></H2>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
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-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Register Name</B>\r
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-<B>Address</B>\r
-</TD>\r
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-<B>Width</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FFFF00>\r
-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>VPLL_CTRL</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0XFD1A0038</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>32</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>rw</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x00000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>--</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Field Name</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Bits</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRF_APB_VPLL_CTRL_RESET</B>\r
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-<B>1</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Asserts Reset to the PLL</B>\r
-</TD>\r
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-</TD>\r
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-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>1</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>PLL Basic Control</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H1>DEASSERT RESET</H1>\r
-<H2><a name="VPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)VPLL_CTRL</a></H2>\r
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-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Register Name</B>\r
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-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
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-<B>Description</B>\r
-</TD>\r
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-<TR valign="top">\r
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-<B>rw</B>\r
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-<P>\r
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-<B>Field Name</B>\r
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-<B>Mask</B>\r
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-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
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-<B>PSU_CRF_APB_VPLL_CTRL_RESET</B>\r
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-<B>Asserts Reset to the PLL</B>\r
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-<H1>CHECK PLL STATUS</H1>\r
-<H2><a name="PLL_STATUS">Register (<A href=#mod___slcr> slcr </A>)PLL_STATUS</a></H2>\r
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-<B>Description</B>\r
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-</TD>\r
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-<B>4</B>\r
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-<B>VPLL is locked</B>\r
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-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_CRF_APB_PLL_STATUS@0XFD1A0044</B>\r
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-<B>31:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>4</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>4</B>\r
-</TD>\r
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-<B>tobe</B>\r
-</TD>\r
-</TR>\r
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-<P>\r
-<H1>REMOVE PLL BY PASS</H1>\r
-<H2><a name="VPLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)VPLL_CTRL</a></H2>\r
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-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Register Name</B>\r
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-<B>Type</B>\r
-</TD>\r
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-<B>Reset Value</B>\r
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-<B>Description</B>\r
-</TD>\r
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-<B>32</B>\r
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-<B>rw</B>\r
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-<P>\r
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-<B>Field Name</B>\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
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-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_CRF_APB_VPLL_CTRL_BYPASS</B>\r
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-<B>3:3</B>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Bypasses the PLL clock. The usable clock will be determined from the POST_SRC field. (This signal may only be toggled after 4 cycles of the old clock and 4 cycles of the new clock. This is not usually an issue, but designers must be aware.)</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_CRF_APB_VPLL_CTRL@0XFD1A0038</B>\r
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-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>31:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>8</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>PLL Basic Control</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H2><a name="VPLL_TO_LPD_CTRL">Register (<A href=#mod___slcr> slcr </A>)VPLL_TO_LPD_CTRL</a></H2>\r
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-<B>Type</B>\r
-</TD>\r
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-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
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-<TR valign="top">\r
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-<B>32</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>rw</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x00000000</B>\r
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-<P>\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Field Name</B>\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Bits</B>\r
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-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
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-<B>3f00</B>\r
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-<B>4</B>\r
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-<B>400</B>\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Divisor value for this clock.</B>\r
-</TD>\r
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-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>400</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>Control for a clock that will be generated in the LPD, but used in the FPD as a clock source for the peripheral clock muxes.</B>\r
-</TD>\r
-</TR>\r
-</TABLE>\r
-<P>\r
-<H1>VIDEO FRAC CFG</H1>\r
-</TABLE>\r
-<P>\r
-<H2><a name="psu_clock_init_data">psu_clock_init_data</a></H2>\r
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-<TD width=15% BGCOLOR=#FFC0FF>\r
-<B>Register Name</B>\r
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-<B>Address</B>\r
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-<TD width=10% BGCOLOR=#FFC0FF>\r
-<B>Width</B>\r
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-<TD width=10% BGCOLOR=#FFC0FF>\r
-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFC0FF>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFC0FF>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
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-<A href="#PSU_CRL_APB_GEM0_REF_CTRL">\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>This register controls this reference clock</B>\r
-</TD>\r
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-<A href="#PSU_CRL_APB_GEM1_REF_CTRL">\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x000000</B>\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>This register controls this reference clock</B>\r
-</TD>\r
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-<A href="#PSU_CRL_APB_GEM2_REF_CTRL">\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>This register controls this reference clock</B>\r
-</TD>\r
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-<A href="#PSU_CRL_APB_GEM3_REF_CTRL">\r
-PSU_CRL_APB_GEM3_REF_CTRL\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>This register controls this reference clock</B>\r
-</TD>\r
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-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>This register controls this reference clock</B>\r
-</TD>\r
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-<A href="#PSU_CRL_APB_USB3_DUAL_REF_CTRL">\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>This register controls this reference clock</B>\r
-</TD>\r
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-<A href="#PSU_CRL_APB_SDIO1_REF_CTRL">\r
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-<B>This register controls this reference clock</B>\r
-</TD>\r
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-<B>I2C Loopback Control. 0 = Connect I2C inputs according to MIO mapping. 1 = Loop I2C 0 outputs to I2C 1 inputs, and I2C 1 outputs to I2C 0 inputs.</B>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>CAN Loopback Control. 0 = Connect CAN inputs according to MIO mapping. 1 = Loop CAN 0 Tx to CAN 1 Rx, and CAN 1 Tx to CAN 0 Rx.</B>\r
-</TD>\r
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-<TR valign="top">\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>UART Loopback Control. 0 = Connect UART inputs according to MIO mapping. 1 = Loop UART 0 outputs to UART 1 inputs, and UART 1 outputs to UART 0 inputs. RXD/TXD cross-connected. RTS/CTS cross-connected. DSR, DTR, DCD and RI not used.</B>\r
-</TD>\r
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-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
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-</TD>\r
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-<B>SPI Loopback Control. 0 = Connect SPI inputs according to MIO mapping. 1 = Loop SPI 0 outputs to SPI 1 inputs, and SPI 1 outputs to SPI 0 inputs. The other SPI core will appear on the LS Slave Select.</B>\r
-</TD>\r
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-</TD>\r
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-</TD>\r
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-</TD>\r
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-<B>Loopback function within MIO</B>\r
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-</TABLE>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
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-<B>Software controlled reset for the GEMs</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Software control register for the IOU block. Each bit will cause a singlerperipheral or part of the peripheral to be reset.</B>\r
-</TD>\r
-</TR>\r
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-PSU_CRL_APB_RST_LPD_IOU2\r
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-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
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-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>RW</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Software control register for the IOU block. Each bit will cause a singlerperipheral or part of the peripheral to be reset.</B>\r
-</TD>\r
-</TR>\r
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-<B>RW</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
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-<B>Software control register for the LPD block.</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
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-PSU_CRL_APB_RST_LPD_IOU2\r
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-</TD>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>RW</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Software control register for the IOU block. Each bit will cause a singlerperipheral or part of the peripheral to be reset.</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<A href="#PSU_IOU_SLCR_CTRL_REG_SD">\r
-PSU_IOU_SLCR_CTRL_REG_SD\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>RW</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>SD eMMC selection</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<A href="#PSU_IOU_SLCR_SD_CONFIG_REG2">\r
-PSU_IOU_SLCR_SD_CONFIG_REG2\r
-</A>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0XFF180320</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>32</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>RW</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>SD Config Register 2</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<A href="#PSU_CRL_APB_RST_LPD_IOU2">\r
-PSU_CRL_APB_RST_LPD_IOU2\r
-</A>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
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-</TD>\r
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-<B>32</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>RW</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x000000</B>\r
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-<B>Software control register for the IOU block. Each bit will cause a singlerperipheral or part of the peripheral to be reset.</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<A href="#PSU_CRL_APB_RST_LPD_IOU2">\r
-PSU_CRL_APB_RST_LPD_IOU2\r
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-</TD>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<A href="#PSU_CRL_APB_RST_LPD_IOU2">\r
-PSU_CRL_APB_RST_LPD_IOU2\r
-</A>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
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-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>RW</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x000000</B>\r
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-<B>Software control register for the IOU block. Each bit will cause a singlerperipheral or part of the peripheral to be reset.</B>\r
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-<B>Software control register for the IOU block. Each bit will cause a singlerperipheral or part of the peripheral to be reset.</B>\r
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-<B>Software control register for the IOU block. Each bit will cause a singlerperipheral or part of the peripheral to be reset.</B>\r
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-</TABLE>\r
-<P>\r
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-<B>Field Name</B>\r
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-<B>Bits</B>\r
-</TD>\r
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-<B>Value</B>\r
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-<B>Description</B>\r
-</TD>\r
-</TR>\r
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-<B>PSU_UART0_CONTROL_REG0_STPBRK</B>\r
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-<B>8:8</B>\r
-</TD>\r
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-<B>100</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Stop transmitter break: 0: no affect 1: stop transmission of the break after a minimum of one character length and transmit a high level during 12 bit periods. It can be set regardless of the value of STTBRK.</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
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-<B>PSU_UART0_CONTROL_REG0_STTBRK</B>\r
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-<B>7:7</B>\r
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-<B>80</B>\r
-</TD>\r
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-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Start transmitter break: 0: no affect 1: start to transmit a break after the characters currently present in the FIFO and the transmit shift register have been transmitted. It can only be set if STPBRK (Stop transmitter break) is not high.</B>\r
-</TD>\r
-</TR>\r
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-<B>PSU_UART0_CONTROL_REG0_RSTTO</B>\r
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-<B>40</B>\r
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-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Restart receiver timeout counter: 1: receiver timeout counter is restarted. This bit is self clearing once the restart has completed.</B>\r
-</TD>\r
-</TR>\r
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-<B>PSU_UART0_CONTROL_REG0_TXDIS</B>\r
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-<B>5:5</B>\r
-</TD>\r
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-<B>20</B>\r
-</TD>\r
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-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Transmit disable: 0: enable transmitter 1: disable transmitter</B>\r
-</TD>\r
-</TR>\r
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-<B>PSU_UART0_CONTROL_REG0_TXEN</B>\r
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-<B>4:4</B>\r
-</TD>\r
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-<B>10</B>\r
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-<B>1</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>10</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Transmit enable: 0: disable transmitter 1: enable transmitter, provided the TXDIS field is set to 0.</B>\r
-</TD>\r
-</TR>\r
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-<B>PSU_UART0_CONTROL_REG0_RXDIS</B>\r
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-</TD>\r
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-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Receive disable: 0: enable 1: disable, regardless of the value of RXEN</B>\r
-</TD>\r
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-<B>PSU_UART0_CONTROL_REG0_RXEN</B>\r
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-<B>1</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>4</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Receive enable: 0: disable 1: enable When set to one, the receiver logic is enabled, provided the RXDIS field is set to zero.</B>\r
-</TD>\r
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-<B>PSU_UART0_CONTROL_REG0_TXRES</B>\r
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-<B>1:1</B>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>2</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>2</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Software reset for Tx data path: 0: no affect 1: transmitter logic is reset and all pending transmitter data is discarded This bit is self clearing once the reset has completed.</B>\r
-</TD>\r
-</TR>\r
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-<B>PSU_UART0_CONTROL_REG0_RXRES</B>\r
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-<B>0:0</B>\r
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-<B>1</B>\r
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-<B>1</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Software reset for Rx data path: 0: no affect 1: receiver logic is reset and all pending receiver data is discarded. This bit is self clearing once the reset has completed.</B>\r
-</TD>\r
-</TR>\r
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-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_UART0_CONTROL_REG0@0XFF000000</B>\r
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-<B>31:0</B>\r
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-<B>1ff</B>\r
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-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>17</B>\r
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-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>UART Control Register</B>\r
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-</TABLE>\r
-<P>\r
-<H2><a name="mode_reg0">Register (<A href=#mod___slcr> slcr </A>)mode_reg0</a></H2>\r
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-<B>Register Name</B>\r
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-<B>Address</B>\r
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-<B>Width</B>\r
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-<TD width=10% BGCOLOR=#FFFF00>\r
-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
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-<B>rw</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
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-</TD>\r
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-<P>\r
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-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Field Name</B>\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Bits</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_UART0_MODE_REG0_CHMODE</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>9:8</B>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>300</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Channel mode: Defines the mode of operation of the UART. 00: normal 01: automatic echo 10: local loopback 11: remote loopback</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
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-<B>PSU_UART0_MODE_REG0_NBSTOP</B>\r
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-<B>7:6</B>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>c0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Number of stop bits: Defines the number of stop bits to detect on receive and to generate on transmit. 00: 1 stop bit 01: 1.5 stop bits 10: 2 stop bits 11: reserved</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_UART0_MODE_REG0_PAR</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>5:3</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>38</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>4</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>20</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Parity type select: Defines the expected parity to check on receive and the parity to generate on transmit. 000: even parity 001: odd parity 010: forced to 0 parity (space) 011: forced to 1 parity (mark) 1xx: no parity</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
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-<B>PSU_UART0_MODE_REG0_CHRL</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>2:1</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>6</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Character length select: Defines the number of bits in each character. 11: 6 bits 10: 7 bits 0x: 8 bits</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_UART0_MODE_REG0_CLKS</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Clock source select: This field defines whether a pre-scalar of 8 is applied to the baud rate generator input clock. 0: clock source is uart_ref_clk 1: clock source is uart_ref_clk/8</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_UART0_MODE_REG0@0XFF000004</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>31:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>3ff</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>20</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0C0C0>\r
-<B>UART Mode Register</B>\r
-</TD>\r
-</TR>\r
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-<P>\r
-<H2><a name="Baud_rate_divider_reg0">Register (<A href=#mod___slcr> slcr </A>)Baud_rate_divider_reg0</a></H2>\r
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-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Register Name</B>\r
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-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Address</B>\r
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-<B>Width</B>\r
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-<TD width=10% BGCOLOR=#FFFF00>\r
-<B>Type</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FFFF00>\r
-<B>Description</B>\r
-</TD>\r
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-<B>Baud_rate_divider_reg0</B>\r
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-<B>32</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>rw</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0x00000000</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
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-</TABLE>\r
-<P>\r
-<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Field Name</B>\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Bits</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_UART1_BAUD_RATE_DIVIDER_REG0_BDIV</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Baud rate divider value: 0 - 3: ignored 4 - 255: Baud rate</B>\r
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-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_UART1_BAUD_RATE_DIVIDER_REG0@0XFF010034</B>\r
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-<H2><a name="Baud_rate_gen_reg0">Register (<A href=#mod___slcr> slcr </A>)Baud_rate_gen_reg0</a></H2>\r
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-<B>Register Name</B>\r
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-<B>0</B>\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Baud Rate Clock Divisor Value: 0: Disables baud_sample 1: Clock divisor bypass (baud_sample = sel_clk) 2 - 65535: baud_sample</B>\r
-</TD>\r
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-<B>Baud Rate Generator Register.</B>\r
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-<H2><a name="Control_reg0">Register (<A href=#mod___slcr> slcr </A>)Control_reg0</a></H2>\r
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-<B>Field Name</B>\r
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-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
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-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
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-<B>PSU_UART1_CONTROL_REG0_STPBRK</B>\r
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-<B>100</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Stop transmitter break: 0: no affect 1: stop transmission of the break after a minimum of one character length and transmit a high level during 12 bit periods. It can be set regardless of the value of STTBRK.</B>\r
-</TD>\r
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-<B>PSU_UART1_CONTROL_REG0_STTBRK</B>\r
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-<B>80</B>\r
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-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Start transmitter break: 0: no affect 1: start to transmit a break after the characters currently present in the FIFO and the transmit shift register have been transmitted. It can only be set if STPBRK (Stop transmitter break) is not high.</B>\r
-</TD>\r
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-<B>PSU_UART1_CONTROL_REG0_RSTTO</B>\r
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-<B>40</B>\r
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-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Restart receiver timeout counter: 1: receiver timeout counter is restarted. This bit is self clearing once the restart has completed.</B>\r
-</TD>\r
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-<B>PSU_UART1_CONTROL_REG0_TXDIS</B>\r
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-<B>5:5</B>\r
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-<B>20</B>\r
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-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Transmit disable: 0: enable transmitter 1: disable transmitter</B>\r
-</TD>\r
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-<B>PSU_UART1_CONTROL_REG0_TXEN</B>\r
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-<B>4:4</B>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>10</B>\r
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-<B>1</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>10</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Transmit enable: 0: disable transmitter 1: enable transmitter, provided the TXDIS field is set to 0.</B>\r
-</TD>\r
-</TR>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Receive disable: 0: enable 1: disable, regardless of the value of RXEN</B>\r
-</TD>\r
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-<B>PSU_UART1_CONTROL_REG0_RXEN</B>\r
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-<B>4</B>\r
-</TD>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>4</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Receive enable: 0: disable 1: enable When set to one, the receiver logic is enabled, provided the RXDIS field is set to zero.</B>\r
-</TD>\r
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-<B>PSU_UART1_CONTROL_REG0_TXRES</B>\r
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-<B>1:1</B>\r
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-<B>2</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>2</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Software reset for Tx data path: 0: no affect 1: transmitter logic is reset and all pending transmitter data is discarded This bit is self clearing once the reset has completed.</B>\r
-</TD>\r
-</TR>\r
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-<B>PSU_UART1_CONTROL_REG0_RXRES</B>\r
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-<B>1</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Software reset for Rx data path: 0: no affect 1: receiver logic is reset and all pending receiver data is discarded. This bit is self clearing once the reset has completed.</B>\r
-</TD>\r
-</TR>\r
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-<H2><a name="mode_reg0">Register (<A href=#mod___slcr> slcr </A>)mode_reg0</a></H2>\r
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-<TD width=15% BGCOLOR=#FFFF00>\r
-<B>Reset Value</B>\r
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-<B>Description</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
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-<P>\r
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-<B>Field Name</B>\r
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-<B>Bits</B>\r
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-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Mask</B>\r
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-<TD width=10% BGCOLOR=#C0FFC0>\r
-<B>Value</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0FFC0>\r
-<B>Shifted Value</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#C0FFC0>\r
-<B>Description</B>\r
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-<B>PSU_UART1_MODE_REG0_CHMODE</B>\r
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-<B>300</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
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-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Channel mode: Defines the mode of operation of the UART. 00: normal 01: automatic echo 10: local loopback 11: remote loopback</B>\r
-</TD>\r
-</TR>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_UART1_MODE_REG0_NBSTOP</B>\r
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-<B>7:6</B>\r
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-<B>c0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Number of stop bits: Defines the number of stop bits to detect on receive and to generate on transmit. 00: 1 stop bit 01: 1.5 stop bits 10: 2 stop bits 11: reserved</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_UART1_MODE_REG0_PAR</B>\r
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-<B>5:3</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>38</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>4</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>20</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Parity type select: Defines the expected parity to check on receive and the parity to generate on transmit. 000: even parity 001: odd parity 010: forced to 0 parity (space) 011: forced to 1 parity (mark) 1xx: no parity</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_UART1_MODE_REG0_CHRL</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>2:1</B>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>6</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Character length select: Defines the number of bits in each character. 11: 6 bits 10: 7 bits 0x: 8 bits</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>PSU_UART1_MODE_REG0_CLKS</B>\r
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-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0:0</B>\r
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-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>1</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#FBF5EF>\r
-<B>0</B>\r
-</TD>\r
-<TD width=35% BGCOLOR=#FBF5EF>\r
-<B>Clock source select: This field defines whether a pre-scalar of 8 is applied to the baud rate generator input clock. 0: clock source is uart_ref_clk 1: clock source is uart_ref_clk/8</B>\r
-</TD>\r
-</TR>\r
-<TR valign="top">\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>PSU_UART1_MODE_REG0@0XFF010004</B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
-<B>31:0</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B>3ff</B>\r
-</TD>\r
-<TD width=10% BGCOLOR=#C0C0C0>\r
-<B></B>\r
-</TD>\r
-<TD width=15% BGCOLOR=#C0C0C0>\r
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