git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A5_SAMA5D2x_Xplained_IAR/AtmelFiles/target/sama5d2/component/component_aesb.h

   1 /* ---------------------------------------------------------------------------- */\r
   2 /*                  Atmel Microcontroller Software Support                      */\r
   3 /*                       SAM Software Package License                           */\r
   4 /* ---------------------------------------------------------------------------- */\r
   5 /* Copyright (c) 2015, Atmel Corporation                                        */\r
   6 /*                                                                              */\r
   7 /* All rights reserved.                                                         */\r
   8 /*                                                                              */\r
   9 /* Redistribution and use in source and binary forms, with or without           */\r
  10 /* modification, are permitted provided that the following condition is met:    */\r
  11 /*                                                                              */\r
  12 /* - Redistributions of source code must retain the above copyright notice,     */\r
  13 /* this list of conditions and the disclaimer below.                            */\r
  14 /*                                                                              */\r
  15 /* Atmel's name may not be used to endorse or promote products derived from     */\r
  16 /* this software without specific prior written permission.                     */\r
  17 /*                                                                              */\r
  18 /* DISCLAIMER:  THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR   */\r
  19 /* IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF */\r
  20 /* MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE   */\r
  21 /* DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,      */\r
  22 /* INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT */\r
  23 /* LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,  */\r
  24 /* OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF    */\r
  25 /* LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING         */\r
  26 /* NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, */\r
  27 /* EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.                           */\r
  28 /* ---------------------------------------------------------------------------- */\r
  29 \r
  30 #ifndef _SAMA5D2_AESB_COMPONENT_\r
  31 #define _SAMA5D2_AESB_COMPONENT_\r
  32 \r
  33 /* ============================================================================= */\r
  34 /**  SOFTWARE API DEFINITION FOR Advanced Encryption Standard Bridge */\r
  35 /* ============================================================================= */\r
  36 /** \addtogroup SAMA5D2_AESB Advanced Encryption Standard Bridge */\r
  37 /*@{*/\r
  38 \r
  39 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  40 /** \brief Aesb hardware registers */\r
  41 typedef struct {\r
  42   __O  uint32_t AESB_CR;        /**< \brief (Aesb Offset: 0x00) Control Register */\r
  43   __IO uint32_t AESB_MR;        /**< \brief (Aesb Offset: 0x04) Mode Register */\r
  44   __I  uint32_t Reserved1[2];\r
  45   __O  uint32_t AESB_IER;       /**< \brief (Aesb Offset: 0x10) Interrupt Enable Register */\r
  46   __O  uint32_t AESB_IDR;       /**< \brief (Aesb Offset: 0x14) Interrupt Disable Register */\r
  47   __I  uint32_t AESB_IMR;       /**< \brief (Aesb Offset: 0x18) Interrupt Mask Register */\r
  48   __I  uint32_t AESB_ISR;       /**< \brief (Aesb Offset: 0x1C) Interrupt Status Register */\r
  49   __O  uint32_t AESB_KEYWR[4];  /**< \brief (Aesb Offset: 0x20) Key Word Register */\r
  50   __I  uint32_t Reserved2[4];\r
  51   __O  uint32_t AESB_IDATAR[4]; /**< \brief (Aesb Offset: 0x40) Input Data Register */\r
  52   __I  uint32_t AESB_ODATAR[4]; /**< \brief (Aesb Offset: 0x50) Output Data Register */\r
  53   __O  uint32_t AESB_IVR[4];    /**< \brief (Aesb Offset: 0x60) Initialization Vector Register */\r
  54   __I  uint32_t Reserved3[35];\r
  55   __I  uint32_t AESB_VERSION;   /**< \brief (Aesb Offset: 0xFC) Version Register */\r
  56 } Aesb;\r
  57 #endif /* !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
  58 /* -------- AESB_CR : (AESB Offset: 0x00) Control Register -------- */\r
  59 #define AESB_CR_START (0x1u << 0) /**< \brief (AESB_CR) Start Processing */\r
  60 #define AESB_CR_SWRST (0x1u << 8) /**< \brief (AESB_CR) Software Reset */\r
  61 #define AESB_CR_LOADSEED (0x1u << 16) /**< \brief (AESB_CR) Random Number Generator Seed Loading */\r
  62 /* -------- AESB_MR : (AESB Offset: 0x04) Mode Register -------- */\r
  63 #define AESB_MR_CIPHER (0x1u << 0) /**< \brief (AESB_MR) Processing Mode */\r
  64 #define AESB_MR_AAHB (0x1u << 2) /**< \brief (AESB_MR) Automatic Bridge Mode */\r
  65 #define AESB_MR_DUALBUFF (0x1u << 3) /**< \brief (AESB_MR) Dual Input Buffer */\r
  66 #define   AESB_MR_DUALBUFF_INACTIVE (0x0u << 3) /**< \brief (AESB_MR) AESB_IDATARx cannot be written during processing of previous block. */\r
  67 #define   AESB_MR_DUALBUFF_ACTIVE (0x1u << 3) /**< \brief (AESB_MR) AESB_IDATARx can be written during processing of previous block when SMOD = 0x2. It speeds up the overall runtime of large files. */\r
  68 #define AESB_MR_PROCDLY_Pos 4\r
  69 #define AESB_MR_PROCDLY_Msk (0xfu << AESB_MR_PROCDLY_Pos) /**< \brief (AESB_MR) Processing Delay */\r
  70 #define AESB_MR_PROCDLY(value) ((AESB_MR_PROCDLY_Msk & ((value) << AESB_MR_PROCDLY_Pos)))\r
  71 #define AESB_MR_SMOD_Pos 8\r
  72 #define AESB_MR_SMOD_Msk (0x3u << AESB_MR_SMOD_Pos) /**< \brief (AESB_MR) Start Mode */\r
  73 #define AESB_MR_SMOD(value) ((AESB_MR_SMOD_Msk & ((value) << AESB_MR_SMOD_Pos)))\r
  74 #define   AESB_MR_SMOD_MANUAL_START (0x0u << 8) /**< \brief (AESB_MR) Manual Mode */\r
  75 #define   AESB_MR_SMOD_AUTO_START (0x1u << 8) /**< \brief (AESB_MR) Auto Mode */\r
  76 #define   AESB_MR_SMOD_IDATAR0_START (0x2u << 8) /**< \brief (AESB_MR) AESB_IDATAR0 access only Auto Mode */\r
  77 #define AESB_MR_OPMOD_Pos 12\r
  78 #define AESB_MR_OPMOD_Msk (0x7u << AESB_MR_OPMOD_Pos) /**< \brief (AESB_MR) Operation Mode */\r
  79 #define AESB_MR_OPMOD(value) ((AESB_MR_OPMOD_Msk & ((value) << AESB_MR_OPMOD_Pos)))\r
  80 #define   AESB_MR_OPMOD_ECB (0x0u << 12) /**< \brief (AESB_MR) Electronic Code Book mode */\r
  81 #define   AESB_MR_OPMOD_CBC (0x1u << 12) /**< \brief (AESB_MR) Cipher Block Chaining mode */\r
  82 #define   AESB_MR_OPMOD_CTR (0x4u << 12) /**< \brief (AESB_MR) Counter mode (16-bit internal counter) */\r
  83 #define AESB_MR_LOD (0x1u << 15) /**< \brief (AESB_MR) Last Output Data Mode */\r
  84 #define AESB_MR_CKEY_Pos 20\r
  85 #define AESB_MR_CKEY_Msk (0xfu << AESB_MR_CKEY_Pos) /**< \brief (AESB_MR) Countermeasure Key */\r
  86 #define AESB_MR_CKEY(value) ((AESB_MR_CKEY_Msk & ((value) << AESB_MR_CKEY_Pos)))\r
  87 #define   AESB_MR_CKEY_PASSWD (0xEu << 20) /**< \brief (AESB_MR) This field must be written with 0xE to allow CMTYPx fields change. Any other values will abort the write operation in CMTYPx fields.Always reads as 0. */\r
  88 #define AESB_MR_CMTYP1 (0x1u << 24) /**< \brief (AESB_MR) Countermeasure Type 1 */\r
  89 #define   AESB_MR_CMTYP1_NOPROT_EXTKEY (0x0u << 24) /**< \brief (AESB_MR) Countermeasure type 1 is disabled. */\r
  90 #define   AESB_MR_CMTYP1_PROT_EXTKEY (0x1u << 24) /**< \brief (AESB_MR) Countermeasure type 1 is enabled. */\r
  91 #define AESB_MR_CMTYP2 (0x1u << 25) /**< \brief (AESB_MR) Countermeasure Type 2 */\r
  92 #define   AESB_MR_CMTYP2_NO_PAUSE (0x0u << 25) /**< \brief (AESB_MR) Countermeasure type 2 is disabled. */\r
  93 #define   AESB_MR_CMTYP2_PAUSE (0x1u << 25) /**< \brief (AESB_MR) Countermeasure type 2 is enabled. */\r
  94 #define AESB_MR_CMTYP3 (0x1u << 26) /**< \brief (AESB_MR) Countermeasure Type 3 */\r
  95 #define   AESB_MR_CMTYP3_NO_DUMMY (0x0u << 26) /**< \brief (AESB_MR) Countermeasure type 3 is disabled. */\r
  96 #define   AESB_MR_CMTYP3_DUMMY (0x1u << 26) /**< \brief (AESB_MR) Countermeasure type 3 is enabled. */\r
  97 #define AESB_MR_CMTYP4 (0x1u << 27) /**< \brief (AESB_MR) Countermeasure Type 4 */\r
  98 #define   AESB_MR_CMTYP4_NO_RESTART (0x0u << 27) /**< \brief (AESB_MR) Countermeasure type 4 is disabled. */\r
  99 #define   AESB_MR_CMTYP4_RESTART (0x1u << 27) /**< \brief (AESB_MR) Countermeasure type 4 is enabled. */\r
 100 #define AESB_MR_CMTYP5 (0x1u << 28) /**< \brief (AESB_MR) Countermeasure Type 5 */\r
 101 #define   AESB_MR_CMTYP5_NO_ADDACCESS (0x0u << 28) /**< \brief (AESB_MR) Countermeasure type 5 is disabled. */\r
 102 #define   AESB_MR_CMTYP5_ADDACCESS (0x1u << 28) /**< \brief (AESB_MR) Countermeasure type 5 is enabled. */\r
 103 #define AESB_MR_CMTYP6 (0x1u << 29) /**< \brief (AESB_MR) CounterMeasure Type 6 */\r
 104 #define   AESB_MR_CMTYP6_NO_IDLECURRENT (0x0u << 29) /**< \brief (AESB_MR) Countermeasure type 6 is disabled. */\r
 105 #define   AESB_MR_CMTYP6_IDLECURRENT (0x1u << 29) /**< \brief (AESB_MR) Countermeasure type 6 is enabled. */\r
 106 /* -------- AESB_IER : (AESB Offset: 0x10) Interrupt Enable Register -------- */\r
 107 #define AESB_IER_DATRDY (0x1u << 0) /**< \brief (AESB_IER) Data Ready Interrupt Enable */\r
 108 #define AESB_IER_URAD (0x1u << 8) /**< \brief (AESB_IER) Unspecified Register Access Detection Interrupt Enable */\r
 109 /* -------- AESB_IDR : (AESB Offset: 0x14) Interrupt Disable Register -------- */\r
 110 #define AESB_IDR_DATRDY (0x1u << 0) /**< \brief (AESB_IDR) Data Ready Interrupt Disable */\r
 111 #define AESB_IDR_URAD (0x1u << 8) /**< \brief (AESB_IDR) Unspecified Register Access Detection Interrupt Disable */\r
 112 /* -------- AESB_IMR : (AESB Offset: 0x18) Interrupt Mask Register -------- */\r
 113 #define AESB_IMR_DATRDY (0x1u << 0) /**< \brief (AESB_IMR) Data Ready Interrupt Mask */\r
 114 #define AESB_IMR_URAD (0x1u << 8) /**< \brief (AESB_IMR) Unspecified Register Access Detection Interrupt Mask */\r
 115 /* -------- AESB_ISR : (AESB Offset: 0x1C) Interrupt Status Register -------- */\r
 116 #define AESB_ISR_DATRDY (0x1u << 0) /**< \brief (AESB_ISR) Data Ready */\r
 117 #define AESB_ISR_URAD (0x1u << 8) /**< \brief (AESB_ISR) Unspecified Register Access Detection Status */\r
 118 #define AESB_ISR_URAT_Pos 12\r
 119 #define AESB_ISR_URAT_Msk (0xfu << AESB_ISR_URAT_Pos) /**< \brief (AESB_ISR) Unspecified Register Access */\r
 120 #define   AESB_ISR_URAT_IDR_WR_PROCESSING (0x0u << 12) /**< \brief (AESB_ISR) Input Data Register written during the data processing when SMOD = 0x2 mode */\r
 121 #define   AESB_ISR_URAT_ODR_RD_PROCESSING (0x1u << 12) /**< \brief (AESB_ISR) Output Data Register read during the data processing */\r
 122 #define   AESB_ISR_URAT_MR_WR_PROCESSING (0x2u << 12) /**< \brief (AESB_ISR) Mode Register written during the data processing */\r
 123 #define   AESB_ISR_URAT_ODR_RD_SUBKGEN (0x3u << 12) /**< \brief (AESB_ISR) Output Data Register read during the sub-keys generation */\r
 124 #define   AESB_ISR_URAT_MR_WR_SUBKGEN (0x4u << 12) /**< \brief (AESB_ISR) Mode Register written during the sub-keys generation */\r
 125 #define   AESB_ISR_URAT_WOR_RD_ACCESS (0x5u << 12) /**< \brief (AESB_ISR) Write-only register read access */\r
 126 /* -------- AESB_KEYWR[4] : (AESB Offset: 0x20) Key Word Register -------- */\r
 127 #define AESB_KEYWR_KEYW_Pos 0\r
 128 #define AESB_KEYWR_KEYW_Msk (0xffffffffu << AESB_KEYWR_KEYW_Pos) /**< \brief (AESB_KEYWR[4]) Key Word */\r
 129 #define AESB_KEYWR_KEYW(value) ((AESB_KEYWR_KEYW_Msk & ((value) << AESB_KEYWR_KEYW_Pos)))\r
 130 /* -------- AESB_IDATAR[4] : (AESB Offset: 0x40) Input Data Register -------- */\r
 131 #define AESB_IDATAR_IDATA_Pos 0\r
 132 #define AESB_IDATAR_IDATA_Msk (0xffffffffu << AESB_IDATAR_IDATA_Pos) /**< \brief (AESB_IDATAR[4]) Input Data Word */\r
 133 #define AESB_IDATAR_IDATA(value) ((AESB_IDATAR_IDATA_Msk & ((value) << AESB_IDATAR_IDATA_Pos)))\r
 134 /* -------- AESB_ODATAR[4] : (AESB Offset: 0x50) Output Data Register -------- */\r
 135 #define AESB_ODATAR_ODATA_Pos 0\r
 136 #define AESB_ODATAR_ODATA_Msk (0xffffffffu << AESB_ODATAR_ODATA_Pos) /**< \brief (AESB_ODATAR[4]) Output Data */\r
 137 /* -------- AESB_IVR[4] : (AESB Offset: 0x60) Initialization Vector Register -------- */\r
 138 #define AESB_IVR_IV_Pos 0\r
 139 #define AESB_IVR_IV_Msk (0xffffffffu << AESB_IVR_IV_Pos) /**< \brief (AESB_IVR[4]) Initialization Vector */\r
 140 #define AESB_IVR_IV(value) ((AESB_IVR_IV_Msk & ((value) << AESB_IVR_IV_Pos)))\r
 141 /* -------- AESB_VERSION : (AESB Offset: 0xFC) Version Register -------- */\r
 142 #define AESB_VERSION_VERSION_Pos 0\r
 143 #define AESB_VERSION_VERSION_Msk (0xfffu << AESB_VERSION_VERSION_Pos) /**< \brief (AESB_VERSION) Version of the Hardware Module */\r
 144 #define AESB_VERSION_MFN_Pos 16\r
 145 #define AESB_VERSION_MFN_Msk (0x7u << AESB_VERSION_MFN_Pos) /**< \brief (AESB_VERSION) Metal Fix Number */\r
 146 \r
 147 /*@}*/\r
 148 \r
 149 \r
 150 #endif /* _SAMA5D2_AESB_COMPONENT_ */\r