git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/MicroBlaze_Kintex7_EthernetLite/BSP/microblaze_0/libsrc/standalone_v5_4/src/microblaze_invalidate_icache_range.S

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   2 *
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  30 *
  31 ******************************************************************************/
  32 /******************************************************************************
  33 *
  34 *
  35 * microblaze_invalidate_icache_range(unsigned int cacheaddr, unsigned int len)
  36 *
  37 *    Invalidate an ICache range
  38 *
  39 *    Parameters:
  40 *       'cacheaddr' - address in the Icache where invalidation begins
  41 *       'len'       - length (in bytes) worth of Icache to be invalidated
  42 *
  43 *
  44 *******************************************************************************/
  45
  46 #include "xparameters.h"
  47
  48 #define MICROBLAZE_MSR_ICACHE_ENABLE        0x00000020
  49 #define MICROBLAZE_MSR_INTR_ENABLE          0x00000002
  50
  51 #ifndef XPAR_MICROBLAZE_ICACHE_LINE_LEN
  52 #define XPAR_MICROBLAZE_ICACHE_LINE_LEN   1
  53 #endif
  54
  55 #ifndef XPAR_MICROBLAZE_DCACHE_USE_WRITEBACK
  56 #define MB_VERSION_LT_v720
  57 #endif
  58
  59         .text
  60         .globl  microblaze_invalidate_icache_range
  61         .ent    microblaze_invalidate_icache_range
  62         .align  2
  63
  64 microblaze_invalidate_icache_range:
  65
  66 #ifdef MB_VERSION_LT_v720                                       /* Disable Icache and interrupts before invalidating */
  67         mfs     r9, rmsr
  68         andi    r10, r9, ~(MICROBLAZE_MSR_ICACHE_ENABLE | MICROBLAZE_MSR_INTR_ENABLE)
  69         mts     rmsr, r10
  70 #endif
  71
  72         beqi    r6, L_done                                      /* Skip loop if size is zero */
  73
  74         add     r6, r5, r6                                      /* Compute end address */
  75         addik   r6, r6, -1
  76
  77         andi    r6, r6, -(4 * XPAR_MICROBLAZE_ICACHE_LINE_LEN)  /* Align end down to cache line */
  78         andi    r5, r5, -(4 * XPAR_MICROBLAZE_ICACHE_LINE_LEN)  /* Align start down to cache line */
  79
  80 L_start:
  81         cmpu    r18, r5, r6                                     /* Are we at the end? */
  82         blti    r18, L_done
  83
  84         wic     r5, r0                                          /* Invalidate the cache line */
  85
  86         brid    L_start                                         /* Branch to the beginning of the loop */
  87         addik   r5, r5, (XPAR_MICROBLAZE_ICACHE_LINE_LEN * 4)   /* Increment the addrees by 4 (delay slot) */
  88
  89 L_done:
  90         rtsd    r15, 8                                          /* Return */
  91 #ifdef MB_VERSION_LT_v720                                       /* restore MSR only for MB version < v7.20 */
  92         mts     rmsr, r9
  93 #else
  94         nop
  95 #endif
  96         .end    microblaze_invalidate_icache_range