git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/RX100-RSK_GCC_e2studio/RTOSDemo/Renesas_Files/r_bsp/mcu/rx111/interrupt_handlers.c

   1 /***********************************************************************/
   2 /*                                                                                                                     */
   3 /*      PROJECT NAME :  RTOSDemo_GCC                                   */
   4 /*      FILE         :  interrupt_handlers.c                           */
   5 /*      DESCRIPTION  :  Interrupt Handler                              */
   6 /*      CPU SERIES   :  RX100                                          */
   7 /*      CPU TYPE     :  RX111                                          */
   8 /*                                                                                                                     */
   9 /*      This file is generated by e2studio.                        */
  10 /*                                                                                                                     */
  11 /***********************************************************************/\r
  12 \r
  13 \r
  14 \r
  15 \r
  16 #include "interrupt_handlers.h"\r
  17 \r
  18 // INT_Exception(Supervisor Instruction)\r
  19 void INT_Excep_SuperVisorInst(void){/* brk(); */}\r
  20 \r
  21 // Exception(Undefined Instruction)\r
  22 void INT_Excep_UndefinedInst(void){/* brk(); */}\r
  23 \r
  24 // Exception(Floating Point)\r
  25 void INT_Excep_FloatingPoint(void){/* brk(); */}\r
  26 \r
  27 // NMI\r
  28 void INT_NonMaskableInterrupt(void){/* brk(); */}\r
  29 \r
  30 // Dummy\r
  31 void Dummy(void)
  32 {
  33         for( ;; );
  34 }
  35 \r
  36 // BRK\r
  37 void INT_Excep_BRK(void){/* wait(); */}\r
  38 //;0x0000  Reserved\r
  39 \r
  40 void  INT_Excep_BUSERR(void){ }\r
  41 \r
  42 // ICU SWINT\r
  43 void INT_Excep_ICU_SWINT(void){ }
  44 \r
  45 // CMT0 CMI0\r
  46 void INT_Excep_CMT0_CMI0(void){ }\r
  47 \r
  48 // CMT1 CMI1\r
  49 void INT_Excep_CMT1_CMI1(void){ }\r
  50 \r
  51 // CAC FERRF\r
  52 void INT_Excep_CAC_FERRF(void){ }\r
  53 \r
  54 // CAC MENDF\r
  55 void INT_Excep_CAC_MENDF(void){ }\r
  56 \r
  57 // CAC OVFF\r
  58 void INT_Excep_CAC_OVFF(void){ }\r
  59 \r
  60 // USB0 D0FIFO0\r
  61 void INT_Excep_USB0_D0FIFO0(void){ }\r
  62 \r
  63 // USB0 D1FIFO0\r
  64 void INT_Excep_USB0_D1FIFO0(void){ }\r
  65 \r
  66 // USB0 USBI0\r
  67 void INT_Excep_USB0_USBI0(void){ }\r
  68 \r
  69 // RSPI0 SPEI0\r
  70 void INT_Excep_RSPI0_SPEI0(void){ }\r
  71 \r
  72 // RSPI0 SPRI0\r
  73 void INT_Excep_RSPI0_SPRI0(void){ }\r
  74 \r
  75 // RSPI0 SPTI0\r
  76 void INT_Excep_RSPI0_SPTI0(void){ }\r
  77 \r
  78 // RSPI0 SPII0\r
  79 void INT_Excep_RSPI0_SPII0(void){ }\r
  80 \r
  81 // DOC DOPCF\r
  82 void INT_Excep_DOC_DOPCF(void){ }\r
  83 \r
  84 // RTC CUP\r
  85 void INT_Excep_RTC_CUP(void){ }\r
  86 \r
  87 // ICU IRQ0\r
  88 void INT_Excep_ICU_IRQ0(void){ }\r
  89 \r
  90 // ICU IRQ1\r
  91 void INT_Excep_ICU_IRQ1(void){ }\r
  92 \r
  93 // ICU IRQ2\r
  94 void INT_Excep_ICU_IRQ2(void){ }\r
  95 \r
  96 // ICU IRQ3\r
  97 void INT_Excep_ICU_IRQ3(void){ }\r
  98 \r
  99 // ICU IRQ4\r
 100 void INT_Excep_ICU_IRQ4(void){ }\r
 101 \r
 102 // ICU IRQ5\r
 103 void INT_Excep_ICU_IRQ5(void){ }\r
 104 \r
 105 // ICU IRQ6\r
 106 void INT_Excep_ICU_IRQ6(void){ }\r
 107 \r
 108 // ICU IRQ7\r
 109 void INT_Excep_ICU_IRQ7(void){ }\r
 110 \r
 111 // LVD LVD1\r
 112 void INT_Excep_LVD_LVD1(void){ }\r
 113 \r
 114 // LVD LVD2\r
 115 void INT_Excep_LVD_LVD2(void){ }\r
 116 \r
 117 // USB0 USBR0\r
 118 void INT_Excep_USB0_USBR0(void){ }\r
 119 \r
 120 // RTC ALM\r
 121 void INT_Excep_RTC_ALM(void){ }\r
 122 \r
 123 // RTC PRD\r
 124 void INT_Excep_RTC_PRD(void){ }\r
 125 \r
 126 // S12AD S12ADI0\r
 127 void INT_Excep_S12AD_S12ADI0(void){ }\r
 128 \r
 129 // S12AD GBADI\r
 130 void INT_Excep_S12AD_GBADI(void){ }\r
 131 \r
 132 // ELC ELSR18I\r
 133 void INT_Excep_ELC_ELSR18I(void){ }\r
 134 \r
 135 // MTU0 TGIA0\r
 136 void INT_Excep_MTU0_TGIA0(void){ }\r
 137 \r
 138 // MTU0 TGIB0\r
 139 void INT_Excep_MTU0_TGIB0(void){ }\r
 140 \r
 141 // MTU0 TGIC0\r
 142 void INT_Excep_MTU0_TGIC0(void){ }\r
 143 \r
 144 // MTU0 TGID0\r
 145 void INT_Excep_MTU0_TGID0(void){ }\r
 146 \r
 147 // MTU0 TCIV0\r
 148 void INT_Excep_MTU0_TCIV0(void){ }\r
 149 \r
 150 // MTU0 TGIE0\r
 151 void INT_Excep_MTU0_TGIE0(void){ }\r
 152 \r
 153 // MTU0 TGIF0\r
 154 void INT_Excep_MTU0_TGIF0(void){ }\r
 155 \r
 156 // MTU1 TGIA1\r
 157 void INT_Excep_MTU1_TGIA1(void){ }\r
 158 \r
 159 // MTU1 TGIB1\r
 160 void INT_Excep_MTU1_TGIB1(void){ }\r
 161 \r
 162 // MTU1 TCIV1\r
 163 void INT_Excep_MTU1_TCIV1(void){ }\r
 164 \r
 165 // MTU1 TCIU1\r
 166 void INT_Excep_MTU1_TCIU1(void){ }\r
 167 \r
 168 // MTU2 TGIA2\r
 169 void INT_Excep_MTU2_TGIA2(void){ }\r
 170 \r
 171 // MTU2 TGIB2\r
 172 void INT_Excep_MTU2_TGIB2(void){ }\r
 173 \r
 174 // MTU2 TCIV2\r
 175 void INT_Excep_MTU2_TCIV2(void){ }\r
 176 \r
 177 // MTU2 TCIU2\r
 178 void INT_Excep_MTU2_TCIU2(void){ }\r
 179 \r
 180 // MTU3 TGIA3\r
 181 void INT_Excep_MTU3_TGIA3(void){ }\r
 182 \r
 183 // MTU3 TGIB3\r
 184 void INT_Excep_MTU3_TGIB3(void){ }\r
 185 \r
 186 // MTU3 TGIC3\r
 187 void INT_Excep_MTU3_TGIC3(void){ }\r
 188 \r
 189 // MTU3 TGID3\r
 190 void INT_Excep_MTU3_TGID3(void){ }\r
 191 \r
 192 // MTU3 TCIV3\r
 193 void INT_Excep_MTU3_TCIV3(void){ }\r
 194 \r
 195 // MTU4 TGIA4\r
 196 void INT_Excep_MTU4_TGIA4(void){ }\r
 197 \r
 198 // MTU4 TGIB4\r
 199 void INT_Excep_MTU4_TGIB4(void){ }\r
 200 \r
 201 // MTU4 TGIC4\r
 202 void INT_Excep_MTU4_TGIC4(void){ }\r
 203 \r
 204 // MTU4 TGID4\r
 205 void INT_Excep_MTU4_TGID4(void){ }\r
 206 \r
 207 // MTU4 TCIV4\r
 208 void INT_Excep_MTU4_TCIV4(void){ }\r
 209 \r
 210 // MTU5 TGIU5\r
 211 void INT_Excep_MTU5_TGIU5(void){ }\r
 212 \r
 213 // MTU5 TGIV5\r
 214 void INT_Excep_MTU5_TGIV5(void){ }\r
 215 \r
 216 // MTU5 TGIW5\r
 217 void INT_Excep_MTU5_TGIW5(void){ }\r
 218 \r
 219 // POE OEI1\r
 220 void INT_Excep_POE_OEI1(void){ }\r
 221 \r
 222 // POE OEI2\r
 223 void INT_Excep_POE_OEI2(void){ }\r
 224 \r
 225 // SCI1 ERI1\r
 226 void INT_Excep_SCI1_ERI1(void){ }\r
 227 \r
 228 // SCI1 RXI1\r
 229 void INT_Excep_SCI1_RXI1(void){ }\r
 230 \r
 231 // SCI1 TXI1\r
 232 void INT_Excep_SCI1_TXI1(void){ }\r
 233 \r
 234 // SCI1 TEI1\r
 235 void INT_Excep_SCI1_TEI1(void){ }\r
 236 \r
 237 // SCI5 ERI5\r
 238 void INT_Excep_SCI5_ERI5(void){ }\r
 239 \r
 240 // SCI5 RXI5\r
 241 void INT_Excep_SCI5_RXI5(void){ }\r
 242 \r
 243 // SCI5 TXI5\r
 244 void INT_Excep_SCI5_TXI5(void){ }\r
 245 \r
 246 // SCI5 TEI5\r
 247 void INT_Excep_SCI5_TEI5(void){ }\r
 248 \r
 249 // SCI12 ERI12\r
 250 void INT_Excep_SCI12_ERI12(void){ }\r
 251 \r
 252 // SCI12 RXI12\r
 253 void INT_Excep_SCI12_RXI12(void){ }\r
 254 \r
 255 // SCI12 TXI12\r
 256 void INT_Excep_SCI12_TXI12(void){ }\r
 257 \r
 258 // SCI12 TEI12\r
 259 void INT_Excep_SCI12_TEI12(void){ }\r
 260 \r
 261 // SCI12 SCIX0\r
 262 void INT_Excep_SCI12_SCIX0(void){ }\r
 263 \r
 264 // SCI12 SCIX1\r
 265 void INT_Excep_SCI12_SCIX1(void){ }\r
 266 \r
 267 // SCI12 SCIX2\r
 268 void INT_Excep_SCI12_SCIX2(void){ }\r
 269 \r
 270 // SCI12 SCIX3\r
 271 void INT_Excep_SCI12_SCIX3(void){ }\r
 272 \r
 273 // RIIC0 EEI0\r
 274 void INT_Excep_RIIC0_EEI0(void){ }\r
 275 \r
 276 // RIIC0 RXI0\r
 277 void INT_Excep_RIIC0_RXI0(void){ }\r
 278 \r
 279 // RIIC0 TXI0\r
 280 void INT_Excep_RIIC0_TXI0(void){ }\r
 281 \r
 282 // RIIC0 TEI0\r
 283 void INT_Excep_RIIC0_TEI0(void){ }\r