git.sur5r.net Git - u-boot/blob - arch/arm/cpu/armv7/mx5/clock.c

   1 /*
   2  * (C) Copyright 2007
   3  * Sascha Hauer, Pengutronix
   4  *
   5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <common.h>
  27 #include <asm/io.h>
  28 #include <asm/errno.h>
  29 #include <asm/arch/imx-regs.h>
  30 #include <asm/arch/crm_regs.h>
  31 #include <asm/arch/clock.h>
  32 #include <div64.h>
  33 #include <asm/arch/sys_proto.h>
  34
  35 enum pll_clocks {
  36         PLL1_CLOCK = 0,
  37         PLL2_CLOCK,
  38         PLL3_CLOCK,
  39 #ifdef CONFIG_MX53
  40         PLL4_CLOCK,
  41 #endif
  42         PLL_CLOCKS,
  43 };
  44
  45 struct mxc_pll_reg *mxc_plls[PLL_CLOCKS] = {
  46         [PLL1_CLOCK] = (struct mxc_pll_reg *)PLL1_BASE_ADDR,
  47         [PLL2_CLOCK] = (struct mxc_pll_reg *)PLL2_BASE_ADDR,
  48         [PLL3_CLOCK] = (struct mxc_pll_reg *)PLL3_BASE_ADDR,
  49 #ifdef  CONFIG_MX53
  50         [PLL4_CLOCK] = (struct mxc_pll_reg *)PLL4_BASE_ADDR,
  51 #endif
  52 };
  53
  54 #define AHB_CLK_ROOT    133333333
  55 #define SZ_DEC_1M       1000000
  56 #define PLL_PD_MAX      16      /* Actual pd+1 */
  57 #define PLL_MFI_MAX     15
  58 #define PLL_MFI_MIN     5
  59 #define ARM_DIV_MAX     8
  60 #define IPG_DIV_MAX     4
  61 #define AHB_DIV_MAX     8
  62 #define EMI_DIV_MAX     8
  63 #define NFC_DIV_MAX     8
  64
  65 #define MX5_CBCMR       0x00015154
  66 #define MX5_CBCDR       0x02888945
  67
  68 struct fixed_pll_mfd {
  69         u32 ref_clk_hz;
  70         u32 mfd;
  71 };
  72
  73 const struct fixed_pll_mfd fixed_mfd[] = {
  74         {MXC_HCLK, 24 * 16},
  75 };
  76
  77 struct pll_param {
  78         u32 pd;
  79         u32 mfi;
  80         u32 mfn;
  81         u32 mfd;
  82 };
  83
  84 #define PLL_FREQ_MAX(ref_clk)  (4 * (ref_clk) * PLL_MFI_MAX)
  85 #define PLL_FREQ_MIN(ref_clk) \
  86                 ((2 * (ref_clk) * (PLL_MFI_MIN - 1)) / PLL_PD_MAX)
  87 #define MAX_DDR_CLK     420000000
  88 #define NFC_CLK_MAX     34000000
  89
  90 struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)MXC_CCM_BASE;
  91
  92 void set_usboh3_clk(void)
  93 {
  94         clrsetbits_le32(&mxc_ccm->cscmr1,
  95                         MXC_CCM_CSCMR1_USBOH3_CLK_SEL_MASK,
  96                         MXC_CCM_CSCMR1_USBOH3_CLK_SEL(1));
  97         clrsetbits_le32(&mxc_ccm->cscdr1,
  98                         MXC_CCM_CSCDR1_USBOH3_CLK_PODF_MASK |
  99                         MXC_CCM_CSCDR1_USBOH3_CLK_PRED_MASK,
 100                         MXC_CCM_CSCDR1_USBOH3_CLK_PRED(4) |
 101                         MXC_CCM_CSCDR1_USBOH3_CLK_PODF(1));
 102 }
 103
 104 void enable_usboh3_clk(unsigned char enable)
 105 {
 106         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 107
 108         clrsetbits_le32(&mxc_ccm->CCGR2,
 109                         MXC_CCM_CCGR2_USBOH3_60M(MXC_CCM_CCGR_CG_MASK),
 110                         MXC_CCM_CCGR2_USBOH3_60M(cg));
 111 }
 112
 113 #ifdef CONFIG_I2C_MXC
 114 /* i2c_num can be from 0 - 2 */
 115 int enable_i2c_clk(unsigned char enable, unsigned i2c_num)
 116 {
 117         u32 mask;
 118
 119         if (i2c_num > 2)
 120                 return -EINVAL;
 121         mask = MXC_CCM_CCGR_CG_MASK <<
 122                         (MXC_CCM_CCGR1_I2C1_OFFSET + (i2c_num << 1));
 123         if (enable)
 124                 setbits_le32(&mxc_ccm->CCGR1, mask);
 125         else
 126                 clrbits_le32(&mxc_ccm->CCGR1, mask);
 127         return 0;
 128 }
 129 #endif
 130
 131 void set_usb_phy_clk(void)
 132 {
 133         clrbits_le32(&mxc_ccm->cscmr1, MXC_CCM_CSCMR1_USB_PHY_CLK_SEL);
 134 }
 135
 136 #if defined(CONFIG_MX51)
 137 void enable_usb_phy1_clk(unsigned char enable)
 138 {
 139         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 140
 141         clrsetbits_le32(&mxc_ccm->CCGR2,
 142                         MXC_CCM_CCGR2_USB_PHY(MXC_CCM_CCGR_CG_MASK),
 143                         MXC_CCM_CCGR2_USB_PHY(cg));
 144 }
 145
 146 void enable_usb_phy2_clk(unsigned char enable)
 147 {
 148         /* i.MX51 has a single USB PHY clock, so do nothing here. */
 149 }
 150 #elif defined(CONFIG_MX53)
 151 void enable_usb_phy1_clk(unsigned char enable)
 152 {
 153         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 154
 155         clrsetbits_le32(&mxc_ccm->CCGR4,
 156                         MXC_CCM_CCGR4_USB_PHY1(MXC_CCM_CCGR_CG_MASK),
 157                         MXC_CCM_CCGR4_USB_PHY1(cg));
 158 }
 159
 160 void enable_usb_phy2_clk(unsigned char enable)
 161 {
 162         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 163
 164         clrsetbits_le32(&mxc_ccm->CCGR4,
 165                         MXC_CCM_CCGR4_USB_PHY2(MXC_CCM_CCGR_CG_MASK),
 166                         MXC_CCM_CCGR4_USB_PHY2(cg));
 167 }
 168 #endif
 169
 170 /*
 171  * Calculate the frequency of PLLn.
 172  */
 173 static uint32_t decode_pll(struct mxc_pll_reg *pll, uint32_t infreq)
 174 {
 175         uint32_t ctrl, op, mfd, mfn, mfi, pdf, ret;
 176         uint64_t refclk, temp;
 177         int32_t mfn_abs;
 178
 179         ctrl = readl(&pll->ctrl);
 180
 181         if (ctrl & MXC_DPLLC_CTL_HFSM) {
 182                 mfn = readl(&pll->hfs_mfn);
 183                 mfd = readl(&pll->hfs_mfd);
 184                 op = readl(&pll->hfs_op);
 185         } else {
 186                 mfn = readl(&pll->mfn);
 187                 mfd = readl(&pll->mfd);
 188                 op = readl(&pll->op);
 189         }
 190
 191         mfd &= MXC_DPLLC_MFD_MFD_MASK;
 192         mfn &= MXC_DPLLC_MFN_MFN_MASK;
 193         pdf = op & MXC_DPLLC_OP_PDF_MASK;
 194         mfi = MXC_DPLLC_OP_MFI_RD(op);
 195
 196         /* 21.2.3 */
 197         if (mfi < 5)
 198                 mfi = 5;
 199
 200         /* Sign extend */
 201         if (mfn >= 0x04000000) {
 202                 mfn |= 0xfc000000;
 203                 mfn_abs = -mfn;
 204         } else
 205                 mfn_abs = mfn;
 206
 207         refclk = infreq * 2;
 208         if (ctrl & MXC_DPLLC_CTL_DPDCK0_2_EN)
 209                 refclk *= 2;
 210
 211         do_div(refclk, pdf + 1);
 212         temp = refclk * mfn_abs;
 213         do_div(temp, mfd + 1);
 214         ret = refclk * mfi;
 215
 216         if ((int)mfn < 0)
 217                 ret -= temp;
 218         else
 219                 ret += temp;
 220
 221         return ret;
 222 }
 223
 224 #ifdef CONFIG_MX51
 225 /*
 226  * This function returns the Frequency Pre-Multiplier clock.
 227  */
 228 static u32 get_fpm(void)
 229 {
 230         u32 mult;
 231         u32 ccr = readl(&mxc_ccm->ccr);
 232
 233         if (ccr & MXC_CCM_CCR_FPM_MULT)
 234                 mult = 1024;
 235         else
 236                 mult = 512;
 237
 238         return MXC_CLK32 * mult;
 239 }
 240 #endif
 241
 242 /*
 243  * This function returns the low power audio clock.
 244  */
 245 static u32 get_lp_apm(void)
 246 {
 247         u32 ret_val = 0;
 248         u32 ccsr = readl(&mxc_ccm->ccsr);
 249
 250         if (ccsr & MXC_CCM_CCSR_LP_APM)
 251 #if defined(CONFIG_MX51)
 252                 ret_val = get_fpm();
 253 #elif defined(CONFIG_MX53)
 254                 ret_val = decode_pll(mxc_plls[PLL4_CLOCK], MXC_HCLK);
 255 #endif
 256         else
 257                 ret_val = MXC_HCLK;
 258
 259         return ret_val;
 260 }
 261
 262 /*
 263  * Get mcu main rate
 264  */
 265 u32 get_mcu_main_clk(void)
 266 {
 267         u32 reg, freq;
 268
 269         reg = MXC_CCM_CACRR_ARM_PODF_RD(readl(&mxc_ccm->cacrr));
 270         freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 271         return freq / (reg + 1);
 272 }
 273
 274 /*
 275  * Get the rate of peripheral's root clock.
 276  */
 277 u32 get_periph_clk(void)
 278 {
 279         u32 reg;
 280
 281         reg = readl(&mxc_ccm->cbcdr);
 282         if (!(reg & MXC_CCM_CBCDR_PERIPH_CLK_SEL))
 283                 return decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
 284         reg = readl(&mxc_ccm->cbcmr);
 285         switch (MXC_CCM_CBCMR_PERIPH_CLK_SEL_RD(reg)) {
 286         case 0:
 287                 return decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 288         case 1:
 289                 return decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
 290         case 2:
 291                 return get_lp_apm();
 292         default:
 293                 return 0;
 294         }
 295         /* NOTREACHED */
 296 }
 297
 298 /*
 299  * Get the rate of ipg clock.
 300  */
 301 static u32 get_ipg_clk(void)
 302 {
 303         uint32_t freq, reg, div;
 304
 305         freq = get_ahb_clk();
 306
 307         reg = readl(&mxc_ccm->cbcdr);
 308         div = MXC_CCM_CBCDR_IPG_PODF_RD(reg) + 1;
 309
 310         return freq / div;
 311 }
 312
 313 /*
 314  * Get the rate of ipg_per clock.
 315  */
 316 static u32 get_ipg_per_clk(void)
 317 {
 318         u32 freq, pred1, pred2, podf;
 319
 320         if (readl(&mxc_ccm->cbcmr) & MXC_CCM_CBCMR_PERCLK_IPG_CLK_SEL)
 321                 return get_ipg_clk();
 322
 323         if (readl(&mxc_ccm->cbcmr) & MXC_CCM_CBCMR_PERCLK_LP_APM_CLK_SEL)
 324                 freq = get_lp_apm();
 325         else
 326                 freq = get_periph_clk();
 327         podf = readl(&mxc_ccm->cbcdr);
 328         pred1 = MXC_CCM_CBCDR_PERCLK_PRED1_RD(podf);
 329         pred2 = MXC_CCM_CBCDR_PERCLK_PRED2_RD(podf);
 330         podf = MXC_CCM_CBCDR_PERCLK_PODF_RD(podf);
 331         return freq / ((pred1 + 1) * (pred2 + 1) * (podf + 1));
 332 }
 333
 334 /* Get the output clock rate of a standard PLL MUX for peripherals. */
 335 static u32 get_standard_pll_sel_clk(u32 clk_sel)
 336 {
 337         u32 freq;
 338
 339         switch (clk_sel & 0x3) {
 340         case 0:
 341                 freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 342                 break;
 343         case 1:
 344                 freq = decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
 345                 break;
 346         case 2:
 347                 freq = decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
 348                 break;
 349         case 3:
 350                 freq = get_lp_apm();
 351                 break;
 352         }
 353
 354         return freq;
 355 }
 356
 357 /*
 358  * Get the rate of uart clk.
 359  */
 360 static u32 get_uart_clk(void)
 361 {
 362         unsigned int clk_sel, freq, reg, pred, podf;
 363
 364         reg = readl(&mxc_ccm->cscmr1);
 365         clk_sel = MXC_CCM_CSCMR1_UART_CLK_SEL_RD(reg);
 366         freq = get_standard_pll_sel_clk(clk_sel);
 367
 368         reg = readl(&mxc_ccm->cscdr1);
 369         pred = MXC_CCM_CSCDR1_UART_CLK_PRED_RD(reg);
 370         podf = MXC_CCM_CSCDR1_UART_CLK_PODF_RD(reg);
 371         freq /= (pred + 1) * (podf + 1);
 372
 373         return freq;
 374 }
 375
 376 /*
 377  * get cspi clock rate.
 378  */
 379 static u32 imx_get_cspiclk(void)
 380 {
 381         u32 ret_val = 0, pdf, pre_pdf, clk_sel, freq;
 382         u32 cscmr1 = readl(&mxc_ccm->cscmr1);
 383         u32 cscdr2 = readl(&mxc_ccm->cscdr2);
 384
 385         pre_pdf = MXC_CCM_CSCDR2_CSPI_CLK_PRED_RD(cscdr2);
 386         pdf = MXC_CCM_CSCDR2_CSPI_CLK_PODF_RD(cscdr2);
 387         clk_sel = MXC_CCM_CSCMR1_CSPI_CLK_SEL_RD(cscmr1);
 388         freq = get_standard_pll_sel_clk(clk_sel);
 389         ret_val = freq / ((pre_pdf + 1) * (pdf + 1));
 390         return ret_val;
 391 }
 392
 393 static u32 get_axi_a_clk(void)
 394 {
 395         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 396         u32 pdf = MXC_CCM_CBCDR_AXI_A_PODF_RD(cbcdr);
 397
 398         return  get_periph_clk() / (pdf + 1);
 399 }
 400
 401 static u32 get_axi_b_clk(void)
 402 {
 403         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 404         u32 pdf = MXC_CCM_CBCDR_AXI_B_PODF_RD(cbcdr);
 405
 406         return  get_periph_clk() / (pdf + 1);
 407 }
 408
 409 static u32 get_emi_slow_clk(void)
 410 {
 411         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 412         u32 emi_clk_sel = cbcdr & MXC_CCM_CBCDR_EMI_CLK_SEL;
 413         u32 pdf = MXC_CCM_CBCDR_EMI_PODF_RD(cbcdr);
 414
 415         if (emi_clk_sel)
 416                 return  get_ahb_clk() / (pdf + 1);
 417
 418         return  get_periph_clk() / (pdf + 1);
 419 }
 420
 421 static u32 get_ddr_clk(void)
 422 {
 423         u32 ret_val = 0;
 424         u32 cbcmr = readl(&mxc_ccm->cbcmr);
 425         u32 ddr_clk_sel = MXC_CCM_CBCMR_DDR_CLK_SEL_RD(cbcmr);
 426 #ifdef CONFIG_MX51
 427         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 428         if (cbcdr & MXC_CCM_CBCDR_DDR_HIFREQ_SEL) {
 429                 u32 ddr_clk_podf = MXC_CCM_CBCDR_DDR_PODF_RD(cbcdr);
 430
 431                 ret_val = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 432                 ret_val /= ddr_clk_podf + 1;
 433
 434                 return ret_val;
 435         }
 436 #endif
 437         switch (ddr_clk_sel) {
 438         case 0:
 439                 ret_val = get_axi_a_clk();
 440                 break;
 441         case 1:
 442                 ret_val = get_axi_b_clk();
 443                 break;
 444         case 2:
 445                 ret_val = get_emi_slow_clk();
 446                 break;
 447         case 3:
 448                 ret_val = get_ahb_clk();
 449                 break;
 450         default:
 451                 break;
 452         }
 453
 454         return ret_val;
 455 }
 456
 457 /*
 458  * The API of get mxc clocks.
 459  */
 460 unsigned int mxc_get_clock(enum mxc_clock clk)
 461 {
 462         switch (clk) {
 463         case MXC_ARM_CLK:
 464                 return get_mcu_main_clk();
 465         case MXC_AHB_CLK:
 466                 return get_ahb_clk();
 467         case MXC_IPG_CLK:
 468                 return get_ipg_clk();
 469         case MXC_IPG_PERCLK:
 470         case MXC_I2C_CLK:
 471                 return get_ipg_per_clk();
 472         case MXC_UART_CLK:
 473                 return get_uart_clk();
 474         case MXC_CSPI_CLK:
 475                 return imx_get_cspiclk();
 476         case MXC_FEC_CLK:
 477                 return decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 478         case MXC_SATA_CLK:
 479                 return get_ahb_clk();
 480         case MXC_DDR_CLK:
 481                 return get_ddr_clk();
 482         default:
 483                 break;
 484         }
 485         return -EINVAL;
 486 }
 487
 488 u32 imx_get_uartclk(void)
 489 {
 490         return get_uart_clk();
 491 }
 492
 493
 494 u32 imx_get_fecclk(void)
 495 {
 496         return mxc_get_clock(MXC_IPG_CLK);
 497 }
 498
 499 static int gcd(int m, int n)
 500 {
 501         int t;
 502         while (m > 0) {
 503                 if (n > m) {
 504                         t = m;
 505                         m = n;
 506                         n = t;
 507                 } /* swap */
 508                 m -= n;
 509         }
 510         return n;
 511 }
 512
 513 /*
 514  * This is to calculate various parameters based on reference clock and
 515  * targeted clock based on the equation:
 516  *      t_clk = 2*ref_freq*(mfi + mfn/(mfd+1))/(pd+1)
 517  * This calculation is based on a fixed MFD value for simplicity.
 518  */
 519 static int calc_pll_params(u32 ref, u32 target, struct pll_param *pll)
 520 {
 521         u64 pd, mfi = 1, mfn, mfd, t1;
 522         u32 n_target = target;
 523         u32 n_ref = ref, i;
 524
 525         /*
 526          * Make sure targeted freq is in the valid range.
 527          * Otherwise the following calculation might be wrong!!!
 528          */
 529         if (n_target < PLL_FREQ_MIN(ref) ||
 530                 n_target > PLL_FREQ_MAX(ref)) {
 531                 printf("Targeted peripheral clock should be"
 532                         "within [%d - %d]\n",
 533                         PLL_FREQ_MIN(ref) / SZ_DEC_1M,
 534                         PLL_FREQ_MAX(ref) / SZ_DEC_1M);
 535                 return -EINVAL;
 536         }
 537
 538         for (i = 0; i < ARRAY_SIZE(fixed_mfd); i++) {
 539                 if (fixed_mfd[i].ref_clk_hz == ref) {
 540                         mfd = fixed_mfd[i].mfd;
 541                         break;
 542                 }
 543         }
 544
 545         if (i == ARRAY_SIZE(fixed_mfd))
 546                 return -EINVAL;
 547
 548         /* Use n_target and n_ref to avoid overflow */
 549         for (pd = 1; pd <= PLL_PD_MAX; pd++) {
 550                 t1 = n_target * pd;
 551                 do_div(t1, (4 * n_ref));
 552                 mfi = t1;
 553                 if (mfi > PLL_MFI_MAX)
 554                         return -EINVAL;
 555                 else if (mfi < 5)
 556                         continue;
 557                 break;
 558         }
 559         /*
 560          * Now got pd and mfi already
 561          *
 562          * mfn = (((n_target * pd) / 4 - n_ref * mfi) * mfd) / n_ref;
 563          */
 564         t1 = n_target * pd;
 565         do_div(t1, 4);
 566         t1 -= n_ref * mfi;
 567         t1 *= mfd;
 568         do_div(t1, n_ref);
 569         mfn = t1;
 570         debug("ref=%d, target=%d, pd=%d," "mfi=%d,mfn=%d, mfd=%d\n",
 571                 ref, n_target, (u32)pd, (u32)mfi, (u32)mfn, (u32)mfd);
 572         i = 1;
 573         if (mfn != 0)
 574                 i = gcd(mfd, mfn);
 575         pll->pd = (u32)pd;
 576         pll->mfi = (u32)mfi;
 577         do_div(mfn, i);
 578         pll->mfn = (u32)mfn;
 579         do_div(mfd, i);
 580         pll->mfd = (u32)mfd;
 581
 582         return 0;
 583 }
 584
 585 #define calc_div(tgt_clk, src_clk, limit) ({            \
 586                 u32 v = 0;                              \
 587                 if (((src_clk) % (tgt_clk)) <= 100)     \
 588                         v = (src_clk) / (tgt_clk);      \
 589                 else                                    \
 590                         v = ((src_clk) / (tgt_clk)) + 1;\
 591                 if (v > limit)                          \
 592                         v = limit;                      \
 593                 (v - 1);                                \
 594         })
 595
 596 #define CHANGE_PLL_SETTINGS(pll, pd, fi, fn, fd) \
 597         {       \
 598                 writel(0x1232, &pll->ctrl);             \
 599                 writel(0x2, &pll->config);              \
 600                 writel((((pd) - 1) << 0) | ((fi) << 4), \
 601                         &pll->op);                      \
 602                 writel(fn, &(pll->mfn));                \
 603                 writel((fd) - 1, &pll->mfd);            \
 604                 writel((((pd) - 1) << 0) | ((fi) << 4), \
 605                         &pll->hfs_op);                  \
 606                 writel(fn, &pll->hfs_mfn);              \
 607                 writel((fd) - 1, &pll->hfs_mfd);        \
 608                 writel(0x1232, &pll->ctrl);             \
 609                 while (!readl(&pll->ctrl) & 0x1)        \
 610                         ;\
 611         }
 612
 613 static int config_pll_clk(enum pll_clocks index, struct pll_param *pll_param)
 614 {
 615         u32 ccsr = readl(&mxc_ccm->ccsr);
 616         struct mxc_pll_reg *pll = mxc_plls[index];
 617
 618         switch (index) {
 619         case PLL1_CLOCK:
 620                 /* Switch ARM to PLL2 clock */
 621                 writel(ccsr | MXC_CCM_CCSR_PLL1_SW_CLK_SEL,
 622                                 &mxc_ccm->ccsr);
 623                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 624                                         pll_param->mfi, pll_param->mfn,
 625                                         pll_param->mfd);
 626                 /* Switch back */
 627                 writel(ccsr & ~MXC_CCM_CCSR_PLL1_SW_CLK_SEL,
 628                                 &mxc_ccm->ccsr);
 629                 break;
 630         case PLL2_CLOCK:
 631                 /* Switch to pll2 bypass clock */
 632                 writel(ccsr | MXC_CCM_CCSR_PLL2_SW_CLK_SEL,
 633                                 &mxc_ccm->ccsr);
 634                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 635                                         pll_param->mfi, pll_param->mfn,
 636                                         pll_param->mfd);
 637                 /* Switch back */
 638                 writel(ccsr & ~MXC_CCM_CCSR_PLL2_SW_CLK_SEL,
 639                                 &mxc_ccm->ccsr);
 640                 break;
 641         case PLL3_CLOCK:
 642                 /* Switch to pll3 bypass clock */
 643                 writel(ccsr | MXC_CCM_CCSR_PLL3_SW_CLK_SEL,
 644                                 &mxc_ccm->ccsr);
 645                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 646                                         pll_param->mfi, pll_param->mfn,
 647                                         pll_param->mfd);
 648                 /* Switch back */
 649                 writel(ccsr & ~MXC_CCM_CCSR_PLL3_SW_CLK_SEL,
 650                                 &mxc_ccm->ccsr);
 651                 break;
 652 #ifdef CONFIG_MX53
 653         case PLL4_CLOCK:
 654                 /* Switch to pll4 bypass clock */
 655                 writel(ccsr | MXC_CCM_CCSR_PLL4_SW_CLK_SEL,
 656                                 &mxc_ccm->ccsr);
 657                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 658                                         pll_param->mfi, pll_param->mfn,
 659                                         pll_param->mfd);
 660                 /* Switch back */
 661                 writel(ccsr & ~MXC_CCM_CCSR_PLL4_SW_CLK_SEL,
 662                                 &mxc_ccm->ccsr);
 663                 break;
 664 #endif
 665         default:
 666                 return -EINVAL;
 667         }
 668
 669         return 0;
 670 }
 671
 672 /* Config CPU clock */
 673 static int config_core_clk(u32 ref, u32 freq)
 674 {
 675         int ret = 0;
 676         struct pll_param pll_param;
 677
 678         memset(&pll_param, 0, sizeof(struct pll_param));
 679
 680         /* The case that periph uses PLL1 is not considered here */
 681         ret = calc_pll_params(ref, freq, &pll_param);
 682         if (ret != 0) {
 683                 printf("Error:Can't find pll parameters: %d\n", ret);
 684                 return ret;
 685         }
 686
 687         return config_pll_clk(PLL1_CLOCK, &pll_param);
 688 }
 689
 690 static int config_nfc_clk(u32 nfc_clk)
 691 {
 692         u32 parent_rate = get_emi_slow_clk();
 693         u32 div = parent_rate / nfc_clk;
 694
 695         if (nfc_clk <= 0)
 696                 return -EINVAL;
 697         if (div == 0)
 698                 div++;
 699         if (parent_rate / div > NFC_CLK_MAX)
 700                 div++;
 701         clrsetbits_le32(&mxc_ccm->cbcdr,
 702                         MXC_CCM_CBCDR_NFC_PODF_MASK,
 703                         MXC_CCM_CBCDR_NFC_PODF(div - 1));
 704         while (readl(&mxc_ccm->cdhipr) != 0)
 705                 ;
 706         return 0;
 707 }
 708
 709 /* Config main_bus_clock for periphs */
 710 static int config_periph_clk(u32 ref, u32 freq)
 711 {
 712         int ret = 0;
 713         struct pll_param pll_param;
 714
 715         memset(&pll_param, 0, sizeof(struct pll_param));
 716
 717         if (readl(&mxc_ccm->cbcdr) & MXC_CCM_CBCDR_PERIPH_CLK_SEL) {
 718                 ret = calc_pll_params(ref, freq, &pll_param);
 719                 if (ret != 0) {
 720                         printf("Error:Can't find pll parameters: %d\n",
 721                                 ret);
 722                         return ret;
 723                 }
 724                 switch (MXC_CCM_CBCMR_PERIPH_CLK_SEL_RD(
 725                                 readl(&mxc_ccm->cbcmr))) {
 726                 case 0:
 727                         return config_pll_clk(PLL1_CLOCK, &pll_param);
 728                         break;
 729                 case 1:
 730                         return config_pll_clk(PLL3_CLOCK, &pll_param);
 731                         break;
 732                 default:
 733                         return -EINVAL;
 734                 }
 735         }
 736
 737         return 0;
 738 }
 739
 740 static int config_ddr_clk(u32 emi_clk)
 741 {
 742         u32 clk_src;
 743         s32 shift = 0, clk_sel, div = 1;
 744         u32 cbcmr = readl(&mxc_ccm->cbcmr);
 745
 746         if (emi_clk > MAX_DDR_CLK) {
 747                 printf("Warning:DDR clock should not exceed %d MHz\n",
 748                         MAX_DDR_CLK / SZ_DEC_1M);
 749                 emi_clk = MAX_DDR_CLK;
 750         }
 751
 752         clk_src = get_periph_clk();
 753         /* Find DDR clock input */
 754         clk_sel = MXC_CCM_CBCMR_DDR_CLK_SEL_RD(cbcmr);
 755         switch (clk_sel) {
 756         case 0:
 757                 shift = 16;
 758                 break;
 759         case 1:
 760                 shift = 19;
 761                 break;
 762         case 2:
 763                 shift = 22;
 764                 break;
 765         case 3:
 766                 shift = 10;
 767                 break;
 768         default:
 769                 return -EINVAL;
 770         }
 771
 772         if ((clk_src % emi_clk) < 10000000)
 773                 div = clk_src / emi_clk;
 774         else
 775                 div = (clk_src / emi_clk) + 1;
 776         if (div > 8)
 777                 div = 8;
 778
 779         clrsetbits_le32(&mxc_ccm->cbcdr, 0x7 << shift, (div - 1) << shift);
 780         while (readl(&mxc_ccm->cdhipr) != 0)
 781                 ;
 782         writel(0x0, &mxc_ccm->ccdr);
 783
 784         return 0;
 785 }
 786
 787 /*
 788  * This function assumes the expected core clock has to be changed by
 789  * modifying the PLL. This is NOT true always but for most of the times,
 790  * it is. So it assumes the PLL output freq is the same as the expected
 791  * core clock (presc=1) unless the core clock is less than PLL_FREQ_MIN.
 792  * In the latter case, it will try to increase the presc value until
 793  * (presc*core_clk) is greater than PLL_FREQ_MIN. It then makes call to
 794  * calc_pll_params() and obtains the values of PD, MFI,MFN, MFD based
 795  * on the targeted PLL and reference input clock to the PLL. Lastly,
 796  * it sets the register based on these values along with the dividers.
 797  * Note 1) There is no value checking for the passed-in divider values
 798  *         so the caller has to make sure those values are sensible.
 799  *      2) Also adjust the NFC divider such that the NFC clock doesn't
 800  *         exceed NFC_CLK_MAX.
 801  *      3) IPU HSP clock is independent of AHB clock. Even it can go up to
 802  *         177MHz for higher voltage, this function fixes the max to 133MHz.
 803  *      4) This function should not have allowed diag_printf() calls since
 804  *         the serial driver has been stoped. But leave then here to allow
 805  *         easy debugging by NOT calling the cyg_hal_plf_serial_stop().
 806  */
 807 int mxc_set_clock(u32 ref, u32 freq, enum mxc_clock clk)
 808 {
 809         freq *= SZ_DEC_1M;
 810
 811         switch (clk) {
 812         case MXC_ARM_CLK:
 813                 if (config_core_clk(ref, freq))
 814                         return -EINVAL;
 815                 break;
 816         case MXC_PERIPH_CLK:
 817                 if (config_periph_clk(ref, freq))
 818                         return -EINVAL;
 819                 break;
 820         case MXC_DDR_CLK:
 821                 if (config_ddr_clk(freq))
 822                         return -EINVAL;
 823                 break;
 824         case MXC_NFC_CLK:
 825                 if (config_nfc_clk(freq))
 826                         return -EINVAL;
 827                 break;
 828         default:
 829                 printf("Warning:Unsupported or invalid clock type\n");
 830         }
 831
 832         return 0;
 833 }
 834
 835 #ifdef CONFIG_MX53
 836 /*
 837  * The clock for the external interface can be set to use internal clock
 838  * if fuse bank 4, row 3, bit 2 is set.
 839  * This is an undocumented feature and it was confirmed by Freescale's support:
 840  * Fuses (but not pins) may be used to configure SATA clocks.
 841  * Particularly the i.MX53 Fuse_Map contains the next information
 842  * about configuring SATA clocks :  SATA_ALT_REF_CLK[1:0] (offset 0x180C)
 843  * '00' - 100MHz (External)
 844  * '01' - 50MHz (External)
 845  * '10' - 120MHz, internal (USB PHY)
 846  * '11' - Reserved
 847 */
 848 void mxc_set_sata_internal_clock(void)
 849 {
 850         u32 *tmp_base =
 851                 (u32 *)(IIM_BASE_ADDR + 0x180c);
 852
 853         set_usb_phy_clk();
 854
 855         clrsetbits_le32(tmp_base, 0x6, 0x4);
 856 }
 857 #endif
 858
 859 /*
 860  * Dump some core clockes.
 861  */
 862 int do_mx5_showclocks(cmd_tbl_t *cmdtp, int flag, int argc, char * const argv[])
 863 {
 864         u32 freq;
 865
 866         freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 867         printf("PLL1       %8d MHz\n", freq / 1000000);
 868         freq = decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
 869         printf("PLL2       %8d MHz\n", freq / 1000000);
 870         freq = decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
 871         printf("PLL3       %8d MHz\n", freq / 1000000);
 872 #ifdef  CONFIG_MX53
 873         freq = decode_pll(mxc_plls[PLL4_CLOCK], MXC_HCLK);
 874         printf("PLL4       %8d MHz\n", freq / 1000000);
 875 #endif
 876
 877         printf("\n");
 878         printf("AHB        %8d kHz\n", mxc_get_clock(MXC_AHB_CLK) / 1000);
 879         printf("IPG        %8d kHz\n", mxc_get_clock(MXC_IPG_CLK) / 1000);
 880         printf("IPG PERCLK %8d kHz\n", mxc_get_clock(MXC_IPG_PERCLK) / 1000);
 881         printf("DDR        %8d kHz\n", mxc_get_clock(MXC_DDR_CLK) / 1000);
 882
 883         return 0;
 884 }
 885
 886 /***************************************************/
 887
 888 U_BOOT_CMD(
 889         clocks, CONFIG_SYS_MAXARGS, 1, do_mx5_showclocks,
 890         "display clocks",
 891         ""
 892 );