git.sur5r.net Git - u-boot/blob - arch/arm/cpu/armv7/mx6/soc.c

   1 /*
   2  * (C) Copyright 2007
   3  * Sascha Hauer, Pengutronix
   4  *
   5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #include <common.h>
  11 #include <asm/armv7.h>
  12 #include <asm/bootm.h>
  13 #include <asm/pl310.h>
  14 #include <asm/errno.h>
  15 #include <asm/io.h>
  16 #include <asm/arch/imx-regs.h>
  17 #include <asm/arch/clock.h>
  18 #include <asm/arch/sys_proto.h>
  19 #include <asm/imx-common/boot_mode.h>
  20 #include <asm/imx-common/dma.h>
  21 #include <stdbool.h>
  22 #include <asm/arch/mxc_hdmi.h>
  23 #include <asm/arch/crm_regs.h>
  24 #include <dm.h>
  25 #include <imx_thermal.h>
  26
  27 enum ldo_reg {
  28         LDO_ARM,
  29         LDO_SOC,
  30         LDO_PU,
  31 };
  32
  33 struct scu_regs {
  34         u32     ctrl;
  35         u32     config;
  36         u32     status;
  37         u32     invalidate;
  38         u32     fpga_rev;
  39 };
  40
  41 #if defined(CONFIG_IMX6_THERMAL)
  42 static const struct imx_thermal_plat imx6_thermal_plat = {
  43         .regs = (void *)ANATOP_BASE_ADDR,
  44         .fuse_bank = 1,
  45         .fuse_word = 6,
  46 };
  47
  48 U_BOOT_DEVICE(imx6_thermal) = {
  49         .name = "imx_thermal",
  50         .platdata = &imx6_thermal_plat,
  51 };
  52 #endif
  53
  54 u32 get_nr_cpus(void)
  55 {
  56         struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
  57         return readl(&scu->config) & 3;
  58 }
  59
  60 u32 get_cpu_rev(void)
  61 {
  62         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
  63         u32 reg = readl(&anatop->digprog_sololite);
  64         u32 type = ((reg >> 16) & 0xff);
  65
  66         if (type != MXC_CPU_MX6SL) {
  67                 reg = readl(&anatop->digprog);
  68                 struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
  69                 u32 cfg = readl(&scu->config) & 3;
  70                 type = ((reg >> 16) & 0xff);
  71                 if (type == MXC_CPU_MX6DL) {
  72                         if (!cfg)
  73                                 type = MXC_CPU_MX6SOLO;
  74                 }
  75
  76                 if (type == MXC_CPU_MX6Q) {
  77                         if (cfg == 1)
  78                                 type = MXC_CPU_MX6D;
  79                 }
  80
  81         }
  82         reg &= 0xff;            /* mx6 silicon revision */
  83         return (type << 12) | (reg + 0x10);
  84 }
  85
  86 #ifdef CONFIG_REVISION_TAG
  87 u32 __weak get_board_rev(void)
  88 {
  89         u32 cpurev = get_cpu_rev();
  90         u32 type = ((cpurev >> 12) & 0xff);
  91         if (type == MXC_CPU_MX6SOLO)
  92                 cpurev = (MXC_CPU_MX6DL) << 12 | (cpurev & 0xFFF);
  93
  94         if (type == MXC_CPU_MX6D)
  95                 cpurev = (MXC_CPU_MX6Q) << 12 | (cpurev & 0xFFF);
  96
  97         return cpurev;
  98 }
  99 #endif
 100
 101 void init_aips(void)
 102 {
 103         struct aipstz_regs *aips1, *aips2;
 104 #ifdef CONFIG_MX6SX
 105         struct aipstz_regs *aips3;
 106 #endif
 107
 108         aips1 = (struct aipstz_regs *)AIPS1_BASE_ADDR;
 109         aips2 = (struct aipstz_regs *)AIPS2_BASE_ADDR;
 110 #ifdef CONFIG_MX6SX
 111         aips3 = (struct aipstz_regs *)AIPS3_CONFIG_BASE_ADDR;
 112 #endif
 113
 114         /*
 115          * Set all MPROTx to be non-bufferable, trusted for R/W,
 116          * not forced to user-mode.
 117          */
 118         writel(0x77777777, &aips1->mprot0);
 119         writel(0x77777777, &aips1->mprot1);
 120         writel(0x77777777, &aips2->mprot0);
 121         writel(0x77777777, &aips2->mprot1);
 122
 123         /*
 124          * Set all OPACRx to be non-bufferable, not require
 125          * supervisor privilege level for access,allow for
 126          * write access and untrusted master access.
 127          */
 128         writel(0x00000000, &aips1->opacr0);
 129         writel(0x00000000, &aips1->opacr1);
 130         writel(0x00000000, &aips1->opacr2);
 131         writel(0x00000000, &aips1->opacr3);
 132         writel(0x00000000, &aips1->opacr4);
 133         writel(0x00000000, &aips2->opacr0);
 134         writel(0x00000000, &aips2->opacr1);
 135         writel(0x00000000, &aips2->opacr2);
 136         writel(0x00000000, &aips2->opacr3);
 137         writel(0x00000000, &aips2->opacr4);
 138
 139 #ifdef CONFIG_MX6SX
 140         /*
 141          * Set all MPROTx to be non-bufferable, trusted for R/W,
 142          * not forced to user-mode.
 143          */
 144         writel(0x77777777, &aips3->mprot0);
 145         writel(0x77777777, &aips3->mprot1);
 146
 147         /*
 148          * Set all OPACRx to be non-bufferable, not require
 149          * supervisor privilege level for access,allow for
 150          * write access and untrusted master access.
 151          */
 152         writel(0x00000000, &aips3->opacr0);
 153         writel(0x00000000, &aips3->opacr1);
 154         writel(0x00000000, &aips3->opacr2);
 155         writel(0x00000000, &aips3->opacr3);
 156         writel(0x00000000, &aips3->opacr4);
 157 #endif
 158 }
 159
 160 static void clear_ldo_ramp(void)
 161 {
 162         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 163         int reg;
 164
 165         /* ROM may modify LDO ramp up time according to fuse setting, so in
 166          * order to be in the safe side we neeed to reset these settings to
 167          * match the reset value: 0'b00
 168          */
 169         reg = readl(&anatop->ana_misc2);
 170         reg &= ~(0x3f << 24);
 171         writel(reg, &anatop->ana_misc2);
 172 }
 173
 174 /*
 175  * Set the PMU_REG_CORE register
 176  *
 177  * Set LDO_SOC/PU/ARM regulators to the specified millivolt level.
 178  * Possible values are from 0.725V to 1.450V in steps of
 179  * 0.025V (25mV).
 180  */
 181 static int set_ldo_voltage(enum ldo_reg ldo, u32 mv)
 182 {
 183         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 184         u32 val, step, old, reg = readl(&anatop->reg_core);
 185         u8 shift;
 186
 187         if (mv < 725)
 188                 val = 0x00;     /* Power gated off */
 189         else if (mv > 1450)
 190                 val = 0x1F;     /* Power FET switched full on. No regulation */
 191         else
 192                 val = (mv - 700) / 25;
 193
 194         clear_ldo_ramp();
 195
 196         switch (ldo) {
 197         case LDO_SOC:
 198                 shift = 18;
 199                 break;
 200         case LDO_PU:
 201                 shift = 9;
 202                 break;
 203         case LDO_ARM:
 204                 shift = 0;
 205                 break;
 206         default:
 207                 return -EINVAL;
 208         }
 209
 210         old = (reg & (0x1F << shift)) >> shift;
 211         step = abs(val - old);
 212         if (step == 0)
 213                 return 0;
 214
 215         reg = (reg & ~(0x1F << shift)) | (val << shift);
 216         writel(reg, &anatop->reg_core);
 217
 218         /*
 219          * The LDO ramp-up is based on 64 clock cycles of 24 MHz = 2.6 us per
 220          * step
 221          */
 222         udelay(3 * step);
 223
 224         return 0;
 225 }
 226
 227 static void imx_set_wdog_powerdown(bool enable)
 228 {
 229         struct wdog_regs *wdog1 = (struct wdog_regs *)WDOG1_BASE_ADDR;
 230         struct wdog_regs *wdog2 = (struct wdog_regs *)WDOG2_BASE_ADDR;
 231
 232 #ifdef CONFIG_MX6SX
 233         struct wdog_regs *wdog3 = (struct wdog_regs *)WDOG3_BASE_ADDR;
 234         writew(enable, &wdog3->wmcr);
 235 #endif
 236
 237         /* Write to the PDE (Power Down Enable) bit */
 238         writew(enable, &wdog1->wmcr);
 239         writew(enable, &wdog2->wmcr);
 240 }
 241
 242 static void set_ahb_rate(u32 val)
 243 {
 244         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 245         u32 reg, div;
 246
 247         div = get_periph_clk() / val - 1;
 248         reg = readl(&mxc_ccm->cbcdr);
 249
 250         writel((reg & (~MXC_CCM_CBCDR_AHB_PODF_MASK)) |
 251                 (div << MXC_CCM_CBCDR_AHB_PODF_OFFSET), &mxc_ccm->cbcdr);
 252 }
 253
 254 static void clear_mmdc_ch_mask(void)
 255 {
 256         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 257
 258         /* Clear MMDC channel mask */
 259         writel(0, &mxc_ccm->ccdr);
 260 }
 261
 262 static void init_bandgap(void)
 263 {
 264         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 265         /*
 266          * Ensure the bandgap has stabilized.
 267          */
 268         while (!(readl(&anatop->ana_misc0) & 0x80))
 269                 ;
 270         /*
 271          * For best noise performance of the analog blocks using the
 272          * outputs of the bandgap, the reftop_selfbiasoff bit should
 273          * be set.
 274          */
 275         writel(BM_ANADIG_ANA_MISC0_REFTOP_SELBIASOFF, &anatop->ana_misc0_set);
 276 }
 277
 278
 279 #ifdef CONFIG_MX6SL
 280 static void set_preclk_from_osc(void)
 281 {
 282         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 283         u32 reg;
 284
 285         reg = readl(&mxc_ccm->cscmr1);
 286         reg |= MXC_CCM_CSCMR1_PER_CLK_SEL_MASK;
 287         writel(reg, &mxc_ccm->cscmr1);
 288 }
 289 #endif
 290
 291 #define SRC_SCR_WARM_RESET_ENABLE       0
 292
 293 static void init_src(void)
 294 {
 295         struct src *src_regs = (struct src *)SRC_BASE_ADDR;
 296         u32 val;
 297
 298         /*
 299          * force warm reset sources to generate cold reset
 300          * for a more reliable restart
 301          */
 302         val = readl(&src_regs->scr);
 303         val &= ~(1 << SRC_SCR_WARM_RESET_ENABLE);
 304         writel(val, &src_regs->scr);
 305 }
 306
 307 int arch_cpu_init(void)
 308 {
 309         init_aips();
 310
 311         /* Need to clear MMDC_CHx_MASK to make warm reset work. */
 312         clear_mmdc_ch_mask();
 313
 314         /*
 315          * Disable self-bias circuit in the analog bandap.
 316          * The self-bias circuit is used by the bandgap during startup.
 317          * This bit should be set after the bandgap has initialized.
 318          */
 319         init_bandgap();
 320
 321         /*
 322          * When low freq boot is enabled, ROM will not set AHB
 323          * freq, so we need to ensure AHB freq is 132MHz in such
 324          * scenario.
 325          */
 326         if (mxc_get_clock(MXC_ARM_CLK) == 396000000)
 327                 set_ahb_rate(132000000);
 328
 329                 /* Set perclk to source from OSC 24MHz */
 330 #if defined(CONFIG_MX6SL)
 331         set_preclk_from_osc();
 332 #endif
 333
 334         imx_set_wdog_powerdown(false); /* Disable PDE bit of WMCR register */
 335
 336 #ifdef CONFIG_APBH_DMA
 337         /* Start APBH DMA */
 338         mxs_dma_init();
 339 #endif
 340
 341         init_src();
 342
 343         return 0;
 344 }
 345
 346 int board_postclk_init(void)
 347 {
 348         set_ldo_voltage(LDO_SOC, 1175); /* Set VDDSOC to 1.175V */
 349
 350         return 0;
 351 }
 352
 353 #ifndef CONFIG_SYS_DCACHE_OFF
 354 void enable_caches(void)
 355 {
 356 #if defined(CONFIG_SYS_ARM_CACHE_WRITETHROUGH)
 357         enum dcache_option option = DCACHE_WRITETHROUGH;
 358 #else
 359         enum dcache_option option = DCACHE_WRITEBACK;
 360 #endif
 361
 362         /* Avoid random hang when download by usb */
 363         invalidate_dcache_all();
 364
 365         /* Enable D-cache. I-cache is already enabled in start.S */
 366         dcache_enable();
 367
 368         /* Enable caching on OCRAM and ROM */
 369         mmu_set_region_dcache_behaviour(ROMCP_ARB_BASE_ADDR,
 370                                         ROMCP_ARB_END_ADDR,
 371                                         option);
 372         mmu_set_region_dcache_behaviour(IRAM_BASE_ADDR,
 373                                         IRAM_SIZE,
 374                                         option);
 375 }
 376 #endif
 377
 378 #if defined(CONFIG_FEC_MXC)
 379 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 380 {
 381         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 382         struct fuse_bank *bank = &ocotp->bank[4];
 383         struct fuse_bank4_regs *fuse =
 384                         (struct fuse_bank4_regs *)bank->fuse_regs;
 385
 386         u32 value = readl(&fuse->mac_addr_high);
 387         mac[0] = (value >> 8);
 388         mac[1] = value ;
 389
 390         value = readl(&fuse->mac_addr_low);
 391         mac[2] = value >> 24 ;
 392         mac[3] = value >> 16 ;
 393         mac[4] = value >> 8 ;
 394         mac[5] = value ;
 395
 396 }
 397 #endif
 398
 399 void boot_mode_apply(unsigned cfg_val)
 400 {
 401         unsigned reg;
 402         struct src *psrc = (struct src *)SRC_BASE_ADDR;
 403         writel(cfg_val, &psrc->gpr9);
 404         reg = readl(&psrc->gpr10);
 405         if (cfg_val)
 406                 reg |= 1 << 28;
 407         else
 408                 reg &= ~(1 << 28);
 409         writel(reg, &psrc->gpr10);
 410 }
 411 /*
 412  * cfg_val will be used for
 413  * Boot_cfg4[7:0]:Boot_cfg3[7:0]:Boot_cfg2[7:0]:Boot_cfg1[7:0]
 414  * After reset, if GPR10[28] is 1, ROM will use GPR9[25:0]
 415  * instead of SBMR1 to determine the boot device.
 416  */
 417 const struct boot_mode soc_boot_modes[] = {
 418         {"normal",      MAKE_CFGVAL(0x00, 0x00, 0x00, 0x00)},
 419         /* reserved value should start rom usb */
 420         {"usb",         MAKE_CFGVAL(0x01, 0x00, 0x00, 0x00)},
 421         {"sata",        MAKE_CFGVAL(0x20, 0x00, 0x00, 0x00)},
 422         {"ecspi1:0",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x08)},
 423         {"ecspi1:1",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x18)},
 424         {"ecspi1:2",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x28)},
 425         {"ecspi1:3",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x38)},
 426         /* 4 bit bus width */
 427         {"esdhc1",      MAKE_CFGVAL(0x40, 0x20, 0x00, 0x00)},
 428         {"esdhc2",      MAKE_CFGVAL(0x40, 0x28, 0x00, 0x00)},
 429         {"esdhc3",      MAKE_CFGVAL(0x40, 0x30, 0x00, 0x00)},
 430         {"esdhc4",      MAKE_CFGVAL(0x40, 0x38, 0x00, 0x00)},
 431         {NULL,          0},
 432 };
 433
 434 void s_init(void)
 435 {
 436         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 437         struct mxc_ccm_reg *ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 438         u32 mask480;
 439         u32 mask528;
 440         u32 reg, periph1, periph2;
 441
 442         if (is_cpu_type(MXC_CPU_MX6SX))
 443                 return;
 444
 445         /* Due to hardware limitation, on MX6Q we need to gate/ungate all PFDs
 446          * to make sure PFD is working right, otherwise, PFDs may
 447          * not output clock after reset, MX6DL and MX6SL have added 396M pfd
 448          * workaround in ROM code, as bus clock need it
 449          */
 450
 451         mask480 = ANATOP_PFD_CLKGATE_MASK(0) |
 452                 ANATOP_PFD_CLKGATE_MASK(1) |
 453                 ANATOP_PFD_CLKGATE_MASK(2) |
 454                 ANATOP_PFD_CLKGATE_MASK(3);
 455         mask528 = ANATOP_PFD_CLKGATE_MASK(1) |
 456                 ANATOP_PFD_CLKGATE_MASK(3);
 457
 458         reg = readl(&ccm->cbcmr);
 459         periph2 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_MASK)
 460                 >> MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_OFFSET);
 461         periph1 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_MASK)
 462                 >> MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_OFFSET);
 463
 464         /* Checking if PLL2 PFD0 or PLL2 PFD2 is using for periph clock */
 465         if ((periph2 != 0x2) && (periph1 != 0x2))
 466                 mask528 |= ANATOP_PFD_CLKGATE_MASK(0);
 467
 468         if ((periph2 != 0x1) && (periph1 != 0x1) &&
 469                 (periph2 != 0x3) && (periph1 != 0x3))
 470                 mask528 |= ANATOP_PFD_CLKGATE_MASK(2);
 471
 472         writel(mask480, &anatop->pfd_480_set);
 473         writel(mask528, &anatop->pfd_528_set);
 474         writel(mask480, &anatop->pfd_480_clr);
 475         writel(mask528, &anatop->pfd_528_clr);
 476 }
 477
 478 #ifdef CONFIG_IMX_HDMI
 479 void imx_enable_hdmi_phy(void)
 480 {
 481         struct hdmi_regs *hdmi = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
 482         u8 reg;
 483         reg = readb(&hdmi->phy_conf0);
 484         reg |= HDMI_PHY_CONF0_PDZ_MASK;
 485         writeb(reg, &hdmi->phy_conf0);
 486         udelay(3000);
 487         reg |= HDMI_PHY_CONF0_ENTMDS_MASK;
 488         writeb(reg, &hdmi->phy_conf0);
 489         udelay(3000);
 490         reg |= HDMI_PHY_CONF0_GEN2_TXPWRON_MASK;
 491         writeb(reg, &hdmi->phy_conf0);
 492         writeb(HDMI_MC_PHYRSTZ_ASSERT, &hdmi->mc_phyrstz);
 493 }
 494
 495 void imx_setup_hdmi(void)
 496 {
 497         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 498         struct hdmi_regs *hdmi  = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
 499         int reg;
 500
 501         /* Turn on HDMI PHY clock */
 502         reg = readl(&mxc_ccm->CCGR2);
 503         reg |=  MXC_CCM_CCGR2_HDMI_TX_IAHBCLK_MASK|
 504                  MXC_CCM_CCGR2_HDMI_TX_ISFRCLK_MASK;
 505         writel(reg, &mxc_ccm->CCGR2);
 506         writeb(HDMI_MC_PHYRSTZ_DEASSERT, &hdmi->mc_phyrstz);
 507         reg = readl(&mxc_ccm->chsccdr);
 508         reg &= ~(MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_MASK|
 509                  MXC_CCM_CHSCCDR_IPU1_DI0_PODF_MASK|
 510                  MXC_CCM_CHSCCDR_IPU1_DI0_CLK_SEL_MASK);
 511         reg |= (CHSCCDR_PODF_DIVIDE_BY_3
 512                  << MXC_CCM_CHSCCDR_IPU1_DI0_PODF_OFFSET)
 513                  |(CHSCCDR_IPU_PRE_CLK_540M_PFD
 514                  << MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_OFFSET);
 515         writel(reg, &mxc_ccm->chsccdr);
 516 }
 517 #endif
 518
 519 #ifndef CONFIG_SYS_L2CACHE_OFF
 520 #define IOMUXC_GPR11_L2CACHE_AS_OCRAM 0x00000002
 521 void v7_outer_cache_enable(void)
 522 {
 523         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
 524         unsigned int val;
 525
 526 #if defined CONFIG_MX6SL
 527         struct iomuxc *iomux = (struct iomuxc *)IOMUXC_BASE_ADDR;
 528         val = readl(&iomux->gpr[11]);
 529         if (val & IOMUXC_GPR11_L2CACHE_AS_OCRAM) {
 530                 /* L2 cache configured as OCRAM, reset it */
 531                 val &= ~IOMUXC_GPR11_L2CACHE_AS_OCRAM;
 532                 writel(val, &iomux->gpr[11]);
 533         }
 534 #endif
 535
 536         /* Must disable the L2 before changing the latency parameters */
 537         clrbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
 538
 539         writel(0x132, &pl310->pl310_tag_latency_ctrl);
 540         writel(0x132, &pl310->pl310_data_latency_ctrl);
 541
 542         val = readl(&pl310->pl310_prefetch_ctrl);
 543
 544         /* Turn on the L2 I/D prefetch */
 545         val |= 0x30000000;
 546
 547         /*
 548          * The L2 cache controller(PL310) version on the i.MX6D/Q is r3p1-50rel0
 549          * The L2 cache controller(PL310) version on the i.MX6DL/SOLO/SL is r3p2
 550          * But according to ARM PL310 errata: 752271
 551          * ID: 752271: Double linefill feature can cause data corruption
 552          * Fault Status: Present in: r3p0, r3p1, r3p1-50rel0. Fixed in r3p2
 553          * Workaround: The only workaround to this erratum is to disable the
 554          * double linefill feature. This is the default behavior.
 555          */
 556
 557 #ifndef CONFIG_MX6Q
 558         val |= 0x40800000;
 559 #endif
 560         writel(val, &pl310->pl310_prefetch_ctrl);
 561
 562         val = readl(&pl310->pl310_power_ctrl);
 563         val |= L2X0_DYNAMIC_CLK_GATING_EN;
 564         val |= L2X0_STNDBY_MODE_EN;
 565         writel(val, &pl310->pl310_power_ctrl);
 566
 567         setbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
 568 }
 569
 570 void v7_outer_cache_disable(void)
 571 {
 572         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
 573
 574         clrbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
 575 }
 576 #endif /* !CONFIG_SYS_L2CACHE_OFF */