git.sur5r.net Git - u-boot/blob - arch/arm/cpu/armv7/mx6/soc.c

   1 /*
   2  * (C) Copyright 2007
   3  * Sascha Hauer, Pengutronix
   4  *
   5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #include <common.h>
  11 #include <asm/armv7.h>
  12 #include <asm/bootm.h>
  13 #include <asm/pl310.h>
  14 #include <asm/errno.h>
  15 #include <asm/io.h>
  16 #include <asm/arch/imx-regs.h>
  17 #include <asm/arch/clock.h>
  18 #include <asm/arch/sys_proto.h>
  19 #include <asm/imx-common/boot_mode.h>
  20 #include <asm/imx-common/dma.h>
  21 #include <stdbool.h>
  22 #include <asm/arch/mxc_hdmi.h>
  23 #include <asm/arch/crm_regs.h>
  24 #include <dm.h>
  25 #include <imx_thermal.h>
  26
  27 enum ldo_reg {
  28         LDO_ARM,
  29         LDO_SOC,
  30         LDO_PU,
  31 };
  32
  33 struct scu_regs {
  34         u32     ctrl;
  35         u32     config;
  36         u32     status;
  37         u32     invalidate;
  38         u32     fpga_rev;
  39 };
  40
  41 #if defined(CONFIG_IMX6_THERMAL)
  42 static const struct imx_thermal_plat imx6_thermal_plat = {
  43         .regs = (void *)ANATOP_BASE_ADDR,
  44         .fuse_bank = 1,
  45         .fuse_word = 6,
  46 };
  47
  48 U_BOOT_DEVICE(imx6_thermal) = {
  49         .name = "imx_thermal",
  50         .platdata = &imx6_thermal_plat,
  51 };
  52 #endif
  53
  54 u32 get_nr_cpus(void)
  55 {
  56         struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
  57         return readl(&scu->config) & 3;
  58 }
  59
  60 u32 get_cpu_rev(void)
  61 {
  62         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
  63         u32 reg = readl(&anatop->digprog_sololite);
  64         u32 type = ((reg >> 16) & 0xff);
  65         u32 major, cfg = 0;
  66
  67         if (type != MXC_CPU_MX6SL) {
  68                 reg = readl(&anatop->digprog);
  69                 struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
  70                 cfg = readl(&scu->config) & 3;
  71                 type = ((reg >> 16) & 0xff);
  72                 if (type == MXC_CPU_MX6DL) {
  73                         if (!cfg)
  74                                 type = MXC_CPU_MX6SOLO;
  75                 }
  76
  77                 if (type == MXC_CPU_MX6Q) {
  78                         if (cfg == 1)
  79                                 type = MXC_CPU_MX6D;
  80                 }
  81
  82         }
  83         major = ((reg >> 8) & 0xff);
  84         if ((major >= 1) &&
  85             ((type == MXC_CPU_MX6Q) || (type == MXC_CPU_MX6D))) {
  86                 major--;
  87                 type = MXC_CPU_MX6QP;
  88                 if (cfg == 1)
  89                         type = MXC_CPU_MX6DP;
  90         }
  91         reg &= 0xff;            /* mx6 silicon revision */
  92         return (type << 12) | (reg + (0x10 * (major + 1)));
  93 }
  94
  95 /*
  96  * OCOTP_CFG3[17:16] (see Fusemap Description Table offset 0x440)
  97  * defines a 2-bit SPEED_GRADING
  98  */
  99 #define OCOTP_CFG3_SPEED_SHIFT  16
 100 #define OCOTP_CFG3_SPEED_800MHZ 0
 101 #define OCOTP_CFG3_SPEED_850MHZ 1
 102 #define OCOTP_CFG3_SPEED_1GHZ   2
 103 #define OCOTP_CFG3_SPEED_1P2GHZ 3
 104
 105 u32 get_cpu_speed_grade_hz(void)
 106 {
 107         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 108         struct fuse_bank *bank = &ocotp->bank[0];
 109         struct fuse_bank0_regs *fuse =
 110                 (struct fuse_bank0_regs *)bank->fuse_regs;
 111         uint32_t val;
 112
 113         val = readl(&fuse->cfg3);
 114         val >>= OCOTP_CFG3_SPEED_SHIFT;
 115         val &= 0x3;
 116
 117         switch (val) {
 118         /* Valid for IMX6DQ */
 119         case OCOTP_CFG3_SPEED_1P2GHZ:
 120                 if (is_cpu_type(MXC_CPU_MX6Q) || is_cpu_type(MXC_CPU_MX6D))
 121                         return 1200000000;
 122         /* Valid for IMX6SX/IMX6SDL/IMX6DQ */
 123         case OCOTP_CFG3_SPEED_1GHZ:
 124                 return 996000000;
 125         /* Valid for IMX6DQ */
 126         case OCOTP_CFG3_SPEED_850MHZ:
 127                 if (is_cpu_type(MXC_CPU_MX6Q) || is_cpu_type(MXC_CPU_MX6D))
 128                         return 852000000;
 129         /* Valid for IMX6SX/IMX6SDL/IMX6DQ */
 130         case OCOTP_CFG3_SPEED_800MHZ:
 131                 return 792000000;
 132         }
 133         return 0;
 134 }
 135
 136 /*
 137  * OCOTP_MEM0[7:6] (see Fusemap Description Table offset 0x480)
 138  * defines a 2-bit Temperature Grade
 139  *
 140  * return temperature grade and min/max temperature in celcius
 141  */
 142 #define OCOTP_MEM0_TEMP_SHIFT          6
 143
 144 u32 get_cpu_temp_grade(int *minc, int *maxc)
 145 {
 146         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 147         struct fuse_bank *bank = &ocotp->bank[1];
 148         struct fuse_bank1_regs *fuse =
 149                 (struct fuse_bank1_regs *)bank->fuse_regs;
 150         uint32_t val;
 151
 152         val = readl(&fuse->mem0);
 153         val >>= OCOTP_MEM0_TEMP_SHIFT;
 154         val &= 0x3;
 155
 156         if (minc && maxc) {
 157                 if (val == TEMP_AUTOMOTIVE) {
 158                         *minc = -40;
 159                         *maxc = 125;
 160                 } else if (val == TEMP_INDUSTRIAL) {
 161                         *minc = -40;
 162                         *maxc = 105;
 163                 } else if (val == TEMP_EXTCOMMERCIAL) {
 164                         *minc = -20;
 165                         *maxc = 105;
 166                 } else {
 167                         *minc = 0;
 168                         *maxc = 95;
 169                 }
 170         }
 171         return val;
 172 }
 173
 174 #ifdef CONFIG_REVISION_TAG
 175 u32 __weak get_board_rev(void)
 176 {
 177         u32 cpurev = get_cpu_rev();
 178         u32 type = ((cpurev >> 12) & 0xff);
 179         if (type == MXC_CPU_MX6SOLO)
 180                 cpurev = (MXC_CPU_MX6DL) << 12 | (cpurev & 0xFFF);
 181
 182         if (type == MXC_CPU_MX6D)
 183                 cpurev = (MXC_CPU_MX6Q) << 12 | (cpurev & 0xFFF);
 184
 185         return cpurev;
 186 }
 187 #endif
 188
 189 void init_aips(void)
 190 {
 191         struct aipstz_regs *aips1, *aips2;
 192 #ifdef CONFIG_MX6SX
 193         struct aipstz_regs *aips3;
 194 #endif
 195
 196         aips1 = (struct aipstz_regs *)AIPS1_BASE_ADDR;
 197         aips2 = (struct aipstz_regs *)AIPS2_BASE_ADDR;
 198 #ifdef CONFIG_MX6SX
 199         aips3 = (struct aipstz_regs *)AIPS3_CONFIG_BASE_ADDR;
 200 #endif
 201
 202         /*
 203          * Set all MPROTx to be non-bufferable, trusted for R/W,
 204          * not forced to user-mode.
 205          */
 206         writel(0x77777777, &aips1->mprot0);
 207         writel(0x77777777, &aips1->mprot1);
 208         writel(0x77777777, &aips2->mprot0);
 209         writel(0x77777777, &aips2->mprot1);
 210
 211         /*
 212          * Set all OPACRx to be non-bufferable, not require
 213          * supervisor privilege level for access,allow for
 214          * write access and untrusted master access.
 215          */
 216         writel(0x00000000, &aips1->opacr0);
 217         writel(0x00000000, &aips1->opacr1);
 218         writel(0x00000000, &aips1->opacr2);
 219         writel(0x00000000, &aips1->opacr3);
 220         writel(0x00000000, &aips1->opacr4);
 221         writel(0x00000000, &aips2->opacr0);
 222         writel(0x00000000, &aips2->opacr1);
 223         writel(0x00000000, &aips2->opacr2);
 224         writel(0x00000000, &aips2->opacr3);
 225         writel(0x00000000, &aips2->opacr4);
 226
 227 #ifdef CONFIG_MX6SX
 228         /*
 229          * Set all MPROTx to be non-bufferable, trusted for R/W,
 230          * not forced to user-mode.
 231          */
 232         writel(0x77777777, &aips3->mprot0);
 233         writel(0x77777777, &aips3->mprot1);
 234
 235         /*
 236          * Set all OPACRx to be non-bufferable, not require
 237          * supervisor privilege level for access,allow for
 238          * write access and untrusted master access.
 239          */
 240         writel(0x00000000, &aips3->opacr0);
 241         writel(0x00000000, &aips3->opacr1);
 242         writel(0x00000000, &aips3->opacr2);
 243         writel(0x00000000, &aips3->opacr3);
 244         writel(0x00000000, &aips3->opacr4);
 245 #endif
 246 }
 247
 248 static void clear_ldo_ramp(void)
 249 {
 250         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 251         int reg;
 252
 253         /* ROM may modify LDO ramp up time according to fuse setting, so in
 254          * order to be in the safe side we neeed to reset these settings to
 255          * match the reset value: 0'b00
 256          */
 257         reg = readl(&anatop->ana_misc2);
 258         reg &= ~(0x3f << 24);
 259         writel(reg, &anatop->ana_misc2);
 260 }
 261
 262 /*
 263  * Set the PMU_REG_CORE register
 264  *
 265  * Set LDO_SOC/PU/ARM regulators to the specified millivolt level.
 266  * Possible values are from 0.725V to 1.450V in steps of
 267  * 0.025V (25mV).
 268  */
 269 static int set_ldo_voltage(enum ldo_reg ldo, u32 mv)
 270 {
 271         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 272         u32 val, step, old, reg = readl(&anatop->reg_core);
 273         u8 shift;
 274
 275         if (mv < 725)
 276                 val = 0x00;     /* Power gated off */
 277         else if (mv > 1450)
 278                 val = 0x1F;     /* Power FET switched full on. No regulation */
 279         else
 280                 val = (mv - 700) / 25;
 281
 282         clear_ldo_ramp();
 283
 284         switch (ldo) {
 285         case LDO_SOC:
 286                 shift = 18;
 287                 break;
 288         case LDO_PU:
 289                 shift = 9;
 290                 break;
 291         case LDO_ARM:
 292                 shift = 0;
 293                 break;
 294         default:
 295                 return -EINVAL;
 296         }
 297
 298         old = (reg & (0x1F << shift)) >> shift;
 299         step = abs(val - old);
 300         if (step == 0)
 301                 return 0;
 302
 303         reg = (reg & ~(0x1F << shift)) | (val << shift);
 304         writel(reg, &anatop->reg_core);
 305
 306         /*
 307          * The LDO ramp-up is based on 64 clock cycles of 24 MHz = 2.6 us per
 308          * step
 309          */
 310         udelay(3 * step);
 311
 312         return 0;
 313 }
 314
 315 static void imx_set_wdog_powerdown(bool enable)
 316 {
 317         struct wdog_regs *wdog1 = (struct wdog_regs *)WDOG1_BASE_ADDR;
 318         struct wdog_regs *wdog2 = (struct wdog_regs *)WDOG2_BASE_ADDR;
 319
 320 #ifdef CONFIG_MX6SX
 321         struct wdog_regs *wdog3 = (struct wdog_regs *)WDOG3_BASE_ADDR;
 322         writew(enable, &wdog3->wmcr);
 323 #endif
 324
 325         /* Write to the PDE (Power Down Enable) bit */
 326         writew(enable, &wdog1->wmcr);
 327         writew(enable, &wdog2->wmcr);
 328 }
 329
 330 static void set_ahb_rate(u32 val)
 331 {
 332         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 333         u32 reg, div;
 334
 335         div = get_periph_clk() / val - 1;
 336         reg = readl(&mxc_ccm->cbcdr);
 337
 338         writel((reg & (~MXC_CCM_CBCDR_AHB_PODF_MASK)) |
 339                 (div << MXC_CCM_CBCDR_AHB_PODF_OFFSET), &mxc_ccm->cbcdr);
 340 }
 341
 342 static void clear_mmdc_ch_mask(void)
 343 {
 344         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 345         u32 reg;
 346         reg = readl(&mxc_ccm->ccdr);
 347
 348         /* Clear MMDC channel mask */
 349         reg &= ~(MXC_CCM_CCDR_MMDC_CH1_HS_MASK | MXC_CCM_CCDR_MMDC_CH0_HS_MASK);
 350         writel(reg, &mxc_ccm->ccdr);
 351 }
 352
 353 static void init_bandgap(void)
 354 {
 355         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 356         /*
 357          * Ensure the bandgap has stabilized.
 358          */
 359         while (!(readl(&anatop->ana_misc0) & 0x80))
 360                 ;
 361         /*
 362          * For best noise performance of the analog blocks using the
 363          * outputs of the bandgap, the reftop_selfbiasoff bit should
 364          * be set.
 365          */
 366         writel(BM_ANADIG_ANA_MISC0_REFTOP_SELBIASOFF, &anatop->ana_misc0_set);
 367 }
 368
 369
 370 #ifdef CONFIG_MX6SL
 371 static void set_preclk_from_osc(void)
 372 {
 373         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 374         u32 reg;
 375
 376         reg = readl(&mxc_ccm->cscmr1);
 377         reg |= MXC_CCM_CSCMR1_PER_CLK_SEL_MASK;
 378         writel(reg, &mxc_ccm->cscmr1);
 379 }
 380 #endif
 381
 382 #define SRC_SCR_WARM_RESET_ENABLE       0
 383
 384 static void init_src(void)
 385 {
 386         struct src *src_regs = (struct src *)SRC_BASE_ADDR;
 387         u32 val;
 388
 389         /*
 390          * force warm reset sources to generate cold reset
 391          * for a more reliable restart
 392          */
 393         val = readl(&src_regs->scr);
 394         val &= ~(1 << SRC_SCR_WARM_RESET_ENABLE);
 395         writel(val, &src_regs->scr);
 396 }
 397
 398 int arch_cpu_init(void)
 399 {
 400         init_aips();
 401
 402         /* Need to clear MMDC_CHx_MASK to make warm reset work. */
 403         clear_mmdc_ch_mask();
 404
 405         /*
 406          * Disable self-bias circuit in the analog bandap.
 407          * The self-bias circuit is used by the bandgap during startup.
 408          * This bit should be set after the bandgap has initialized.
 409          */
 410         init_bandgap();
 411
 412         /*
 413          * When low freq boot is enabled, ROM will not set AHB
 414          * freq, so we need to ensure AHB freq is 132MHz in such
 415          * scenario.
 416          */
 417         if (mxc_get_clock(MXC_ARM_CLK) == 396000000)
 418                 set_ahb_rate(132000000);
 419
 420                 /* Set perclk to source from OSC 24MHz */
 421 #if defined(CONFIG_MX6SL)
 422         set_preclk_from_osc();
 423 #endif
 424
 425         imx_set_wdog_powerdown(false); /* Disable PDE bit of WMCR register */
 426
 427 #ifdef CONFIG_APBH_DMA
 428         /* Start APBH DMA */
 429         mxs_dma_init();
 430 #endif
 431
 432         init_src();
 433
 434         return 0;
 435 }
 436
 437 int board_postclk_init(void)
 438 {
 439         set_ldo_voltage(LDO_SOC, 1175); /* Set VDDSOC to 1.175V */
 440
 441         return 0;
 442 }
 443
 444 #ifndef CONFIG_SYS_DCACHE_OFF
 445 void enable_caches(void)
 446 {
 447 #if defined(CONFIG_SYS_ARM_CACHE_WRITETHROUGH)
 448         enum dcache_option option = DCACHE_WRITETHROUGH;
 449 #else
 450         enum dcache_option option = DCACHE_WRITEBACK;
 451 #endif
 452
 453         /* Avoid random hang when download by usb */
 454         invalidate_dcache_all();
 455
 456         /* Enable D-cache. I-cache is already enabled in start.S */
 457         dcache_enable();
 458
 459         /* Enable caching on OCRAM and ROM */
 460         mmu_set_region_dcache_behaviour(ROMCP_ARB_BASE_ADDR,
 461                                         ROMCP_ARB_END_ADDR,
 462                                         option);
 463         mmu_set_region_dcache_behaviour(IRAM_BASE_ADDR,
 464                                         IRAM_SIZE,
 465                                         option);
 466 }
 467 #endif
 468
 469 #if defined(CONFIG_FEC_MXC)
 470 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 471 {
 472         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 473         struct fuse_bank *bank = &ocotp->bank[4];
 474         struct fuse_bank4_regs *fuse =
 475                         (struct fuse_bank4_regs *)bank->fuse_regs;
 476
 477         u32 value = readl(&fuse->mac_addr_high);
 478         mac[0] = (value >> 8);
 479         mac[1] = value ;
 480
 481         value = readl(&fuse->mac_addr_low);
 482         mac[2] = value >> 24 ;
 483         mac[3] = value >> 16 ;
 484         mac[4] = value >> 8 ;
 485         mac[5] = value ;
 486
 487 }
 488 #endif
 489
 490 void boot_mode_apply(unsigned cfg_val)
 491 {
 492         unsigned reg;
 493         struct src *psrc = (struct src *)SRC_BASE_ADDR;
 494         writel(cfg_val, &psrc->gpr9);
 495         reg = readl(&psrc->gpr10);
 496         if (cfg_val)
 497                 reg |= 1 << 28;
 498         else
 499                 reg &= ~(1 << 28);
 500         writel(reg, &psrc->gpr10);
 501 }
 502 /*
 503  * cfg_val will be used for
 504  * Boot_cfg4[7:0]:Boot_cfg3[7:0]:Boot_cfg2[7:0]:Boot_cfg1[7:0]
 505  * After reset, if GPR10[28] is 1, ROM will use GPR9[25:0]
 506  * instead of SBMR1 to determine the boot device.
 507  */
 508 const struct boot_mode soc_boot_modes[] = {
 509         {"normal",      MAKE_CFGVAL(0x00, 0x00, 0x00, 0x00)},
 510         /* reserved value should start rom usb */
 511         {"usb",         MAKE_CFGVAL(0x01, 0x00, 0x00, 0x00)},
 512         {"sata",        MAKE_CFGVAL(0x20, 0x00, 0x00, 0x00)},
 513         {"ecspi1:0",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x08)},
 514         {"ecspi1:1",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x18)},
 515         {"ecspi1:2",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x28)},
 516         {"ecspi1:3",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x38)},
 517         /* 4 bit bus width */
 518         {"esdhc1",      MAKE_CFGVAL(0x40, 0x20, 0x00, 0x00)},
 519         {"esdhc2",      MAKE_CFGVAL(0x40, 0x28, 0x00, 0x00)},
 520         {"esdhc3",      MAKE_CFGVAL(0x40, 0x30, 0x00, 0x00)},
 521         {"esdhc4",      MAKE_CFGVAL(0x40, 0x38, 0x00, 0x00)},
 522         {NULL,          0},
 523 };
 524
 525 void s_init(void)
 526 {
 527         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
 528         struct mxc_ccm_reg *ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 529         u32 mask480;
 530         u32 mask528;
 531         u32 reg, periph1, periph2;
 532
 533         if (is_cpu_type(MXC_CPU_MX6SX))
 534                 return;
 535
 536         /* Due to hardware limitation, on MX6Q we need to gate/ungate all PFDs
 537          * to make sure PFD is working right, otherwise, PFDs may
 538          * not output clock after reset, MX6DL and MX6SL have added 396M pfd
 539          * workaround in ROM code, as bus clock need it
 540          */
 541
 542         mask480 = ANATOP_PFD_CLKGATE_MASK(0) |
 543                 ANATOP_PFD_CLKGATE_MASK(1) |
 544                 ANATOP_PFD_CLKGATE_MASK(2) |
 545                 ANATOP_PFD_CLKGATE_MASK(3);
 546         mask528 = ANATOP_PFD_CLKGATE_MASK(1) |
 547                 ANATOP_PFD_CLKGATE_MASK(3);
 548
 549         reg = readl(&ccm->cbcmr);
 550         periph2 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_MASK)
 551                 >> MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_OFFSET);
 552         periph1 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_MASK)
 553                 >> MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_OFFSET);
 554
 555         /* Checking if PLL2 PFD0 or PLL2 PFD2 is using for periph clock */
 556         if ((periph2 != 0x2) && (periph1 != 0x2))
 557                 mask528 |= ANATOP_PFD_CLKGATE_MASK(0);
 558
 559         if ((periph2 != 0x1) && (periph1 != 0x1) &&
 560                 (periph2 != 0x3) && (periph1 != 0x3))
 561                 mask528 |= ANATOP_PFD_CLKGATE_MASK(2);
 562
 563         writel(mask480, &anatop->pfd_480_set);
 564         writel(mask528, &anatop->pfd_528_set);
 565         writel(mask480, &anatop->pfd_480_clr);
 566         writel(mask528, &anatop->pfd_528_clr);
 567 }
 568
 569 #ifdef CONFIG_IMX_HDMI
 570 void imx_enable_hdmi_phy(void)
 571 {
 572         struct hdmi_regs *hdmi = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
 573         u8 reg;
 574         reg = readb(&hdmi->phy_conf0);
 575         reg |= HDMI_PHY_CONF0_PDZ_MASK;
 576         writeb(reg, &hdmi->phy_conf0);
 577         udelay(3000);
 578         reg |= HDMI_PHY_CONF0_ENTMDS_MASK;
 579         writeb(reg, &hdmi->phy_conf0);
 580         udelay(3000);
 581         reg |= HDMI_PHY_CONF0_GEN2_TXPWRON_MASK;
 582         writeb(reg, &hdmi->phy_conf0);
 583         writeb(HDMI_MC_PHYRSTZ_ASSERT, &hdmi->mc_phyrstz);
 584 }
 585
 586 void imx_setup_hdmi(void)
 587 {
 588         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 589         struct hdmi_regs *hdmi  = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
 590         int reg;
 591
 592         /* Turn on HDMI PHY clock */
 593         reg = readl(&mxc_ccm->CCGR2);
 594         reg |=  MXC_CCM_CCGR2_HDMI_TX_IAHBCLK_MASK|
 595                  MXC_CCM_CCGR2_HDMI_TX_ISFRCLK_MASK;
 596         writel(reg, &mxc_ccm->CCGR2);
 597         writeb(HDMI_MC_PHYRSTZ_DEASSERT, &hdmi->mc_phyrstz);
 598         reg = readl(&mxc_ccm->chsccdr);
 599         reg &= ~(MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_MASK|
 600                  MXC_CCM_CHSCCDR_IPU1_DI0_PODF_MASK|
 601                  MXC_CCM_CHSCCDR_IPU1_DI0_CLK_SEL_MASK);
 602         reg |= (CHSCCDR_PODF_DIVIDE_BY_3
 603                  << MXC_CCM_CHSCCDR_IPU1_DI0_PODF_OFFSET)
 604                  |(CHSCCDR_IPU_PRE_CLK_540M_PFD
 605                  << MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_OFFSET);
 606         writel(reg, &mxc_ccm->chsccdr);
 607 }
 608 #endif
 609
 610 #ifndef CONFIG_SYS_L2CACHE_OFF
 611 #define IOMUXC_GPR11_L2CACHE_AS_OCRAM 0x00000002
 612 void v7_outer_cache_enable(void)
 613 {
 614         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
 615         unsigned int val;
 616
 617
 618         /*
 619          * Set bit 22 in the auxiliary control register. If this bit
 620          * is cleared, PL310 treats Normal Shared Non-cacheable
 621          * accesses as Cacheable no-allocate.
 622          */
 623         setbits_le32(&pl310->pl310_aux_ctrl, L310_SHARED_ATT_OVERRIDE_ENABLE);
 624
 625 #if defined CONFIG_MX6SL
 626         struct iomuxc *iomux = (struct iomuxc *)IOMUXC_BASE_ADDR;
 627         val = readl(&iomux->gpr[11]);
 628         if (val & IOMUXC_GPR11_L2CACHE_AS_OCRAM) {
 629                 /* L2 cache configured as OCRAM, reset it */
 630                 val &= ~IOMUXC_GPR11_L2CACHE_AS_OCRAM;
 631                 writel(val, &iomux->gpr[11]);
 632         }
 633 #endif
 634
 635         /* Must disable the L2 before changing the latency parameters */
 636         clrbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
 637
 638         writel(0x132, &pl310->pl310_tag_latency_ctrl);
 639         writel(0x132, &pl310->pl310_data_latency_ctrl);
 640
 641         val = readl(&pl310->pl310_prefetch_ctrl);
 642
 643         /* Turn on the L2 I/D prefetch */
 644         val |= 0x30000000;
 645
 646         /*
 647          * The L2 cache controller(PL310) version on the i.MX6D/Q is r3p1-50rel0
 648          * The L2 cache controller(PL310) version on the i.MX6DL/SOLO/SL is r3p2
 649          * But according to ARM PL310 errata: 752271
 650          * ID: 752271: Double linefill feature can cause data corruption
 651          * Fault Status: Present in: r3p0, r3p1, r3p1-50rel0. Fixed in r3p2
 652          * Workaround: The only workaround to this erratum is to disable the
 653          * double linefill feature. This is the default behavior.
 654          */
 655
 656 #ifndef CONFIG_MX6Q
 657         val |= 0x40800000;
 658 #endif
 659         writel(val, &pl310->pl310_prefetch_ctrl);
 660
 661         val = readl(&pl310->pl310_power_ctrl);
 662         val |= L2X0_DYNAMIC_CLK_GATING_EN;
 663         val |= L2X0_STNDBY_MODE_EN;
 664         writel(val, &pl310->pl310_power_ctrl);
 665
 666         setbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
 667 }
 668
 669 void v7_outer_cache_disable(void)
 670 {
 671         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
 672
 673         clrbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
 674 }
 675 #endif /* !CONFIG_SYS_L2CACHE_OFF */