git.sur5r.net Git - u-boot/blob - arch/arm/cpu/armv8/fsl-layerscape/Kconfig

   1 config ARCH_LS1012A
   2         bool
   3         select ARMV8_SET_SMPEN
   4         select FSL_LSCH2
   5         select SYS_FSL_DDR_BE
   6         select SYS_FSL_MMDC
   7         select SYS_FSL_ERRATUM_A010315
   8         select ARCH_EARLY_INIT_R
   9         select BOARD_EARLY_INIT_F
  10
  11 config ARCH_LS1043A
  12         bool
  13         select ARMV8_SET_SMPEN
  14         select FSL_LSCH2
  15         select SYS_FSL_DDR
  16         select SYS_FSL_DDR_BE
  17         select SYS_FSL_DDR_VER_50
  18         select SYS_FSL_ERRATUM_A008850
  19         select SYS_FSL_ERRATUM_A009660
  20         select SYS_FSL_ERRATUM_A009663
  21         select SYS_FSL_ERRATUM_A009929
  22         select SYS_FSL_ERRATUM_A009942
  23         select SYS_FSL_ERRATUM_A010315
  24         select SYS_FSL_ERRATUM_A010539
  25         select SYS_FSL_HAS_DDR3
  26         select SYS_FSL_HAS_DDR4
  27         select ARCH_EARLY_INIT_R
  28         select BOARD_EARLY_INIT_F
  29
  30 config ARCH_LS1046A
  31         bool
  32         select ARMV8_SET_SMPEN
  33         select FSL_LSCH2
  34         select SYS_FSL_DDR
  35         select SYS_FSL_DDR_BE
  36         select SYS_FSL_DDR_VER_50
  37         select SYS_FSL_ERRATUM_A008336
  38         select SYS_FSL_ERRATUM_A008511
  39         select SYS_FSL_ERRATUM_A009801
  40         select SYS_FSL_ERRATUM_A009803
  41         select SYS_FSL_ERRATUM_A009942
  42         select SYS_FSL_ERRATUM_A010165
  43         select SYS_FSL_ERRATUM_A010539
  44         select SYS_FSL_HAS_DDR4
  45         select SYS_FSL_SRDS_2
  46         select ARCH_EARLY_INIT_R
  47         select BOARD_EARLY_INIT_F
  48
  49 config ARCH_LS2080A
  50         bool
  51         select ARMV8_SET_SMPEN
  52         select ARM_ERRATA_826974
  53         select ARM_ERRATA_828024
  54         select ARM_ERRATA_829520
  55         select ARM_ERRATA_833471
  56         select FSL_LSCH3
  57         select SYS_FSL_DDR
  58         select SYS_FSL_DDR_LE
  59         select SYS_FSL_DDR_VER_50
  60         select SYS_FSL_HAS_DP_DDR
  61         select SYS_FSL_HAS_SEC
  62         select SYS_FSL_HAS_DDR4
  63         select SYS_FSL_SEC_COMPAT_5
  64         select SYS_FSL_SEC_LE
  65         select SYS_FSL_SRDS_2
  66         select SYS_FSL_ERRATUM_A008336
  67         select SYS_FSL_ERRATUM_A008511
  68         select SYS_FSL_ERRATUM_A008514
  69         select SYS_FSL_ERRATUM_A008585
  70         select SYS_FSL_ERRATUM_A009635
  71         select SYS_FSL_ERRATUM_A009663
  72         select SYS_FSL_ERRATUM_A009801
  73         select SYS_FSL_ERRATUM_A009803
  74         select SYS_FSL_ERRATUM_A009942
  75         select SYS_FSL_ERRATUM_A010165
  76         select SYS_FSL_ERRATUM_A009203
  77         select ARCH_EARLY_INIT_R
  78         select BOARD_EARLY_INIT_F
  79
  80 config FSL_LSCH2
  81         bool
  82         select SYS_FSL_HAS_SEC
  83         select SYS_FSL_SEC_COMPAT_5
  84         select SYS_FSL_SEC_BE
  85         select SYS_FSL_SRDS_1
  86         select SYS_HAS_SERDES
  87
  88 config FSL_LSCH3
  89         bool
  90         select SYS_FSL_SRDS_1
  91         select SYS_HAS_SERDES
  92
  93 config FSL_MC_ENET
  94         bool "Management Complex network"
  95         depends on ARCH_LS2080A
  96         default y
  97         select RESV_RAM
  98         help
  99           Enable Management Complex (MC) network
 100
 101 menu "Layerscape architecture"
 102         depends on FSL_LSCH2 || FSL_LSCH3
 103
 104 config FSL_PCIE_COMPAT
 105         string "PCIe compatible of Kernel DT"
 106         depends on PCIE_LAYERSCAPE
 107         default "fsl,ls1012a-pcie" if ARCH_LS1012A
 108         default "fsl,ls1043a-pcie" if ARCH_LS1043A
 109         default "fsl,ls1046a-pcie" if ARCH_LS1046A
 110         default "fsl,ls2080a-pcie" if ARCH_LS2080A
 111         help
 112           This compatible is used to find pci controller node in Kernel DT
 113           to complete fixup.
 114
 115 config HAS_FEATURE_GIC64K_ALIGN
 116         bool
 117         default y if ARCH_LS1043A
 118
 119 config HAS_FEATURE_ENHANCED_MSI
 120         bool
 121         default y if ARCH_LS1043A
 122
 123 menu "Layerscape PPA"
 124 config FSL_LS_PPA
 125         bool "FSL Layerscape PPA firmware support"
 126         depends on !ARMV8_PSCI
 127         select ARMV8_SEC_FIRMWARE_SUPPORT
 128         select SEC_FIRMWARE_ARMV8_PSCI
 129         select ARMV8_SEC_FIRMWARE_ERET_ADDR_REVERT if FSL_LSCH2
 130         help
 131           The FSL Primary Protected Application (PPA) is a software component
 132           which is loaded during boot stage, and then remains resident in RAM
 133           and runs in the TrustZone after boot.
 134           Say y to enable it.
 135 choice
 136         prompt "FSL Layerscape PPA firmware loading-media select"
 137         depends on FSL_LS_PPA
 138         default SYS_LS_PPA_FW_IN_MMC if SD_BOOT
 139         default SYS_LS_PPA_FW_IN_NAND if NAND_BOOT
 140         default SYS_LS_PPA_FW_IN_XIP
 141
 142 config SYS_LS_PPA_FW_IN_XIP
 143         bool "XIP"
 144         help
 145           Say Y here if the PPA firmware locate at XIP flash, such
 146           as NOR or QSPI flash.
 147
 148 config SYS_LS_PPA_FW_IN_MMC
 149         bool "eMMC or SD Card"
 150         help
 151           Say Y here if the PPA firmware locate at eMMC/SD card.
 152
 153 config SYS_LS_PPA_FW_IN_NAND
 154         bool "NAND"
 155         help
 156           Say Y here if the PPA firmware locate at NAND flash.
 157
 158 endchoice
 159
 160 config SYS_LS_PPA_FW_ADDR
 161         hex "Address of PPA firmware loading from"
 162         depends on FSL_LS_PPA
 163         default 0x40500000 if SYS_LS_PPA_FW_IN_XIP && QSPI_BOOT
 164         default 0x580a00000 if SYS_LS_PPA_FW_IN_XIP && ARCH_LS2080A
 165         default 0x60500000 if SYS_LS_PPA_FW_IN_XIP
 166         default 0x500000 if SYS_LS_PPA_FW_IN_MMC
 167         default 0x500000 if SYS_LS_PPA_FW_IN_NAND
 168
 169         help
 170           If the PPA firmware locate at XIP flash, such as NOR or
 171           QSPI flash, this address is a directly memory-mapped.
 172           If it is in a serial accessed flash, such as NAND and SD
 173           card, it is a byte offset.
 174
 175 config SYS_LS_PPA_ESBC_ADDR
 176         hex "hdr address of PPA firmware loading from"
 177         depends on FSL_LS_PPA && CHAIN_OF_TRUST
 178         default 0x600c0000 if SYS_LS_PPA_FW_IN_XIP && ARCH_LS1043A
 179         default 0x40740000 if SYS_LS_PPA_FW_IN_XIP && ARCH_LS1046A
 180         default 0x580c40000 if SYS_LS_PPA_FW_IN_XIP && FSL_LSCH3
 181         help
 182           If the PPA header firmware locate at XIP flash, such as NOR or
 183           QSPI flash, this address is a directly memory-mapped.
 184           If it is in a serial accessed flash, such as NAND and SD
 185           card, it is a byte offset.
 186
 187 endmenu
 188
 189 config SYS_FSL_ERRATUM_A010315
 190         bool "Workaround for PCIe erratum A010315"
 191
 192 config SYS_FSL_ERRATUM_A010539
 193         bool "Workaround for PIN MUX erratum A010539"
 194
 195 config MAX_CPUS
 196         int "Maximum number of CPUs permitted for Layerscape"
 197         default 4 if ARCH_LS1043A
 198         default 4 if ARCH_LS1046A
 199         default 16 if ARCH_LS2080A
 200         default 1
 201         help
 202           Set this number to the maximum number of possible CPUs in the SoC.
 203           SoCs may have multiple clusters with each cluster may have multiple
 204           ports. If some ports are reserved but higher ports are used for
 205           cores, count the reserved ports. This will allocate enough memory
 206           in spin table to properly handle all cores.
 207
 208 config SECURE_BOOT
 209         bool "Secure Boot"
 210         help
 211                 Enable Freescale Secure Boot feature
 212
 213 config QSPI_AHB_INIT
 214         bool "Init the QSPI AHB bus"
 215         help
 216           The default setting for QSPI AHB bus just support 3bytes addressing.
 217           But some QSPI flash size up to 64MBytes, so initialize the QSPI AHB
 218           bus for those flashes to support the full QSPI flash size.
 219
 220 config SYS_FSL_IFC_BANK_COUNT
 221         int "Maximum banks of Integrated flash controller"
 222         depends on ARCH_LS1043A || ARCH_LS1046A || ARCH_LS2080A
 223         default 4 if ARCH_LS1043A
 224         default 4 if ARCH_LS1046A
 225         default 8 if ARCH_LS2080A
 226
 227 config SYS_FSL_HAS_DP_DDR
 228         bool
 229
 230 config SYS_FSL_SRDS_1
 231         bool
 232
 233 config SYS_FSL_SRDS_2
 234         bool
 235
 236 config SYS_HAS_SERDES
 237         bool
 238
 239 endmenu
 240
 241 menu "Layerscape clock tree configuration"
 242         depends on FSL_LSCH2 || FSL_LSCH3
 243
 244 config SYS_FSL_CLK
 245         bool "Enable clock tree initialization"
 246         default y
 247
 248 config CLUSTER_CLK_FREQ
 249         int "Reference clock of core cluster"
 250         depends on ARCH_LS1012A
 251         default 100000000
 252         help
 253           This number is the reference clock frequency of core PLL.
 254           For most platforms, the core PLL and Platform PLL have the same
 255           reference clock, but for some platforms, LS1012A for instance,
 256           they are provided sepatately.
 257
 258 config SYS_FSL_PCLK_DIV
 259         int "Platform clock divider"
 260         default 1 if ARCH_LS1043A
 261         default 1 if ARCH_LS1046A
 262         default 2
 263         help
 264           This is the divider that is used to derive Platform clock from
 265           Platform PLL, in another word:
 266                 Platform_clk = Platform_PLL_freq / this_divider
 267
 268 config SYS_FSL_DSPI_CLK_DIV
 269         int "DSPI clock divider"
 270         default 1 if ARCH_LS1043A
 271         default 2
 272         help
 273           This is the divider that is used to derive DSPI clock from Platform
 274           PLL, in another word DSPI_clk = Platform_PLL_freq / this_divider.
 275
 276 config SYS_FSL_DUART_CLK_DIV
 277         int "DUART clock divider"
 278         default 1 if ARCH_LS1043A
 279         default 2
 280         help
 281           This is the divider that is used to derive DUART clock from Platform
 282           clock, in another word DUART_clk = Platform_clk / this_divider.
 283
 284 config SYS_FSL_I2C_CLK_DIV
 285         int "I2C clock divider"
 286         default 1 if ARCH_LS1043A
 287         default 2
 288         help
 289           This is the divider that is used to derive I2C clock from Platform
 290           clock, in another word I2C_clk = Platform_clk / this_divider.
 291
 292 config SYS_FSL_IFC_CLK_DIV
 293         int "IFC clock divider"
 294         default 1 if ARCH_LS1043A
 295         default 2
 296         help
 297           This is the divider that is used to derive IFC clock from Platform
 298           clock, in another word IFC_clk = Platform_clk / this_divider.
 299
 300 config SYS_FSL_LPUART_CLK_DIV
 301         int "LPUART clock divider"
 302         default 1 if ARCH_LS1043A
 303         default 2
 304         help
 305           This is the divider that is used to derive LPUART clock from Platform
 306           clock, in another word LPUART_clk = Platform_clk / this_divider.
 307
 308 config SYS_FSL_SDHC_CLK_DIV
 309         int "SDHC clock divider"
 310         default 1 if ARCH_LS1043A
 311         default 1 if ARCH_LS1012A
 312         default 2
 313         help
 314           This is the divider that is used to derive SDHC clock from Platform
 315           clock, in another word SDHC_clk = Platform_clk / this_divider.
 316 endmenu
 317
 318 config RESV_RAM
 319         bool
 320         help
 321           Reserve memory from the top, tracked by gd->arch.resv_ram. This
 322           reserved RAM can be used by special driver that resides in memory
 323           after U-Boot exits. It's up to implementation to allocate and allow
 324           access to this reserved memory. For example, the reserved RAM can
 325           be at the high end of physical memory. The reserve RAM may be
 326           excluded from memory bank(s) passed to OS, or marked as reserved.
 327
 328 config SYS_FSL_ERRATUM_A008336
 329         bool
 330
 331 config SYS_FSL_ERRATUM_A008514
 332         bool
 333
 334 config SYS_FSL_ERRATUM_A008585
 335         bool
 336
 337 config SYS_FSL_ERRATUM_A008850
 338         bool
 339
 340 config SYS_FSL_ERRATUM_A009203
 341         bool
 342
 343 config SYS_FSL_ERRATUM_A009635
 344         bool
 345
 346 config SYS_FSL_ERRATUM_A009660
 347         bool
 348
 349 config SYS_FSL_ERRATUM_A009929
 350         bool
 351
 352 config SYS_MC_RSV_MEM_ALIGN
 353         hex "Management Complex reserved memory alignment"
 354         depends on RESV_RAM
 355         default 0x20000000
 356         help
 357           Reserved memory needs to be aligned for MC to use. Default value
 358           is 512MB.