git.sur5r.net Git - u-boot/blob - arch/arm/mach-uniphier/clk/pll-pxs3.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2017 Socionext Inc.
   4  */
   5
   6 #include <linux/delay.h>
   7
   8 #include "../init.h"
   9 #include "../sc64-regs.h"
  10 #include "pll.h"
  11
  12 /* PLL type: SSC */
  13 #define SC_CPLLCTRL     (SC_BASE_ADDR | 0x1400) /* CPU/ARM */
  14 #define SC_SPLLCTRL     (SC_BASE_ADDR | 0x1410) /* misc */
  15 #define SC_SPLL2CTRL    (SC_BASE_ADDR | 0x1420) /* DSP */
  16 #define SC_VPPLLCTRL    (SC_BASE_ADDR | 0x1430) /* VPE */
  17 #define SC_VGPLLCTRL    (SC_BASE_ADDR | 0x1440)
  18 #define SC_DECPLLCTRL   (SC_BASE_ADDR | 0x1450)
  19 #define SC_ENCPLLCTRL   (SC_BASE_ADDR | 0x1460)
  20 #define SC_PXFPLLCTRL   (SC_BASE_ADDR | 0x1470)
  21 #define SC_DPLL0CTRL    (SC_BASE_ADDR | 0x1480) /* DDR memory 0 */
  22 #define SC_DPLL1CTRL    (SC_BASE_ADDR | 0x1490) /* DDR memory 1 */
  23 #define SC_DPLL2CTRL    (SC_BASE_ADDR | 0x14a0) /* DDR memory 2 */
  24 #define SC_VSPLLCTRL    (SC_BASE_ADDR | 0x14c0)
  25
  26 /* PLL type: VPLL27 */
  27 #define SC_VPLL27FCTRL  (SC_BASE_ADDR | 0x1500)
  28 #define SC_VPLL27ACTRL  (SC_BASE_ADDR | 0x1520)
  29
  30 /* PLL type: DSPLL */
  31 #define SC_VPLL8KCTRL   (SC_BASE_ADDR | 0x1540)
  32
  33 void uniphier_pxs3_pll_init(void)
  34 {
  35         uniphier_ld20_sscpll_init(SC_CPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 4);
  36         /* do nothing for SPLL */
  37         uniphier_ld20_sscpll_init(SC_SPLL2CTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 4);
  38         uniphier_ld20_sscpll_init(SC_VPPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 2);
  39         uniphier_ld20_sscpll_init(SC_VGPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 2);
  40         uniphier_ld20_sscpll_init(SC_DECPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 2);
  41         uniphier_ld20_sscpll_init(SC_ENCPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 4);
  42         uniphier_ld20_sscpll_init(SC_PXFPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 2);
  43         uniphier_ld20_sscpll_init(SC_VSPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 2);
  44
  45         mdelay(1);
  46
  47         uniphier_ld20_sscpll_ssc_en(SC_CPLLCTRL);
  48         uniphier_ld20_sscpll_ssc_en(SC_SPLL2CTRL);
  49         uniphier_ld20_sscpll_ssc_en(SC_VPPLLCTRL);
  50         uniphier_ld20_sscpll_ssc_en(SC_VGPLLCTRL);
  51         uniphier_ld20_sscpll_ssc_en(SC_DECPLLCTRL);
  52         uniphier_ld20_sscpll_ssc_en(SC_ENCPLLCTRL);
  53         uniphier_ld20_sscpll_ssc_en(SC_PXFPLLCTRL);
  54         uniphier_ld20_sscpll_ssc_en(SC_DPLL0CTRL);
  55         uniphier_ld20_sscpll_ssc_en(SC_DPLL1CTRL);
  56         uniphier_ld20_sscpll_ssc_en(SC_DPLL2CTRL);
  57         uniphier_ld20_sscpll_ssc_en(SC_VSPLLCTRL);
  58
  59         uniphier_ld20_vpll27_init(SC_VPLL27FCTRL);
  60         uniphier_ld20_vpll27_init(SC_VPLL27ACTRL);
  61
  62         uniphier_ld20_dspll_init(SC_VPLL8KCTRL);
  63 }