git.sur5r.net Git - u-boot/blob - arch/powerpc/include/asm/immap_85xx.h

   1 /*
   2  * MPC85xx Internal Memory Map
   3  *
   4  * Copyright 2007-2010 Freescale Semiconductor, Inc.
   5  *
   6  * Copyright(c) 2002,2003 Motorola Inc.
   7  * Xianghua Xiao (x.xiao@motorola.com)
   8  *
   9  * See file CREDITS for list of people who contributed to this
  10  * project.
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  */
  27
  28 #ifndef __IMMAP_85xx__
  29 #define __IMMAP_85xx__
  30
  31 #include <asm/types.h>
  32 #include <asm/fsl_dma.h>
  33 #include <asm/fsl_i2c.h>
  34 #include <asm/fsl_lbc.h>
  35
  36 typedef struct ccsr_local {
  37         u32     ccsrbarh;       /* CCSR Base Addr High */
  38         u32     ccsrbarl;       /* CCSR Base Addr Low */
  39         u32     ccsrar;         /* CCSR Attr */
  40 #define CCSRAR_C        0x80000000      /* Commit */
  41         u8      res1[4];
  42         u32     altcbarh;       /* Alternate Configuration Base Addr High */
  43         u32     altcbarl;       /* Alternate Configuration Base Addr Low */
  44         u32     altcar;         /* Alternate Configuration Attr */
  45         u8      res2[4];
  46         u32     bstrh;          /* Boot space translation high */
  47         u32     bstrl;          /* Boot space translation Low */
  48         u32     bstrar;         /* Boot space translation attributes */
  49         u8      res3[0xbd4];
  50         struct {
  51                 u32     lawbarh;        /* LAWn base addr high */
  52                 u32     lawbarl;        /* LAWn base addr low */
  53                 u32     lawar;          /* LAWn attributes */
  54                 u8      res4[4];
  55         } law[32];
  56         u8      res35[0x204];
  57 } ccsr_local_t;
  58
  59 /* Local-Access Registers & ECM Registers */
  60 typedef struct ccsr_local_ecm {
  61         u32     ccsrbar;        /* CCSR Base Addr */
  62         u8      res1[4];
  63         u32     altcbar;        /* Alternate Configuration Base Addr */
  64         u8      res2[4];
  65         u32     altcar;         /* Alternate Configuration Attr */
  66         u8      res3[12];
  67         u32     bptr;           /* Boot Page Translation */
  68         u8      res4[3044];
  69         u32     lawbar0;        /* Local Access Window 0 Base Addr */
  70         u8      res5[4];
  71         u32     lawar0;         /* Local Access Window 0 Attrs */
  72         u8      res6[20];
  73         u32     lawbar1;        /* Local Access Window 1 Base Addr */
  74         u8      res7[4];
  75         u32     lawar1;         /* Local Access Window 1 Attrs */
  76         u8      res8[20];
  77         u32     lawbar2;        /* Local Access Window 2 Base Addr */
  78         u8      res9[4];
  79         u32     lawar2;         /* Local Access Window 2 Attrs */
  80         u8      res10[20];
  81         u32     lawbar3;        /* Local Access Window 3 Base Addr */
  82         u8      res11[4];
  83         u32     lawar3;         /* Local Access Window 3 Attrs */
  84         u8      res12[20];
  85         u32     lawbar4;        /* Local Access Window 4 Base Addr */
  86         u8      res13[4];
  87         u32     lawar4;         /* Local Access Window 4 Attrs */
  88         u8      res14[20];
  89         u32     lawbar5;        /* Local Access Window 5 Base Addr */
  90         u8      res15[4];
  91         u32     lawar5;         /* Local Access Window 5 Attrs */
  92         u8      res16[20];
  93         u32     lawbar6;        /* Local Access Window 6 Base Addr */
  94         u8      res17[4];
  95         u32     lawar6;         /* Local Access Window 6 Attrs */
  96         u8      res18[20];
  97         u32     lawbar7;        /* Local Access Window 7 Base Addr */
  98         u8      res19[4];
  99         u32     lawar7;         /* Local Access Window 7 Attrs */
 100         u8      res19_8a[20];
 101         u32     lawbar8;        /* Local Access Window 8 Base Addr */
 102         u8      res19_8b[4];
 103         u32     lawar8;         /* Local Access Window 8 Attrs */
 104         u8      res19_9a[20];
 105         u32     lawbar9;        /* Local Access Window 9 Base Addr */
 106         u8      res19_9b[4];
 107         u32     lawar9;         /* Local Access Window 9 Attrs */
 108         u8      res19_10a[20];
 109         u32     lawbar10;       /* Local Access Window 10 Base Addr */
 110         u8      res19_10b[4];
 111         u32     lawar10;        /* Local Access Window 10 Attrs */
 112         u8      res19_11a[20];
 113         u32     lawbar11;       /* Local Access Window 11 Base Addr */
 114         u8      res19_11b[4];
 115         u32     lawar11;        /* Local Access Window 11 Attrs */
 116         u8      res20[652];
 117         u32     eebacr;         /* ECM CCB Addr Configuration */
 118         u8      res21[12];
 119         u32     eebpcr;         /* ECM CCB Port Configuration */
 120         u8      res22[3564];
 121         u32     eedr;           /* ECM Error Detect */
 122         u8      res23[4];
 123         u32     eeer;           /* ECM Error Enable */
 124         u32     eeatr;          /* ECM Error Attrs Capture */
 125         u32     eeadr;          /* ECM Error Addr Capture */
 126         u8      res24[492];
 127 } ccsr_local_ecm_t;
 128
 129 /* DDR memory controller registers */
 130 typedef struct ccsr_ddr {
 131         u32     cs0_bnds;               /* Chip Select 0 Memory Bounds */
 132         u8      res1[4];
 133         u32     cs1_bnds;               /* Chip Select 1 Memory Bounds */
 134         u8      res2[4];
 135         u32     cs2_bnds;               /* Chip Select 2 Memory Bounds */
 136         u8      res3[4];
 137         u32     cs3_bnds;               /* Chip Select 3 Memory Bounds */
 138         u8      res4[100];
 139         u32     cs0_config;             /* Chip Select Configuration */
 140         u32     cs1_config;             /* Chip Select Configuration */
 141         u32     cs2_config;             /* Chip Select Configuration */
 142         u32     cs3_config;             /* Chip Select Configuration */
 143         u8      res4a[48];
 144         u32     cs0_config_2;           /* Chip Select Configuration 2 */
 145         u32     cs1_config_2;           /* Chip Select Configuration 2 */
 146         u32     cs2_config_2;           /* Chip Select Configuration 2 */
 147         u32     cs3_config_2;           /* Chip Select Configuration 2 */
 148         u8      res5[48];
 149         u32     timing_cfg_3;           /* SDRAM Timing Configuration 3 */
 150         u32     timing_cfg_0;           /* SDRAM Timing Configuration 0 */
 151         u32     timing_cfg_1;           /* SDRAM Timing Configuration 1 */
 152         u32     timing_cfg_2;           /* SDRAM Timing Configuration 2 */
 153         u32     sdram_cfg;              /* SDRAM Control Configuration */
 154         u32     sdram_cfg_2;            /* SDRAM Control Configuration 2 */
 155         u32     sdram_mode;             /* SDRAM Mode Configuration */
 156         u32     sdram_mode_2;           /* SDRAM Mode Configuration 2 */
 157         u32     sdram_md_cntl;          /* SDRAM Mode Control */
 158         u32     sdram_interval;         /* SDRAM Interval Configuration */
 159         u32     sdram_data_init;        /* SDRAM Data initialization */
 160         u8      res6[4];
 161         u32     sdram_clk_cntl;         /* SDRAM Clock Control */
 162         u8      res7[20];
 163         u32     init_addr;              /* training init addr */
 164         u32     init_ext_addr;          /* training init extended addr */
 165         u8      res8_1[16];
 166         u32     timing_cfg_4;           /* SDRAM Timing Configuration 4 */
 167         u32     timing_cfg_5;           /* SDRAM Timing Configuration 5 */
 168         u8      reg8_1a[8];
 169         u32     ddr_zq_cntl;            /* ZQ calibration control*/
 170         u32     ddr_wrlvl_cntl;         /* write leveling control*/
 171         u8      reg8_1aa[4];
 172         u32     ddr_sr_cntr;            /* self refresh counter */
 173         u32     ddr_sdram_rcw_1;        /* Control Words 1 */
 174         u32     ddr_sdram_rcw_2;        /* Control Words 2 */
 175         u8      reg_1ab[8];
 176         u32     ddr_wrlvl_cntl_2;       /* write leveling control 2 */
 177         u32     ddr_wrlvl_cntl_3;       /* write leveling control 3 */
 178         u8      res8_1b[104];
 179         u32     sdram_mode_3;           /* SDRAM Mode Configuration 3 */
 180         u32     sdram_mode_4;           /* SDRAM Mode Configuration 4 */
 181         u32     sdram_mode_5;           /* SDRAM Mode Configuration 5 */
 182         u32     sdram_mode_6;           /* SDRAM Mode Configuration 6 */
 183         u32     sdram_mode_7;           /* SDRAM Mode Configuration 7 */
 184         u32     sdram_mode_8;           /* SDRAM Mode Configuration 8 */
 185         u8      res8_1ba[0x908];
 186         u32     ddr_dsr1;               /* Debug Status 1 */
 187         u32     ddr_dsr2;               /* Debug Status 2 */
 188         u32     ddr_cdr1;               /* Control Driver 1 */
 189         u32     ddr_cdr2;               /* Control Driver 2 */
 190         u8      res8_1c[200];
 191         u32     ip_rev1;                /* IP Block Revision 1 */
 192         u32     ip_rev2;                /* IP Block Revision 2 */
 193         u32     eor;                    /* Enhanced Optimization Register */
 194         u8      res8_2[252];
 195         u32     mtcr;                   /* Memory Test Control Register */
 196         u8      res8_3[28];
 197         u32     mtp1;                   /* Memory Test Pattern 1 */
 198         u32     mtp2;                   /* Memory Test Pattern 2 */
 199         u32     mtp3;                   /* Memory Test Pattern 3 */
 200         u32     mtp4;                   /* Memory Test Pattern 4 */
 201         u32     mtp5;                   /* Memory Test Pattern 5 */
 202         u32     mtp6;                   /* Memory Test Pattern 6 */
 203         u32     mtp7;                   /* Memory Test Pattern 7 */
 204         u32     mtp8;                   /* Memory Test Pattern 8 */
 205         u32     mtp9;                   /* Memory Test Pattern 9 */
 206         u32     mtp10;                  /* Memory Test Pattern 10 */
 207         u8      res8_4[184];
 208         u32     data_err_inject_hi;     /* Data Path Err Injection Mask High */
 209         u32     data_err_inject_lo;     /* Data Path Err Injection Mask Low */
 210         u32     ecc_err_inject;         /* Data Path Err Injection Mask ECC */
 211         u8      res9[20];
 212         u32     capture_data_hi;        /* Data Path Read Capture High */
 213         u32     capture_data_lo;        /* Data Path Read Capture Low */
 214         u32     capture_ecc;            /* Data Path Read Capture ECC */
 215         u8      res10[20];
 216         u32     err_detect;             /* Error Detect */
 217         u32     err_disable;            /* Error Disable */
 218         u32     err_int_en;
 219         u32     capture_attributes;     /* Error Attrs Capture */
 220         u32     capture_address;        /* Error Addr Capture */
 221         u32     capture_ext_address;    /* Error Extended Addr Capture */
 222         u32     err_sbe;                /* Single-Bit ECC Error Management */
 223         u8      res11[164];
 224         u32     debug_1;
 225         u32     debug_2;
 226         u32     debug_3;
 227         u32     debug_4;
 228         u32     debug_5;
 229         u32     debug_6;
 230         u32     debug_7;
 231         u32     debug_8;
 232         u32     debug_9;
 233         u32     debug_10;
 234         u32     debug_11;
 235         u32     debug_12;
 236         u32     debug_13;
 237         u32     debug_14;
 238         u32     debug_15;
 239         u32     debug_16;
 240         u32     debug_17;
 241         u32     debug_18;
 242         u8      res12[184];
 243 } ccsr_ddr_t;
 244
 245 #define DDR_EOR_RD_BDW_OPT_DIS  0x80000000 /* Read BDW Opt. disable */
 246 #define DDR_EOR_ADDR_HASH_EN    0x40000000 /* Address hash enabled */
 247
 248 /* I2C Registers */
 249 typedef struct ccsr_i2c {
 250         struct fsl_i2c  i2c[1];
 251         u8      res[4096 - 1 * sizeof(struct fsl_i2c)];
 252 } ccsr_i2c_t;
 253
 254 #if defined(CONFIG_MPC8540) \
 255         || defined(CONFIG_MPC8541) \
 256         || defined(CONFIG_MPC8548) \
 257         || defined(CONFIG_MPC8555)
 258 /* DUART Registers */
 259 typedef struct ccsr_duart {
 260         u8      res1[1280];
 261 /* URBR1, UTHR1, UDLB1 with the same addr */
 262         u8      urbr1_uthr1_udlb1;
 263 /* UIER1, UDMB1 with the same addr01 */
 264         u8      uier1_udmb1;
 265 /* UIIR1, UFCR1, UAFR1 with the same addr */
 266         u8      uiir1_ufcr1_uafr1;
 267         u8      ulcr1;          /* UART1 Line Control */
 268         u8      umcr1;          /* UART1 Modem Control */
 269         u8      ulsr1;          /* UART1 Line Status */
 270         u8      umsr1;          /* UART1 Modem Status */
 271         u8      uscr1;          /* UART1 Scratch */
 272         u8      res2[8];
 273         u8      udsr1;          /* UART1 DMA Status */
 274         u8      res3[239];
 275 /* URBR2, UTHR2, UDLB2 with the same addr */
 276         u8      urbr2_uthr2_udlb2;
 277 /* UIER2, UDMB2 with the same addr */
 278         u8      uier2_udmb2;
 279 /* UIIR2, UFCR2, UAFR2 with the same addr */
 280         u8      uiir2_ufcr2_uafr2;
 281         u8      ulcr2;          /* UART2 Line Control */
 282         u8      umcr2;          /* UART2 Modem Control */
 283         u8      ulsr2;          /* UART2 Line Status */
 284         u8      umsr2;          /* UART2 Modem Status */
 285         u8      uscr2;          /* UART2 Scratch */
 286         u8      res4[8];
 287         u8      udsr2;          /* UART2 DMA Status */
 288         u8      res5[2543];
 289 } ccsr_duart_t;
 290 #else /* MPC8560 uses UART on its CPM */
 291 typedef struct ccsr_duart {
 292         u8 res[4096];
 293 } ccsr_duart_t;
 294 #endif
 295
 296 /* eSPI Registers */
 297 typedef struct ccsr_espi {
 298         u32     mode;           /* eSPI mode */
 299         u32     event;          /* eSPI event */
 300         u32     mask;           /* eSPI mask */
 301         u32     com;            /* eSPI command */
 302         u32     tx;             /* eSPI transmit FIFO access */
 303         u32     rx;             /* eSPI receive FIFO access */
 304         u8      res1[8];        /* reserved */
 305         u32     csmode[4];      /* 0x2c: sSPI CS0/1/2/3 mode */
 306         u8      res2[4048];     /* fill up to 0x1000 */
 307 } ccsr_espi_t;
 308
 309 /* PCI Registers */
 310 typedef struct ccsr_pcix {
 311         u32     cfg_addr;       /* PCIX Configuration Addr */
 312         u32     cfg_data;       /* PCIX Configuration Data */
 313         u32     int_ack;        /* PCIX IRQ Acknowledge */
 314         u8      res1[3060];
 315         u32     potar0;         /* PCIX Outbound Transaction Addr 0 */
 316         u32     potear0;        /* PCIX Outbound Translation Extended Addr 0 */
 317         u32     powbar0;        /* PCIX Outbound Window Base Addr 0 */
 318         u32     powbear0;       /* PCIX Outbound Window Base Extended Addr 0 */
 319         u32     powar0;         /* PCIX Outbound Window Attrs 0 */
 320         u8      res2[12];
 321         u32     potar1;         /* PCIX Outbound Transaction Addr 1 */
 322         u32     potear1;        /* PCIX Outbound Translation Extended Addr 1 */
 323         u32     powbar1;        /* PCIX Outbound Window Base Addr 1 */
 324         u32     powbear1;       /* PCIX Outbound Window Base Extended Addr 1 */
 325         u32     powar1;         /* PCIX Outbound Window Attrs 1 */
 326         u8      res3[12];
 327         u32     potar2;         /* PCIX Outbound Transaction Addr 2 */
 328         u32     potear2;        /* PCIX Outbound Translation Extended Addr 2 */
 329         u32     powbar2;        /* PCIX Outbound Window Base Addr 2 */
 330         u32     powbear2;       /* PCIX Outbound Window Base Extended Addr 2 */
 331         u32     powar2;         /* PCIX Outbound Window Attrs 2 */
 332         u8      res4[12];
 333         u32     potar3;         /* PCIX Outbound Transaction Addr 3 */
 334         u32     potear3;        /* PCIX Outbound Translation Extended Addr 3 */
 335         u32     powbar3;        /* PCIX Outbound Window Base Addr 3 */
 336         u32     powbear3;       /* PCIX Outbound Window Base Extended Addr 3 */
 337         u32     powar3;         /* PCIX Outbound Window Attrs 3 */
 338         u8      res5[12];
 339         u32     potar4;         /* PCIX Outbound Transaction Addr 4 */
 340         u32     potear4;        /* PCIX Outbound Translation Extended Addr 4 */
 341         u32     powbar4;        /* PCIX Outbound Window Base Addr 4 */
 342         u32     powbear4;       /* PCIX Outbound Window Base Extended Addr 4 */
 343         u32     powar4;         /* PCIX Outbound Window Attrs 4 */
 344         u8      res6[268];
 345         u32     pitar3;         /* PCIX Inbound Translation Addr 3 */
 346         u32     pitear3;        /* PCIX Inbound Translation Extended Addr 3 */
 347         u32     piwbar3;        /* PCIX Inbound Window Base Addr 3 */
 348         u32     piwbear3;       /* PCIX Inbound Window Base Extended Addr 3 */
 349         u32     piwar3;         /* PCIX Inbound Window Attrs 3 */
 350         u8      res7[12];
 351         u32     pitar2;         /* PCIX Inbound Translation Addr 2 */
 352         u32     pitear2;        /* PCIX Inbound Translation Extended Addr 2 */
 353         u32     piwbar2;        /* PCIX Inbound Window Base Addr 2 */
 354         u32     piwbear2;       /* PCIX Inbound Window Base Extended Addr 2 */
 355         u32     piwar2;         /* PCIX Inbound Window Attrs 2 */
 356         u8      res8[12];
 357         u32     pitar1;         /* PCIX Inbound Translation Addr 1 */
 358         u32     pitear1;        /* PCIX Inbound Translation Extended Addr 1 */
 359         u32     piwbar1;        /* PCIX Inbound Window Base Addr 1 */
 360         u8      res9[4];
 361         u32     piwar1;         /* PCIX Inbound Window Attrs 1 */
 362         u8      res10[12];
 363         u32     pedr;           /* PCIX Error Detect */
 364         u32     pecdr;          /* PCIX Error Capture Disable */
 365         u32     peer;           /* PCIX Error Enable */
 366         u32     peattrcr;       /* PCIX Error Attrs Capture */
 367         u32     peaddrcr;       /* PCIX Error Addr Capture */
 368         u32     peextaddrcr;    /* PCIX Error Extended Addr Capture */
 369         u32     pedlcr;         /* PCIX Error Data Low Capture */
 370         u32     pedhcr;         /* PCIX Error Error Data High Capture */
 371         u32     gas_timr;       /* PCIX Gasket Timer */
 372         u8      res11[476];
 373 } ccsr_pcix_t;
 374
 375 #define PCIX_COMMAND    0x62
 376 #define POWAR_EN        0x80000000
 377 #define POWAR_IO_READ   0x00080000
 378 #define POWAR_MEM_READ  0x00040000
 379 #define POWAR_IO_WRITE  0x00008000
 380 #define POWAR_MEM_WRITE 0x00004000
 381 #define POWAR_MEM_512M  0x0000001c
 382 #define POWAR_IO_1M     0x00000013
 383
 384 #define PIWAR_EN        0x80000000
 385 #define PIWAR_PF        0x20000000
 386 #define PIWAR_LOCAL     0x00f00000
 387 #define PIWAR_READ_SNOOP        0x00050000
 388 #define PIWAR_WRITE_SNOOP       0x00005000
 389 #define PIWAR_MEM_2G            0x0000001e
 390
 391 typedef struct ccsr_gpio {
 392         u32     gpdir;
 393         u32     gpodr;
 394         u32     gpdat;
 395         u32     gpier;
 396         u32     gpimr;
 397         u32     gpicr;
 398 } ccsr_gpio_t;
 399
 400 /* L2 Cache Registers */
 401 typedef struct ccsr_l2cache {
 402         u32     l2ctl;          /* L2 configuration 0 */
 403         u8      res1[12];
 404         u32     l2cewar0;       /* L2 cache external write addr 0 */
 405         u8      res2[4];
 406         u32     l2cewcr0;       /* L2 cache external write control 0 */
 407         u8      res3[4];
 408         u32     l2cewar1;       /* L2 cache external write addr 1 */
 409         u8      res4[4];
 410         u32     l2cewcr1;       /* L2 cache external write control 1 */
 411         u8      res5[4];
 412         u32     l2cewar2;       /* L2 cache external write addr 2 */
 413         u8      res6[4];
 414         u32     l2cewcr2;       /* L2 cache external write control 2 */
 415         u8      res7[4];
 416         u32     l2cewar3;       /* L2 cache external write addr 3 */
 417         u8      res8[4];
 418         u32     l2cewcr3;       /* L2 cache external write control 3 */
 419         u8      res9[180];
 420         u32     l2srbar0;       /* L2 memory-mapped SRAM base addr 0 */
 421         u8      res10[4];
 422         u32     l2srbar1;       /* L2 memory-mapped SRAM base addr 1 */
 423         u8      res11[3316];
 424         u32     l2errinjhi;     /* L2 error injection mask high */
 425         u32     l2errinjlo;     /* L2 error injection mask low */
 426         u32     l2errinjctl;    /* L2 error injection tag/ECC control */
 427         u8      res12[20];
 428         u32     l2captdatahi;   /* L2 error data high capture */
 429         u32     l2captdatalo;   /* L2 error data low capture */
 430         u32     l2captecc;      /* L2 error ECC capture */
 431         u8      res13[20];
 432         u32     l2errdet;       /* L2 error detect */
 433         u32     l2errdis;       /* L2 error disable */
 434         u32     l2errinten;     /* L2 error interrupt enable */
 435         u32     l2errattr;      /* L2 error attributes capture */
 436         u32     l2erraddr;      /* L2 error addr capture */
 437         u8      res14[4];
 438         u32     l2errctl;       /* L2 error control */
 439         u8      res15[420];
 440 } ccsr_l2cache_t;
 441
 442 #define MPC85xx_L2CTL_L2E                       0x80000000
 443 #define MPC85xx_L2CTL_L2SRAM_ENTIRE             0x00010000
 444 #define MPC85xx_L2ERRDIS_MBECC                  0x00000008
 445 #define MPC85xx_L2ERRDIS_SBECC                  0x00000004
 446
 447 /* DMA Registers */
 448 typedef struct ccsr_dma {
 449         u8      res1[256];
 450         struct fsl_dma dma[4];
 451         u32     dgsr;           /* DMA General Status */
 452         u8      res2[11516];
 453 } ccsr_dma_t;
 454
 455 /* tsec */
 456 typedef struct ccsr_tsec {
 457         u8      res1[16];
 458         u32     ievent;         /* IRQ Event */
 459         u32     imask;          /* IRQ Mask */
 460         u32     edis;           /* Error Disabled */
 461         u8      res2[4];
 462         u32     ecntrl;         /* Ethernet Control */
 463         u32     minflr;         /* Minimum Frame Len */
 464         u32     ptv;            /* Pause Time Value */
 465         u32     dmactrl;        /* DMA Control */
 466         u32     tbipa;          /* TBI PHY Addr */
 467         u8      res3[88];
 468         u32     fifo_tx_thr;            /* FIFO transmit threshold */
 469         u8      res4[8];
 470         u32     fifo_tx_starve;         /* FIFO transmit starve */
 471         u32     fifo_tx_starve_shutoff; /* FIFO transmit starve shutoff */
 472         u8      res5[96];
 473         u32     tctrl;          /* TX Control */
 474         u32     tstat;          /* TX Status */
 475         u8      res6[4];
 476         u32     tbdlen;         /* TX Buffer Desc Data Len */
 477         u8      res7[16];
 478         u32     ctbptrh;        /* Current TX Buffer Desc Ptr High */
 479         u32     ctbptr;         /* Current TX Buffer Desc Ptr */
 480         u8      res8[88];
 481         u32     tbptrh;         /* TX Buffer Desc Ptr High */
 482         u32     tbptr;          /* TX Buffer Desc Ptr Low */
 483         u8      res9[120];
 484         u32     tbaseh;         /* TX Desc Base Addr High */
 485         u32     tbase;          /* TX Desc Base Addr */
 486         u8      res10[168];
 487         u32     ostbd;          /* Out-of-Sequence(OOS) TX Buffer Desc */
 488         u32     ostbdp;         /* OOS TX Data Buffer Ptr */
 489         u32     os32tbdp;       /* OOS 32 Bytes TX Data Buffer Ptr Low */
 490         u32     os32iptrh;      /* OOS 32 Bytes TX Insert Ptr High */
 491         u32     os32iptrl;      /* OOS 32 Bytes TX Insert Ptr Low */
 492         u32     os32tbdr;       /* OOS 32 Bytes TX Reserved */
 493         u32     os32iil;        /* OOS 32 Bytes TX Insert Idx/Len */
 494         u8      res11[52];
 495         u32     rctrl;          /* RX Control */
 496         u32     rstat;          /* RX Status */
 497         u8      res12[4];
 498         u32     rbdlen;         /* RxBD Data Len */
 499         u8      res13[16];
 500         u32     crbptrh;        /* Current RX Buffer Desc Ptr High */
 501         u32     crbptr;         /* Current RX Buffer Desc Ptr */
 502         u8      res14[24];
 503         u32     mrblr;          /* Maximum RX Buffer Len */
 504         u32     mrblr2r3;       /* Maximum RX Buffer Len R2R3 */
 505         u8      res15[56];
 506         u32     rbptrh;         /* RX Buffer Desc Ptr High 0 */
 507         u32     rbptr;          /* RX Buffer Desc Ptr */
 508         u32     rbptrh1;        /* RX Buffer Desc Ptr High 1 */
 509         u32     rbptrl1;        /* RX Buffer Desc Ptr Low 1 */
 510         u32     rbptrh2;        /* RX Buffer Desc Ptr High 2 */
 511         u32     rbptrl2;        /* RX Buffer Desc Ptr Low 2 */
 512         u32     rbptrh3;        /* RX Buffer Desc Ptr High 3 */
 513         u32     rbptrl3;        /* RX Buffer Desc Ptr Low 3 */
 514         u8      res16[96];
 515         u32     rbaseh;         /* RX Desc Base Addr High 0 */
 516         u32     rbase;          /* RX Desc Base Addr */
 517         u32     rbaseh1;        /* RX Desc Base Addr High 1 */
 518         u32     rbasel1;        /* RX Desc Base Addr Low 1 */
 519         u32     rbaseh2;        /* RX Desc Base Addr High 2 */
 520         u32     rbasel2;        /* RX Desc Base Addr Low 2 */
 521         u32     rbaseh3;        /* RX Desc Base Addr High 3 */
 522         u32     rbasel3;        /* RX Desc Base Addr Low 3 */
 523         u8      res17[224];
 524         u32     maccfg1;        /* MAC Configuration 1 */
 525         u32     maccfg2;        /* MAC Configuration 2 */
 526         u32     ipgifg;         /* Inter Packet Gap/Inter Frame Gap */
 527         u32     hafdup;         /* Half Duplex */
 528         u32     maxfrm;         /* Maximum Frame Len */
 529         u8      res18[12];
 530         u32     miimcfg;        /* MII Management Configuration */
 531         u32     miimcom;        /* MII Management Cmd */
 532         u32     miimadd;        /* MII Management Addr */
 533         u32     miimcon;        /* MII Management Control */
 534         u32     miimstat;       /* MII Management Status */
 535         u32     miimind;        /* MII Management Indicator */
 536         u8      res19[4];
 537         u32     ifstat;         /* Interface Status */
 538         u32     macstnaddr1;    /* Station Addr Part 1 */
 539         u32     macstnaddr2;    /* Station Addr Part 2 */
 540         u8      res20[312];
 541         u32     tr64;           /* TX & RX 64-byte Frame Counter */
 542         u32     tr127;          /* TX & RX 65-127 byte Frame Counter */
 543         u32     tr255;          /* TX & RX 128-255 byte Frame Counter */
 544         u32     tr511;          /* TX & RX 256-511 byte Frame Counter */
 545         u32     tr1k;           /* TX & RX 512-1023 byte Frame Counter */
 546         u32     trmax;          /* TX & RX 1024-1518 byte Frame Counter */
 547         u32     trmgv;          /* TX & RX 1519-1522 byte Good VLAN Frame */
 548         u32     rbyt;           /* RX Byte Counter */
 549         u32     rpkt;           /* RX Packet Counter */
 550         u32     rfcs;           /* RX FCS Error Counter */
 551         u32     rmca;           /* RX Multicast Packet Counter */
 552         u32     rbca;           /* RX Broadcast Packet Counter */
 553         u32     rxcf;           /* RX Control Frame Packet Counter */
 554         u32     rxpf;           /* RX Pause Frame Packet Counter */
 555         u32     rxuo;           /* RX Unknown OP Code Counter */
 556         u32     raln;           /* RX Alignment Error Counter */
 557         u32     rflr;           /* RX Frame Len Error Counter */
 558         u32     rcde;           /* RX Code Error Counter */
 559         u32     rcse;           /* RX Carrier Sense Error Counter */
 560         u32     rund;           /* RX Undersize Packet Counter */
 561         u32     rovr;           /* RX Oversize Packet Counter */
 562         u32     rfrg;           /* RX Fragments Counter */
 563         u32     rjbr;           /* RX Jabber Counter */
 564         u32     rdrp;           /* RX Drop Counter */
 565         u32     tbyt;           /* TX Byte Counter Counter */
 566         u32     tpkt;           /* TX Packet Counter */
 567         u32     tmca;           /* TX Multicast Packet Counter */
 568         u32     tbca;           /* TX Broadcast Packet Counter */
 569         u32     txpf;           /* TX Pause Control Frame Counter */
 570         u32     tdfr;           /* TX Deferral Packet Counter */
 571         u32     tedf;           /* TX Excessive Deferral Packet Counter */
 572         u32     tscl;           /* TX Single Collision Packet Counter */
 573         u32     tmcl;           /* TX Multiple Collision Packet Counter */
 574         u32     tlcl;           /* TX Late Collision Packet Counter */
 575         u32     txcl;           /* TX Excessive Collision Packet Counter */
 576         u32     tncl;           /* TX Total Collision Counter */
 577         u8      res21[4];
 578         u32     tdrp;           /* TX Drop Frame Counter */
 579         u32     tjbr;           /* TX Jabber Frame Counter */
 580         u32     tfcs;           /* TX FCS Error Counter */
 581         u32     txcf;           /* TX Control Frame Counter */
 582         u32     tovr;           /* TX Oversize Frame Counter */
 583         u32     tund;           /* TX Undersize Frame Counter */
 584         u32     tfrg;           /* TX Fragments Frame Counter */
 585         u32     car1;           /* Carry One */
 586         u32     car2;           /* Carry Two */
 587         u32     cam1;           /* Carry Mask One */
 588         u32     cam2;           /* Carry Mask Two */
 589         u8      res22[192];
 590         u32     iaddr0;         /* Indivdual addr 0 */
 591         u32     iaddr1;         /* Indivdual addr 1 */
 592         u32     iaddr2;         /* Indivdual addr 2 */
 593         u32     iaddr3;         /* Indivdual addr 3 */
 594         u32     iaddr4;         /* Indivdual addr 4 */
 595         u32     iaddr5;         /* Indivdual addr 5 */
 596         u32     iaddr6;         /* Indivdual addr 6 */
 597         u32     iaddr7;         /* Indivdual addr 7 */
 598         u8      res23[96];
 599         u32     gaddr0;         /* Global addr 0 */
 600         u32     gaddr1;         /* Global addr 1 */
 601         u32     gaddr2;         /* Global addr 2 */
 602         u32     gaddr3;         /* Global addr 3 */
 603         u32     gaddr4;         /* Global addr 4 */
 604         u32     gaddr5;         /* Global addr 5 */
 605         u32     gaddr6;         /* Global addr 6 */
 606         u32     gaddr7;         /* Global addr 7 */
 607         u8      res24[96];
 608         u32     pmd0;           /* Pattern Match Data */
 609         u8      res25[4];
 610         u32     pmask0;         /* Pattern Mask */
 611         u8      res26[4];
 612         u32     pcntrl0;        /* Pattern Match Control */
 613         u8      res27[4];
 614         u32     pattrb0;        /* Pattern Match Attrs */
 615         u32     pattrbeli0;     /* Pattern Match Attrs Extract Len & Idx */
 616         u32     pmd1;           /* Pattern Match Data */
 617         u8      res28[4];
 618         u32     pmask1;         /* Pattern Mask */
 619         u8      res29[4];
 620         u32     pcntrl1;        /* Pattern Match Control */
 621         u8      res30[4];
 622         u32     pattrb1;        /* Pattern Match Attrs */
 623         u32     pattrbeli1;     /* Pattern Match Attrs Extract Len & Idx */
 624         u32     pmd2;           /* Pattern Match Data */
 625         u8      res31[4];
 626         u32     pmask2;         /* Pattern Mask */
 627         u8      res32[4];
 628         u32     pcntrl2;        /* Pattern Match Control */
 629         u8      res33[4];
 630         u32     pattrb2;        /* Pattern Match Attrs */
 631         u32     pattrbeli2;     /* Pattern Match Attrs Extract Len & Idx */
 632         u32     pmd3;           /* Pattern Match Data */
 633         u8      res34[4];
 634         u32     pmask3;         /* Pattern Mask */
 635         u8      res35[4];
 636         u32     pcntrl3;        /* Pattern Match Control */
 637         u8      res36[4];
 638         u32     pattrb3;        /* Pattern Match Attrs */
 639         u32     pattrbeli3;     /* Pattern Match Attrs Extract Len & Idx */
 640         u32     pmd4;           /* Pattern Match Data */
 641         u8      res37[4];
 642         u32     pmask4;         /* Pattern Mask */
 643         u8      res38[4];
 644         u32     pcntrl4;        /* Pattern Match Control */
 645         u8      res39[4];
 646         u32     pattrb4;        /* Pattern Match Attrs */
 647         u32     pattrbeli4;     /* Pattern Match Attrs Extract Len & Idx */
 648         u32     pmd5;           /* Pattern Match Data */
 649         u8      res40[4];
 650         u32     pmask5;         /* Pattern Mask */
 651         u8      res41[4];
 652         u32     pcntrl5;        /* Pattern Match Control */
 653         u8      res42[4];
 654         u32     pattrb5;        /* Pattern Match Attrs */
 655         u32     pattrbeli5;     /* Pattern Match Attrs Extract Len & Idx */
 656         u32     pmd6;           /* Pattern Match Data */
 657         u8      res43[4];
 658         u32     pmask6;         /* Pattern Mask */
 659         u8      res44[4];
 660         u32     pcntrl6;        /* Pattern Match Control */
 661         u8      res45[4];
 662         u32     pattrb6;        /* Pattern Match Attrs */
 663         u32     pattrbeli6;     /* Pattern Match Attrs Extract Len & Idx */
 664         u32     pmd7;           /* Pattern Match Data */
 665         u8      res46[4];
 666         u32     pmask7;         /* Pattern Mask */
 667         u8      res47[4];
 668         u32     pcntrl7;        /* Pattern Match Control */
 669         u8      res48[4];
 670         u32     pattrb7;        /* Pattern Match Attrs */
 671         u32     pattrbeli7;     /* Pattern Match Attrs Extract Len & Idx */
 672         u32     pmd8;           /* Pattern Match Data */
 673         u8      res49[4];
 674         u32     pmask8;         /* Pattern Mask */
 675         u8      res50[4];
 676         u32     pcntrl8;        /* Pattern Match Control */
 677         u8      res51[4];
 678         u32     pattrb8;        /* Pattern Match Attrs */
 679         u32     pattrbeli8;     /* Pattern Match Attrs Extract Len & Idx */
 680         u32     pmd9;           /* Pattern Match Data */
 681         u8      res52[4];
 682         u32     pmask9;         /* Pattern Mask */
 683         u8      res53[4];
 684         u32     pcntrl9;        /* Pattern Match Control */
 685         u8      res54[4];
 686         u32     pattrb9;        /* Pattern Match Attrs */
 687         u32     pattrbeli9;     /* Pattern Match Attrs Extract Len & Idx */
 688         u32     pmd10;          /* Pattern Match Data */
 689         u8      res55[4];
 690         u32     pmask10;        /* Pattern Mask */
 691         u8      res56[4];
 692         u32     pcntrl10;       /* Pattern Match Control */
 693         u8      res57[4];
 694         u32     pattrb10;       /* Pattern Match Attrs */
 695         u32     pattrbeli10;    /* Pattern Match Attrs Extract Len & Idx */
 696         u32     pmd11;          /* Pattern Match Data */
 697         u8      res58[4];
 698         u32     pmask11;        /* Pattern Mask */
 699         u8      res59[4];
 700         u32     pcntrl11;       /* Pattern Match Control */
 701         u8      res60[4];
 702         u32     pattrb11;       /* Pattern Match Attrs */
 703         u32     pattrbeli11;    /* Pattern Match Attrs Extract Len & Idx */
 704         u32     pmd12;          /* Pattern Match Data */
 705         u8      res61[4];
 706         u32     pmask12;        /* Pattern Mask */
 707         u8      res62[4];
 708         u32     pcntrl12;       /* Pattern Match Control */
 709         u8      res63[4];
 710         u32     pattrb12;       /* Pattern Match Attrs */
 711         u32     pattrbeli12;    /* Pattern Match Attrs Extract Len & Idx */
 712         u32     pmd13;          /* Pattern Match Data */
 713         u8      res64[4];
 714         u32     pmask13;        /* Pattern Mask */
 715         u8      res65[4];
 716         u32     pcntrl13;       /* Pattern Match Control */
 717         u8      res66[4];
 718         u32     pattrb13;       /* Pattern Match Attrs */
 719         u32     pattrbeli13;    /* Pattern Match Attrs Extract Len & Idx */
 720         u32     pmd14;          /* Pattern Match Data */
 721         u8      res67[4];
 722         u32     pmask14;        /* Pattern Mask */
 723         u8      res68[4];
 724         u32     pcntrl14;       /* Pattern Match Control */
 725         u8      res69[4];
 726         u32     pattrb14;       /* Pattern Match Attrs */
 727         u32     pattrbeli14;    /* Pattern Match Attrs Extract Len & Idx */
 728         u32     pmd15;          /* Pattern Match Data */
 729         u8      res70[4];
 730         u32     pmask15;        /* Pattern Mask */
 731         u8      res71[4];
 732         u32     pcntrl15;       /* Pattern Match Control */
 733         u8      res72[4];
 734         u32     pattrb15;       /* Pattern Match Attrs */
 735         u32     pattrbeli15;    /* Pattern Match Attrs Extract Len & Idx */
 736         u8      res73[248];
 737         u32     attr;           /* Attrs */
 738         u32     attreli;        /* Attrs Extract Len & Idx */
 739         u8      res74[1024];
 740 } ccsr_tsec_t;
 741
 742 /* PIC Registers */
 743 typedef struct ccsr_pic {
 744         u8      res1[64];
 745         u32     ipidr0;         /* Interprocessor IRQ Dispatch 0 */
 746         u8      res2[12];
 747         u32     ipidr1;         /* Interprocessor IRQ Dispatch 1 */
 748         u8      res3[12];
 749         u32     ipidr2;         /* Interprocessor IRQ Dispatch 2 */
 750         u8      res4[12];
 751         u32     ipidr3;         /* Interprocessor IRQ Dispatch 3 */
 752         u8      res5[12];
 753         u32     ctpr;           /* Current Task Priority */
 754         u8      res6[12];
 755         u32     whoami;         /* Who Am I */
 756         u8      res7[12];
 757         u32     iack;           /* IRQ Acknowledge */
 758         u8      res8[12];
 759         u32     eoi;            /* End Of IRQ */
 760         u8      res9[3916];
 761         u32     frr;            /* Feature Reporting */
 762         u8      res10[28];
 763         u32     gcr;            /* Global Configuration */
 764 #define MPC85xx_PICGCR_RST      0x80000000
 765 #define MPC85xx_PICGCR_M        0x20000000
 766         u8      res11[92];
 767         u32     vir;            /* Vendor Identification */
 768         u8      res12[12];
 769         u32     pir;            /* Processor Initialization */
 770         u8      res13[12];
 771         u32     ipivpr0;        /* IPI Vector/Priority 0 */
 772         u8      res14[12];
 773         u32     ipivpr1;        /* IPI Vector/Priority 1 */
 774         u8      res15[12];
 775         u32     ipivpr2;        /* IPI Vector/Priority 2 */
 776         u8      res16[12];
 777         u32     ipivpr3;        /* IPI Vector/Priority 3 */
 778         u8      res17[12];
 779         u32     svr;            /* Spurious Vector */
 780         u8      res18[12];
 781         u32     tfrr;           /* Timer Frequency Reporting */
 782         u8      res19[12];
 783         u32     gtccr0;         /* Global Timer Current Count 0 */
 784         u8      res20[12];
 785         u32     gtbcr0;         /* Global Timer Base Count 0 */
 786         u8      res21[12];
 787         u32     gtvpr0;         /* Global Timer Vector/Priority 0 */
 788         u8      res22[12];
 789         u32     gtdr0;          /* Global Timer Destination 0 */
 790         u8      res23[12];
 791         u32     gtccr1;         /* Global Timer Current Count 1 */
 792         u8      res24[12];
 793         u32     gtbcr1;         /* Global Timer Base Count 1 */
 794         u8      res25[12];
 795         u32     gtvpr1;         /* Global Timer Vector/Priority 1 */
 796         u8      res26[12];
 797         u32     gtdr1;          /* Global Timer Destination 1 */
 798         u8      res27[12];
 799         u32     gtccr2;         /* Global Timer Current Count 2 */
 800         u8      res28[12];
 801         u32     gtbcr2;         /* Global Timer Base Count 2 */
 802         u8      res29[12];
 803         u32     gtvpr2;         /* Global Timer Vector/Priority 2 */
 804         u8      res30[12];
 805         u32     gtdr2;          /* Global Timer Destination 2 */
 806         u8      res31[12];
 807         u32     gtccr3;         /* Global Timer Current Count 3 */
 808         u8      res32[12];
 809         u32     gtbcr3;         /* Global Timer Base Count 3 */
 810         u8      res33[12];
 811         u32     gtvpr3;         /* Global Timer Vector/Priority 3 */
 812         u8      res34[12];
 813         u32     gtdr3;          /* Global Timer Destination 3 */
 814         u8      res35[268];
 815         u32     tcr;            /* Timer Control */
 816         u8      res36[12];
 817         u32     irqsr0;         /* IRQ_OUT Summary 0 */
 818         u8      res37[12];
 819         u32     irqsr1;         /* IRQ_OUT Summary 1 */
 820         u8      res38[12];
 821         u32     cisr0;          /* Critical IRQ Summary 0 */
 822         u8      res39[12];
 823         u32     cisr1;          /* Critical IRQ Summary 1 */
 824         u8      res40[188];
 825         u32     msgr0;          /* Message 0 */
 826         u8      res41[12];
 827         u32     msgr1;          /* Message 1 */
 828         u8      res42[12];
 829         u32     msgr2;          /* Message 2 */
 830         u8      res43[12];
 831         u32     msgr3;          /* Message 3 */
 832         u8      res44[204];
 833         u32     mer;            /* Message Enable */
 834         u8      res45[12];
 835         u32     msr;            /* Message Status */
 836         u8      res46[60140];
 837         u32     eivpr0;         /* External IRQ Vector/Priority 0 */
 838         u8      res47[12];
 839         u32     eidr0;          /* External IRQ Destination 0 */
 840         u8      res48[12];
 841         u32     eivpr1;         /* External IRQ Vector/Priority 1 */
 842         u8      res49[12];
 843         u32     eidr1;          /* External IRQ Destination 1 */
 844         u8      res50[12];
 845         u32     eivpr2;         /* External IRQ Vector/Priority 2 */
 846         u8      res51[12];
 847         u32     eidr2;          /* External IRQ Destination 2 */
 848         u8      res52[12];
 849         u32     eivpr3;         /* External IRQ Vector/Priority 3 */
 850         u8      res53[12];
 851         u32     eidr3;          /* External IRQ Destination 3 */
 852         u8      res54[12];
 853         u32     eivpr4;         /* External IRQ Vector/Priority 4 */
 854         u8      res55[12];
 855         u32     eidr4;          /* External IRQ Destination 4 */
 856         u8      res56[12];
 857         u32     eivpr5;         /* External IRQ Vector/Priority 5 */
 858         u8      res57[12];
 859         u32     eidr5;          /* External IRQ Destination 5 */
 860         u8      res58[12];
 861         u32     eivpr6;         /* External IRQ Vector/Priority 6 */
 862         u8      res59[12];
 863         u32     eidr6;          /* External IRQ Destination 6 */
 864         u8      res60[12];
 865         u32     eivpr7;         /* External IRQ Vector/Priority 7 */
 866         u8      res61[12];
 867         u32     eidr7;          /* External IRQ Destination 7 */
 868         u8      res62[12];
 869         u32     eivpr8;         /* External IRQ Vector/Priority 8 */
 870         u8      res63[12];
 871         u32     eidr8;          /* External IRQ Destination 8 */
 872         u8      res64[12];
 873         u32     eivpr9;         /* External IRQ Vector/Priority 9 */
 874         u8      res65[12];
 875         u32     eidr9;          /* External IRQ Destination 9 */
 876         u8      res66[12];
 877         u32     eivpr10;        /* External IRQ Vector/Priority 10 */
 878         u8      res67[12];
 879         u32     eidr10;         /* External IRQ Destination 10 */
 880         u8      res68[12];
 881         u32     eivpr11;        /* External IRQ Vector/Priority 11 */
 882         u8      res69[12];
 883         u32     eidr11;         /* External IRQ Destination 11 */
 884         u8      res70[140];
 885         u32     iivpr0;         /* Internal IRQ Vector/Priority 0 */
 886         u8      res71[12];
 887         u32     iidr0;          /* Internal IRQ Destination 0 */
 888         u8      res72[12];
 889         u32     iivpr1;         /* Internal IRQ Vector/Priority 1 */
 890         u8      res73[12];
 891         u32     iidr1;          /* Internal IRQ Destination 1 */
 892         u8      res74[12];
 893         u32     iivpr2;         /* Internal IRQ Vector/Priority 2 */
 894         u8      res75[12];
 895         u32     iidr2;          /* Internal IRQ Destination 2 */
 896         u8      res76[12];
 897         u32     iivpr3;         /* Internal IRQ Vector/Priority 3 */
 898         u8      res77[12];
 899         u32     iidr3;          /* Internal IRQ Destination 3 */
 900         u8      res78[12];
 901         u32     iivpr4;         /* Internal IRQ Vector/Priority 4 */
 902         u8      res79[12];
 903         u32     iidr4;          /* Internal IRQ Destination 4 */
 904         u8      res80[12];
 905         u32     iivpr5;         /* Internal IRQ Vector/Priority 5 */
 906         u8      res81[12];
 907         u32     iidr5;          /* Internal IRQ Destination 5 */
 908         u8      res82[12];
 909         u32     iivpr6;         /* Internal IRQ Vector/Priority 6 */
 910         u8      res83[12];
 911         u32     iidr6;          /* Internal IRQ Destination 6 */
 912         u8      res84[12];
 913         u32     iivpr7;         /* Internal IRQ Vector/Priority 7 */
 914         u8      res85[12];
 915         u32     iidr7;          /* Internal IRQ Destination 7 */
 916         u8      res86[12];
 917         u32     iivpr8;         /* Internal IRQ Vector/Priority 8 */
 918         u8      res87[12];
 919         u32     iidr8;          /* Internal IRQ Destination 8 */
 920         u8      res88[12];
 921         u32     iivpr9;         /* Internal IRQ Vector/Priority 9 */
 922         u8      res89[12];
 923         u32     iidr9;          /* Internal IRQ Destination 9 */
 924         u8      res90[12];
 925         u32     iivpr10;        /* Internal IRQ Vector/Priority 10 */
 926         u8      res91[12];
 927         u32     iidr10;         /* Internal IRQ Destination 10 */
 928         u8      res92[12];
 929         u32     iivpr11;        /* Internal IRQ Vector/Priority 11 */
 930         u8      res93[12];
 931         u32     iidr11;         /* Internal IRQ Destination 11 */
 932         u8      res94[12];
 933         u32     iivpr12;        /* Internal IRQ Vector/Priority 12 */
 934         u8      res95[12];
 935         u32     iidr12;         /* Internal IRQ Destination 12 */
 936         u8      res96[12];
 937         u32     iivpr13;        /* Internal IRQ Vector/Priority 13 */
 938         u8      res97[12];
 939         u32     iidr13;         /* Internal IRQ Destination 13 */
 940         u8      res98[12];
 941         u32     iivpr14;        /* Internal IRQ Vector/Priority 14 */
 942         u8      res99[12];
 943         u32     iidr14;         /* Internal IRQ Destination 14 */
 944         u8      res100[12];
 945         u32     iivpr15;        /* Internal IRQ Vector/Priority 15 */
 946         u8      res101[12];
 947         u32     iidr15;         /* Internal IRQ Destination 15 */
 948         u8      res102[12];
 949         u32     iivpr16;        /* Internal IRQ Vector/Priority 16 */
 950         u8      res103[12];
 951         u32     iidr16;         /* Internal IRQ Destination 16 */
 952         u8      res104[12];
 953         u32     iivpr17;        /* Internal IRQ Vector/Priority 17 */
 954         u8      res105[12];
 955         u32     iidr17;         /* Internal IRQ Destination 17 */
 956         u8      res106[12];
 957         u32     iivpr18;        /* Internal IRQ Vector/Priority 18 */
 958         u8      res107[12];
 959         u32     iidr18;         /* Internal IRQ Destination 18 */
 960         u8      res108[12];
 961         u32     iivpr19;        /* Internal IRQ Vector/Priority 19 */
 962         u8      res109[12];
 963         u32     iidr19;         /* Internal IRQ Destination 19 */
 964         u8      res110[12];
 965         u32     iivpr20;        /* Internal IRQ Vector/Priority 20 */
 966         u8      res111[12];
 967         u32     iidr20;         /* Internal IRQ Destination 20 */
 968         u8      res112[12];
 969         u32     iivpr21;        /* Internal IRQ Vector/Priority 21 */
 970         u8      res113[12];
 971         u32     iidr21;         /* Internal IRQ Destination 21 */
 972         u8      res114[12];
 973         u32     iivpr22;        /* Internal IRQ Vector/Priority 22 */
 974         u8      res115[12];
 975         u32     iidr22;         /* Internal IRQ Destination 22 */
 976         u8      res116[12];
 977         u32     iivpr23;        /* Internal IRQ Vector/Priority 23 */
 978         u8      res117[12];
 979         u32     iidr23;         /* Internal IRQ Destination 23 */
 980         u8      res118[12];
 981         u32     iivpr24;        /* Internal IRQ Vector/Priority 24 */
 982         u8      res119[12];
 983         u32     iidr24;         /* Internal IRQ Destination 24 */
 984         u8      res120[12];
 985         u32     iivpr25;        /* Internal IRQ Vector/Priority 25 */
 986         u8      res121[12];
 987         u32     iidr25;         /* Internal IRQ Destination 25 */
 988         u8      res122[12];
 989         u32     iivpr26;        /* Internal IRQ Vector/Priority 26 */
 990         u8      res123[12];
 991         u32     iidr26;         /* Internal IRQ Destination 26 */
 992         u8      res124[12];
 993         u32     iivpr27;        /* Internal IRQ Vector/Priority 27 */
 994         u8      res125[12];
 995         u32     iidr27;         /* Internal IRQ Destination 27 */
 996         u8      res126[12];
 997         u32     iivpr28;        /* Internal IRQ Vector/Priority 28 */
 998         u8      res127[12];
 999         u32     iidr28;         /* Internal IRQ Destination 28 */
1000         u8      res128[12];
1001         u32     iivpr29;        /* Internal IRQ Vector/Priority 29 */
1002         u8      res129[12];
1003         u32     iidr29;         /* Internal IRQ Destination 29 */
1004         u8      res130[12];
1005         u32     iivpr30;        /* Internal IRQ Vector/Priority 30 */
1006         u8      res131[12];
1007         u32     iidr30;         /* Internal IRQ Destination 30 */
1008         u8      res132[12];
1009         u32     iivpr31;        /* Internal IRQ Vector/Priority 31 */
1010         u8      res133[12];
1011         u32     iidr31;         /* Internal IRQ Destination 31 */
1012         u8      res134[4108];
1013         u32     mivpr0;         /* Messaging IRQ Vector/Priority 0 */
1014         u8      res135[12];
1015         u32     midr0;          /* Messaging IRQ Destination 0 */
1016         u8      res136[12];
1017         u32     mivpr1;         /* Messaging IRQ Vector/Priority 1 */
1018         u8      res137[12];
1019         u32     midr1;          /* Messaging IRQ Destination 1 */
1020         u8      res138[12];
1021         u32     mivpr2;         /* Messaging IRQ Vector/Priority 2 */
1022         u8      res139[12];
1023         u32     midr2;          /* Messaging IRQ Destination 2 */
1024         u8      res140[12];
1025         u32     mivpr3;         /* Messaging IRQ Vector/Priority 3 */
1026         u8      res141[12];
1027         u32     midr3;          /* Messaging IRQ Destination 3 */
1028         u8      res142[59852];
1029         u32     ipi0dr0;        /* Processor 0 Interprocessor IRQ Dispatch 0 */
1030         u8      res143[12];
1031         u32     ipi0dr1;        /* Processor 0 Interprocessor IRQ Dispatch 1 */
1032         u8      res144[12];
1033         u32     ipi0dr2;        /* Processor 0 Interprocessor IRQ Dispatch 2 */
1034         u8      res145[12];
1035         u32     ipi0dr3;        /* Processor 0 Interprocessor IRQ Dispatch 3 */
1036         u8      res146[12];
1037         u32     ctpr0;          /* Current Task Priority for Processor 0 */
1038         u8      res147[12];
1039         u32     whoami0;        /* Who Am I for Processor 0 */
1040         u8      res148[12];
1041         u32     iack0;          /* IRQ Acknowledge for Processor 0 */
1042         u8      res149[12];
1043         u32     eoi0;           /* End Of IRQ for Processor 0 */
1044         u8      res150[130892];
1045 } ccsr_pic_t;
1046
1047 /* CPM Block */
1048 #ifndef CONFIG_CPM2
1049 typedef struct ccsr_cpm {
1050         u8 res[262144];
1051 } ccsr_cpm_t;
1052 #else
1053 /*
1054  * DPARM
1055  * General SIU
1056  */
1057 typedef struct ccsr_cpm_siu {
1058         u8      res1[80];
1059         u32     smaer;
1060         u32     smser;
1061         u32     smevr;
1062         u8      res2[4];
1063         u32     lmaer;
1064         u32     lmser;
1065         u32     lmevr;
1066         u8      res3[2964];
1067 } ccsr_cpm_siu_t;
1068
1069 /* IRQ Controller */
1070 typedef struct ccsr_cpm_intctl {
1071         u16     sicr;
1072         u8      res1[2];
1073         u32     sivec;
1074         u32     sipnrh;
1075         u32     sipnrl;
1076         u32     siprr;
1077         u32     scprrh;
1078         u32     scprrl;
1079         u32     simrh;
1080         u32     simrl;
1081         u32     siexr;
1082         u8      res2[88];
1083         u32     sccr;
1084         u8      res3[124];
1085 } ccsr_cpm_intctl_t;
1086
1087 /* input/output port */
1088 typedef struct ccsr_cpm_iop {
1089         u32     pdira;
1090         u32     ppara;
1091         u32     psora;
1092         u32     podra;
1093         u32     pdata;
1094         u8      res1[12];
1095         u32     pdirb;
1096         u32     pparb;
1097         u32     psorb;
1098         u32     podrb;
1099         u32     pdatb;
1100         u8      res2[12];
1101         u32     pdirc;
1102         u32     pparc;
1103         u32     psorc;
1104         u32     podrc;
1105         u32     pdatc;
1106         u8      res3[12];
1107         u32     pdird;
1108         u32     ppard;
1109         u32     psord;
1110         u32     podrd;
1111         u32     pdatd;
1112         u8      res4[12];
1113 } ccsr_cpm_iop_t;
1114
1115 /* CPM timers */
1116 typedef struct ccsr_cpm_timer {
1117         u8      tgcr1;
1118         u8      res1[3];
1119         u8      tgcr2;
1120         u8      res2[11];
1121         u16     tmr1;
1122         u16     tmr2;
1123         u16     trr1;
1124         u16     trr2;
1125         u16     tcr1;
1126         u16     tcr2;
1127         u16     tcn1;
1128         u16     tcn2;
1129         u16     tmr3;
1130         u16     tmr4;
1131         u16     trr3;
1132         u16     trr4;
1133         u16     tcr3;
1134         u16     tcr4;
1135         u16     tcn3;
1136         u16     tcn4;
1137         u16     ter1;
1138         u16     ter2;
1139         u16     ter3;
1140         u16     ter4;
1141         u8      res3[608];
1142 } ccsr_cpm_timer_t;
1143
1144 /* SDMA */
1145 typedef struct ccsr_cpm_sdma {
1146         u8      sdsr;
1147         u8      res1[3];
1148         u8      sdmr;
1149         u8      res2[739];
1150 } ccsr_cpm_sdma_t;
1151
1152 /* FCC1 */
1153 typedef struct ccsr_cpm_fcc1 {
1154         u32     gfmr;
1155         u32     fpsmr;
1156         u16     ftodr;
1157         u8      res1[2];
1158         u16     fdsr;
1159         u8      res2[2];
1160         u16     fcce;
1161         u8      res3[2];
1162         u16     fccm;
1163         u8      res4[2];
1164         u8      fccs;
1165         u8      res5[3];
1166         u8      ftirr_phy[4];
1167 } ccsr_cpm_fcc1_t;
1168
1169 /* FCC2 */
1170 typedef struct ccsr_cpm_fcc2 {
1171         u32     gfmr;
1172         u32     fpsmr;
1173         u16     ftodr;
1174         u8      res1[2];
1175         u16     fdsr;
1176         u8      res2[2];
1177         u16     fcce;
1178         u8      res3[2];
1179         u16     fccm;
1180         u8      res4[2];
1181         u8      fccs;
1182         u8      res5[3];
1183         u8      ftirr_phy[4];
1184 } ccsr_cpm_fcc2_t;
1185
1186 /* FCC3 */
1187 typedef struct ccsr_cpm_fcc3 {
1188         u32     gfmr;
1189         u32     fpsmr;
1190         u16     ftodr;
1191         u8      res1[2];
1192         u16     fdsr;
1193         u8      res2[2];
1194         u16     fcce;
1195         u8      res3[2];
1196         u16     fccm;
1197         u8      res4[2];
1198         u8      fccs;
1199         u8      res5[3];
1200         u8      res[36];
1201 } ccsr_cpm_fcc3_t;
1202
1203 /* FCC1 extended */
1204 typedef struct ccsr_cpm_fcc1_ext {
1205         u32     firper;
1206         u32     firer;
1207         u32     firsr_h;
1208         u32     firsr_l;
1209         u8      gfemr;
1210         u8      res[15];
1211
1212 } ccsr_cpm_fcc1_ext_t;
1213
1214 /* FCC2 extended */
1215 typedef struct ccsr_cpm_fcc2_ext {
1216         u32     firper;
1217         u32     firer;
1218         u32     firsr_h;
1219         u32     firsr_l;
1220         u8      gfemr;
1221         u8      res[31];
1222 } ccsr_cpm_fcc2_ext_t;
1223
1224 /* FCC3 extended */
1225 typedef struct ccsr_cpm_fcc3_ext {
1226         u8      gfemr;
1227         u8      res[47];
1228 } ccsr_cpm_fcc3_ext_t;
1229
1230 /* TC layers */
1231 typedef struct ccsr_cpm_tmp1 {
1232         u8      res[496];
1233 } ccsr_cpm_tmp1_t;
1234
1235 /* BRGs:5,6,7,8 */
1236 typedef struct ccsr_cpm_brg2 {
1237         u32     brgc5;
1238         u32     brgc6;
1239         u32     brgc7;
1240         u32     brgc8;
1241         u8      res[608];
1242 } ccsr_cpm_brg2_t;
1243
1244 /* I2C */
1245 typedef struct ccsr_cpm_i2c {
1246         u8      i2mod;
1247         u8      res1[3];
1248         u8      i2add;
1249         u8      res2[3];
1250         u8      i2brg;
1251         u8      res3[3];
1252         u8      i2com;
1253         u8      res4[3];
1254         u8      i2cer;
1255         u8      res5[3];
1256         u8      i2cmr;
1257         u8      res6[331];
1258 } ccsr_cpm_i2c_t;
1259
1260 /* CPM core */
1261 typedef struct ccsr_cpm_cp {
1262         u32     cpcr;
1263         u32     rccr;
1264         u8      res1[14];
1265         u16     rter;
1266         u8      res2[2];
1267         u16     rtmr;
1268         u16     rtscr;
1269         u8      res3[2];
1270         u32     rtsr;
1271         u8      res4[12];
1272 } ccsr_cpm_cp_t;
1273
1274 /* BRGs:1,2,3,4 */
1275 typedef struct ccsr_cpm_brg1 {
1276         u32     brgc1;
1277         u32     brgc2;
1278         u32     brgc3;
1279         u32     brgc4;
1280 } ccsr_cpm_brg1_t;
1281
1282 /* SCC1-SCC4 */
1283 typedef struct ccsr_cpm_scc {
1284         u32     gsmrl;
1285         u32     gsmrh;
1286         u16     psmr;
1287         u8      res1[2];
1288         u16     todr;
1289         u16     dsr;
1290         u16     scce;
1291         u8      res2[2];
1292         u16     sccm;
1293         u8      res3;
1294         u8      sccs;
1295         u8      res4[8];
1296 } ccsr_cpm_scc_t;
1297
1298 typedef struct ccsr_cpm_tmp2 {
1299         u8      res[32];
1300 } ccsr_cpm_tmp2_t;
1301
1302 /* SPI */
1303 typedef struct ccsr_cpm_spi {
1304         u16     spmode;
1305         u8      res1[4];
1306         u8      spie;
1307         u8      res2[3];
1308         u8      spim;
1309         u8      res3[2];
1310         u8      spcom;
1311         u8      res4[82];
1312 } ccsr_cpm_spi_t;
1313
1314 /* CPM MUX */
1315 typedef struct ccsr_cpm_mux {
1316         u8      cmxsi1cr;
1317         u8      res1;
1318         u8      cmxsi2cr;
1319         u8      res2;
1320         u32     cmxfcr;
1321         u32     cmxscr;
1322         u8      res3[2];
1323         u16     cmxuar;
1324         u8      res4[16];
1325 } ccsr_cpm_mux_t;
1326
1327 /* SI,MCC,etc */
1328 typedef struct ccsr_cpm_tmp3 {
1329         u8 res[58592];
1330 } ccsr_cpm_tmp3_t;
1331
1332 typedef struct ccsr_cpm_iram {
1333         u32     iram[8192];
1334         u8      res[98304];
1335 } ccsr_cpm_iram_t;
1336
1337 typedef struct ccsr_cpm {
1338         /* Some references are into the unique & known dpram spaces,
1339          * others are from the generic base.
1340          */
1341 #define im_dprambase            im_dpram1
1342         u8                      im_dpram1[16*1024];
1343         u8                      res1[16*1024];
1344         u8                      im_dpram2[16*1024];
1345         u8                      res2[16*1024];
1346         ccsr_cpm_siu_t          im_cpm_siu; /* SIU Configuration */
1347         ccsr_cpm_intctl_t       im_cpm_intctl; /* IRQ Controller */
1348         ccsr_cpm_iop_t          im_cpm_iop; /* IO Port control/status */
1349         ccsr_cpm_timer_t        im_cpm_timer; /* CPM timers */
1350         ccsr_cpm_sdma_t         im_cpm_sdma; /* SDMA control/status */
1351         ccsr_cpm_fcc1_t         im_cpm_fcc1;
1352         ccsr_cpm_fcc2_t         im_cpm_fcc2;
1353         ccsr_cpm_fcc3_t         im_cpm_fcc3;
1354         ccsr_cpm_fcc1_ext_t     im_cpm_fcc1_ext;
1355         ccsr_cpm_fcc2_ext_t     im_cpm_fcc2_ext;
1356         ccsr_cpm_fcc3_ext_t     im_cpm_fcc3_ext;
1357         ccsr_cpm_tmp1_t         im_cpm_tmp1;
1358         ccsr_cpm_brg2_t         im_cpm_brg2;
1359         ccsr_cpm_i2c_t          im_cpm_i2c;
1360         ccsr_cpm_cp_t           im_cpm_cp;
1361         ccsr_cpm_brg1_t         im_cpm_brg1;
1362         ccsr_cpm_scc_t          im_cpm_scc[4];
1363         ccsr_cpm_tmp2_t         im_cpm_tmp2;
1364         ccsr_cpm_spi_t          im_cpm_spi;
1365         ccsr_cpm_mux_t          im_cpm_mux;
1366         ccsr_cpm_tmp3_t         im_cpm_tmp3;
1367         ccsr_cpm_iram_t         im_cpm_iram;
1368 } ccsr_cpm_t;
1369 #endif
1370
1371 /* RapidIO Registers */
1372 typedef struct ccsr_rio {
1373         u32     didcar;         /* Device Identity Capability */
1374         u32     dicar;          /* Device Information Capability */
1375         u32     aidcar;         /* Assembly Identity Capability */
1376         u32     aicar;          /* Assembly Information Capability */
1377         u32     pefcar;         /* Processing Element Features Capability */
1378         u32     spicar;         /* Switch Port Information Capability */
1379         u32     socar;          /* Source Operations Capability */
1380         u32     docar;          /* Destination Operations Capability */
1381         u8      res1[32];
1382         u32     msr;            /* Mailbox Cmd And Status */
1383         u32     pwdcsr;         /* Port-Write & Doorbell Cmd And Status */
1384         u8      res2[4];
1385         u32     pellccsr;       /* Processing Element Logic Layer CCSR */
1386         u8      res3[12];
1387         u32     lcsbacsr;       /* Local Cfg Space Base Addr Cmd & Status */
1388         u32     bdidcsr;        /* Base Device ID Cmd & Status */
1389         u8      res4[4];
1390         u32     hbdidlcsr;      /* Host Base Device ID Lock Cmd & Status */
1391         u32     ctcsr;          /* Component Tag Cmd & Status */
1392         u8      res5[144];
1393         u32     pmbh0csr;       /* Port Maint. Block Hdr 0 Cmd & Status */
1394         u8      res6[28];
1395         u32     pltoccsr;       /* Port Link Time-out Ctrl Cmd & Status */
1396         u32     prtoccsr;       /* Port Response Time-out Ctrl Cmd & Status */
1397         u8      res7[20];
1398         u32     pgccsr;         /* Port General Cmd & Status */
1399         u32     plmreqcsr;      /* Port Link Maint. Request Cmd & Status */
1400         u32     plmrespcsr;     /* Port Link Maint. Response Cmd & Status */
1401         u32     plascsr;        /* Port Local Ackid Status Cmd & Status */
1402         u8      res8[12];
1403         u32     pescsr;         /* Port Error & Status Cmd & Status */
1404         u32     pccsr;          /* Port Control Cmd & Status */
1405         u8      res9[65184];
1406         u32     cr;             /* Port Control Cmd & Status */
1407         u8      res10[12];
1408         u32     pcr;            /* Port Configuration */
1409         u32     peir;           /* Port Error Injection */
1410         u8      res11[3048];
1411         u32     rowtar0;        /* RIO Outbound Window Translation Addr 0 */
1412         u8      res12[12];
1413         u32     rowar0;         /* RIO Outbound Attrs 0 */
1414         u8      res13[12];
1415         u32     rowtar1;        /* RIO Outbound Window Translation Addr 1 */
1416         u8      res14[4];
1417         u32     rowbar1;        /* RIO Outbound Window Base Addr 1 */
1418         u8      res15[4];
1419         u32     rowar1;         /* RIO Outbound Attrs 1 */
1420         u8      res16[12];
1421         u32     rowtar2;        /* RIO Outbound Window Translation Addr 2 */
1422         u8      res17[4];
1423         u32     rowbar2;        /* RIO Outbound Window Base Addr 2 */
1424         u8      res18[4];
1425         u32     rowar2;         /* RIO Outbound Attrs 2 */
1426         u8      res19[12];
1427         u32     rowtar3;        /* RIO Outbound Window Translation Addr 3 */
1428         u8      res20[4];
1429         u32     rowbar3;        /* RIO Outbound Window Base Addr 3 */
1430         u8      res21[4];
1431         u32     rowar3;         /* RIO Outbound Attrs 3 */
1432         u8      res22[12];
1433         u32     rowtar4;        /* RIO Outbound Window Translation Addr 4 */
1434         u8      res23[4];
1435         u32     rowbar4;        /* RIO Outbound Window Base Addr 4 */
1436         u8      res24[4];
1437         u32     rowar4;         /* RIO Outbound Attrs 4 */
1438         u8      res25[12];
1439         u32     rowtar5;        /* RIO Outbound Window Translation Addr 5 */
1440         u8      res26[4];
1441         u32     rowbar5;        /* RIO Outbound Window Base Addr 5 */
1442         u8      res27[4];
1443         u32     rowar5;         /* RIO Outbound Attrs 5 */
1444         u8      res28[12];
1445         u32     rowtar6;        /* RIO Outbound Window Translation Addr 6 */
1446         u8      res29[4];
1447         u32     rowbar6;        /* RIO Outbound Window Base Addr 6 */
1448         u8      res30[4];
1449         u32     rowar6;         /* RIO Outbound Attrs 6 */
1450         u8      res31[12];
1451         u32     rowtar7;        /* RIO Outbound Window Translation Addr 7 */
1452         u8      res32[4];
1453         u32     rowbar7;        /* RIO Outbound Window Base Addr 7 */
1454         u8      res33[4];
1455         u32     rowar7;         /* RIO Outbound Attrs 7 */
1456         u8      res34[12];
1457         u32     rowtar8;        /* RIO Outbound Window Translation Addr 8 */
1458         u8      res35[4];
1459         u32     rowbar8;        /* RIO Outbound Window Base Addr 8 */
1460         u8      res36[4];
1461         u32     rowar8;         /* RIO Outbound Attrs 8 */
1462         u8      res37[76];
1463         u32     riwtar4;        /* RIO Inbound Window Translation Addr 4 */
1464         u8      res38[4];
1465         u32     riwbar4;        /* RIO Inbound Window Base Addr 4 */
1466         u8      res39[4];
1467         u32     riwar4;         /* RIO Inbound Attrs 4 */
1468         u8      res40[12];
1469         u32     riwtar3;        /* RIO Inbound Window Translation Addr 3 */
1470         u8      res41[4];
1471         u32     riwbar3;        /* RIO Inbound Window Base Addr 3 */
1472         u8      res42[4];
1473         u32     riwar3;         /* RIO Inbound Attrs 3 */
1474         u8      res43[12];
1475         u32     riwtar2;        /* RIO Inbound Window Translation Addr 2 */
1476         u8      res44[4];
1477         u32     riwbar2;        /* RIO Inbound Window Base Addr 2 */
1478         u8      res45[4];
1479         u32     riwar2;         /* RIO Inbound Attrs 2 */
1480         u8      res46[12];
1481         u32     riwtar1;        /* RIO Inbound Window Translation Addr 1 */
1482         u8      res47[4];
1483         u32     riwbar1;        /* RIO Inbound Window Base Addr 1 */
1484         u8      res48[4];
1485         u32     riwar1;         /* RIO Inbound Attrs 1 */
1486         u8      res49[12];
1487         u32     riwtar0;        /* RIO Inbound Window Translation Addr 0 */
1488         u8      res50[12];
1489         u32     riwar0;         /* RIO Inbound Attrs 0 */
1490         u8      res51[12];
1491         u32     pnfedr;         /* Port Notification/Fatal Error Detect */
1492         u32     pnfedir;        /* Port Notification/Fatal Error Detect */
1493         u32     pnfeier;        /* Port Notification/Fatal Error IRQ Enable */
1494         u32     pecr;           /* Port Error Control */
1495         u32     pepcsr0;        /* Port Error Packet/Control Symbol 0 */
1496         u32     pepr1;          /* Port Error Packet 1 */
1497         u32     pepr2;          /* Port Error Packet 2 */
1498         u8      res52[4];
1499         u32     predr;          /* Port Recoverable Error Detect */
1500         u8      res53[4];
1501         u32     pertr;          /* Port Error Recovery Threshold */
1502         u32     prtr;           /* Port Retry Threshold */
1503         u8      res54[464];
1504         u32     omr;            /* Outbound Mode */
1505         u32     osr;            /* Outbound Status */
1506         u32     eodqtpar;       /* Extended Outbound Desc Queue Tail Ptr Addr */
1507         u32     odqtpar;        /* Outbound Desc Queue Tail Ptr Addr */
1508         u32     eosar;          /* Extended Outbound Unit Source Addr */
1509         u32     osar;           /* Outbound Unit Source Addr */
1510         u32     odpr;           /* Outbound Destination Port */
1511         u32     odatr;          /* Outbound Destination Attrs */
1512         u32     odcr;           /* Outbound Doubleword Count */
1513         u32     eodqhpar;       /* Extended Outbound Desc Queue Head Ptr Addr */
1514         u32     odqhpar;        /* Outbound Desc Queue Head Ptr Addr */
1515         u8      res55[52];
1516         u32     imr;            /* Outbound Mode */
1517         u32     isr;            /* Inbound Status */
1518         u32     eidqtpar;       /* Extended Inbound Desc Queue Tail Ptr Addr */
1519         u32     idqtpar;        /* Inbound Desc Queue Tail Ptr Addr */
1520         u32     eifqhpar;       /* Extended Inbound Frame Queue Head Ptr Addr */
1521         u32     ifqhpar;        /* Inbound Frame Queue Head Ptr Addr */
1522         u8      res56[1000];
1523         u32     dmr;            /* Doorbell Mode */
1524         u32     dsr;            /* Doorbell Status */
1525         u32     edqtpar;        /* Extended Doorbell Queue Tail Ptr Addr */
1526         u32     dqtpar;         /* Doorbell Queue Tail Ptr Addr */
1527         u32     edqhpar;        /* Extended Doorbell Queue Head Ptr Addr */
1528         u32     dqhpar;         /* Doorbell Queue Head Ptr Addr */
1529         u8      res57[104];
1530         u32     pwmr;           /* Port-Write Mode */
1531         u32     pwsr;           /* Port-Write Status */
1532         u32     epwqbar;        /* Extended Port-Write Queue Base Addr */
1533         u32     pwqbar;         /* Port-Write Queue Base Addr */
1534         u8      res58[60176];
1535 } ccsr_rio_t;
1536
1537 /* Quick Engine Block Pin Muxing Registers */
1538 typedef struct par_io {
1539         u32     cpodr;
1540         u32     cpdat;
1541         u32     cpdir1;
1542         u32     cpdir2;
1543         u32     cppar1;
1544         u32     cppar2;
1545         u8      res[8];
1546 } par_io_t;
1547
1548 #ifdef CONFIG_SYS_FSL_CPC
1549 /*
1550  * Define a single offset that is the start of all the CPC register
1551  * blocks - if there is more than one CPC, we expect these to be
1552  * contiguous 4k regions
1553  */
1554
1555 typedef struct cpc_corenet {
1556         u32     cpccsr0;        /* Config/status reg */
1557         u32     res1;
1558         u32     cpccfg0;        /* Configuration register */
1559         u32     res2;
1560         u32     cpcewcr0;       /* External Write reg 0 */
1561         u32     cpcewabr0;      /* External write base reg 0 */
1562         u32     res3[2];
1563         u32     cpcewcr1;       /* External Write reg 1 */
1564         u32     cpcewabr1;      /* External write base reg 1 */
1565         u32     res4[54];
1566         u32     cpcsrcr1;       /* SRAM control reg 1 */
1567         u32     cpcsrcr0;       /* SRAM control reg 0 */
1568         u32     res5[62];
1569         struct {
1570                 u32     id;     /* partition ID */
1571                 u32     res;
1572                 u32     alloc;  /* partition allocation */
1573                 u32     way;    /* partition way */
1574         } partition_regs[16];
1575         u32     res6[704];
1576         u32     cpcerrinjhi;    /* Error injection high */
1577         u32     cpcerrinjlo;    /* Error injection lo */
1578         u32     cpcerrinjctl;   /* Error injection control */
1579         u32     res7[5];
1580         u32     cpccaptdatahi;  /* capture data high */
1581         u32     cpccaptdatalo;  /* capture data low */
1582         u32     cpcaptecc;      /* capture ECC */
1583         u32     res8[5];
1584         u32     cpcerrdet;      /* error detect */
1585         u32     cpcerrdis;      /* error disable */
1586         u32     cpcerrinten;    /* errir interrupt enable */
1587         u32     cpcerrattr;     /* error attribute */
1588         u32     cpcerreaddr;    /* error extended address */
1589         u32     cpcerraddr;     /* error address */
1590         u32     cpcerrctl;      /* error control */
1591         u32     res9[105];      /* pad out to 4k */
1592 } cpc_corenet_t;
1593
1594 #define CPC_CSR0_CE     0x80000000      /* Cache Enable */
1595 #define CPC_CSR0_PE     0x40000000      /* Enable ECC */
1596 #define CPC_CSR0_FI     0x00200000      /* Cache Flash Invalidate */
1597 #define CPC_CSR0_WT     0x00080000      /* Write-through mode */
1598 #define CPC_CSR0_FL     0x00000800      /* Hardware cache flush */
1599 #define CPC_CSR0_LFC    0x00000400      /* Cache Lock Flash Clear */
1600 #define CPC_CFG0_SZ_MASK        0x00003fff
1601 #define CPC_CFG0_SZ_K(x)        ((x & CPC_CFG0_SZ_MASK) << 6)
1602 #define CPC_CFG0_NUM_WAYS(x)    (((x >> 14) & 0x1f) + 1)
1603 #define CPC_CFG0_LINE_SZ(x)     ((((x >> 23) & 0x3) + 1) * 32)
1604 #define CPC_SRCR1_SRBARU_MASK   0x0000ffff
1605 #define CPC_SRCR1_SRBARU(x)     (((unsigned long long)x >> 32) \
1606                                  & CPC_SRCR1_SRBARU_MASK)
1607 #define CPC_SRCR0_SRBARL_MASK   0xffff8000
1608 #define CPC_SRCR0_SRBARL(x)     (x & CPC_SRCR0_SRBARL_MASK)
1609 #define CPC_SRCR0_INTLVEN       0x00000100
1610 #define CPC_SRCR0_SRAMSZ_1_WAY  0x00000000
1611 #define CPC_SRCR0_SRAMSZ_2_WAY  0x00000002
1612 #define CPC_SRCR0_SRAMSZ_4_WAY  0x00000004
1613 #define CPC_SRCR0_SRAMSZ_8_WAY  0x00000006
1614 #define CPC_SRCR0_SRAMSZ_16_WAY 0x00000008
1615 #define CPC_SRCR0_SRAMSZ_32_WAY 0x0000000a
1616 #define CPC_SRCR0_SRAMEN        0x00000001
1617 #define CPC_ERRDIS_TMHITDIS     0x00000080      /* multi-way hit disable */
1618 #endif /* CONFIG_SYS_FSL_CPC */
1619
1620 /* Global Utilities Block */
1621 #ifdef CONFIG_FSL_CORENET
1622 typedef struct ccsr_gur {
1623         u32     porsr1;         /* POR status */
1624         u8      res1[28];
1625         u32     gpporcr1;       /* General-purpose POR configuration */
1626         u8      res2[12];
1627         u32     gpiocr;         /* GPIO control */
1628         u8      res3[12];
1629         u32     gpoutdr;        /* General-purpose output data */
1630         u8      res4[12];
1631         u32     gpindr;         /* General-purpose input data */
1632         u8      res5[12];
1633         u32     alt_pmuxcr;     /* Alt function signal multiplex control */
1634         u8      res6[12];
1635         u32     devdisr;        /* Device disable control */
1636 #define FSL_CORENET_DEVDISR_PCIE1       0x80000000
1637 #define FSL_CORENET_DEVDISR_PCIE2       0x40000000
1638 #define FSL_CORENET_DEVDISR_PCIE3       0x20000000
1639 #define FSL_CORENET_DEVDISR_PCIE4       0x10000000
1640 #define FSL_CORENET_DEVDISR_RMU         0x08000000
1641 #define FSL_CORENET_DEVDISR_SRIO1       0x04000000
1642 #define FSL_CORENET_DEVDISR_SRIO2       0x02000000
1643 #define FSL_CORENET_DEVDISR_DMA1        0x00400000
1644 #define FSL_CORENET_DEVDISR_DMA2        0x00200000
1645 #define FSL_CORENET_DEVDISR_DDR1        0x00100000
1646 #define FSL_CORENET_DEVDISR_DDR2        0x00080000
1647 #define FSL_CORENET_DEVDISR_DBG         0x00010000
1648 #define FSL_CORENET_DEVDISR_NAL         0x00008000
1649 #define FSL_CORENET_DEVDISR_SATA1       0x00004000
1650 #define FSL_CORENET_DEVDISR_SATA2       0x00002000
1651 #define FSL_CORENET_DEVDISR_ELBC        0x00001000
1652 #define FSL_CORENET_DEVDISR_USB1        0x00000800
1653 #define FSL_CORENET_DEVDISR_USB2        0x00000400
1654 #define FSL_CORENET_DEVDISR_ESDHC       0x00000100
1655 #define FSL_CORENET_DEVDISR_GPIO        0x00000080
1656 #define FSL_CORENET_DEVDISR_ESPI        0x00000040
1657 #define FSL_CORENET_DEVDISR_I2C1        0x00000020
1658 #define FSL_CORENET_DEVDISR_I2C2        0x00000010
1659 #define FSL_CORENET_DEVDISR_DUART1      0x00000002
1660 #define FSL_CORENET_DEVDISR_DUART2      0x00000001
1661         u32     devdisr2;       /* Device disable control 2 */
1662 #define FSL_CORENET_DEVDISR2_PME        0x80000000
1663 #define FSL_CORENET_DEVDISR2_SEC        0x40000000
1664 #define FSL_CORENET_DEVDISR2_QMBM       0x08000000
1665 #define FSL_CORENET_DEVDISR2_FM1        0x02000000
1666 #define FSL_CORENET_DEVDISR2_10GEC1     0x01000000
1667 #define FSL_CORENET_DEVDISR2_DTSEC1_1   0x00800000
1668 #define FSL_CORENET_DEVDISR2_DTSEC1_2   0x00400000
1669 #define FSL_CORENET_DEVDISR2_DTSEC1_3   0x00200000
1670 #define FSL_CORENET_DEVDISR2_DTSEC1_4   0x00100000
1671 #define FSL_CORENET_DEVDISR2_DTSEC1_5   0x00080000
1672 #define FSL_CORENET_DEVDISR2_FM2        0x00020000
1673 #define FSL_CORENET_DEVDISR2_10GEC2     0x00010000
1674 #define FSL_CORENET_DEVDISR2_DTSEC2_1   0x00008000
1675 #define FSL_CORENET_DEVDISR2_DTSEC2_2   0x00004000
1676 #define FSL_CORENET_DEVDISR2_DTSEC2_3   0x00002000
1677 #define FSL_CORENET_DEVDISR2_DTSEC2_4   0x00001000
1678 #define FSL_CORENET_NUM_DEVDISR         2
1679         u8      res7[8];
1680         u32     powmgtcsr;      /* Power management status & control */
1681         u8      res8[12];
1682         u32     coredisru;      /* uppper portion for support of 64 cores */
1683         u32     coredisrl;      /* lower portion for support of 64 cores */
1684         u8      res9[8];
1685         u32     pvr;            /* Processor version */
1686         u32     svr;            /* System version */
1687         u8      res10[8];
1688         u32     rstcr;          /* Reset control */
1689         u32     rstrqpblsr;     /* Reset request preboot loader status */
1690         u8      res11[8];
1691         u32     rstrqmr1;       /* Reset request mask */
1692         u8      res12[4];
1693         u32     rstrqsr1;       /* Reset request status */
1694         u8      res13[4];
1695         u8      res14[4];
1696         u32     rstrqwdtmrl;    /* Reset request WDT mask */
1697         u8      res15[4];
1698         u32     rstrqwdtsrl;    /* Reset request WDT status */
1699         u8      res16[4];
1700         u32     brrl;           /* Boot release */
1701         u8      res17[24];
1702         u32     rcwsr[16];      /* Reset control word status */
1703 #define FSL_CORENET_RCWSR4_SRDS_PRTCL           0xfc000000
1704 #define FSL_CORENET_RCWSR5_DDR_SYNC             0x00000080
1705 #define FSL_CORENET_RCWSR5_DDR_SYNC_SHIFT                7
1706 #define FSL_CORENET_RCWSR5_SRDS_EN              0x00002000
1707 #define FSL_CORENET_RCWSRn_SRDS_LPD_B2          0x3c000000 /* bits 162..165 */
1708 #define FSL_CORENET_RCWSRn_SRDS_LPD_B3          0x003c0000 /* bits 170..173 */
1709 #define FSL_CORENET_RCWSR7_MCK_TO_PLAT_RAT      0x00400000
1710 #define FSL_CORENET_RCWSR8_HOST_AGT_B1          0x00e00000
1711 #define FSL_CORENET_RCWSR8_HOST_AGT_B2          0x00100000
1712 #define FSL_CORENET_RCWSR11_EC1                 0x00c00000 /* bits 360..361 */
1713 #define FSL_CORENET_RCWSR11_EC1_FM1_DTSEC1      0x00000000
1714 #define FSL_CORENET_RCWSR11_EC1_FM1_USB1        0x00800000
1715 #define FSL_CORENET_RCWSR11_EC2                 0x001c0000 /* bits 363..365 */
1716 #define FSL_CORENET_RCWSR11_EC2_FM2_DTSEC1      0x00000000
1717 #define FSL_CORENET_RCWSR11_EC2_FM1_DTSEC2      0x00080000
1718 #define FSL_CORENET_RCWSR11_EC2_USB2            0x00100000
1719         u8      res18[192];
1720         u32     scratchrw[4];   /* Scratch Read/Write */
1721         u8      res19[240];
1722         u32     scratchw1r[4];  /* Scratch Read (Write once) */
1723         u8      res20[240];
1724         u32     scrtsr[8];      /* Core reset status */
1725         u8      res21[224];
1726         u32     pex1liodnr;     /* PCI Express 1 LIODN */
1727         u32     pex2liodnr;     /* PCI Express 2 LIODN */
1728         u32     pex3liodnr;     /* PCI Express 3 LIODN */
1729         u32     pex4liodnr;     /* PCI Express 4 LIODN */
1730         u32     rio1liodnr;     /* RIO 1 LIODN */
1731         u32     rio2liodnr;     /* RIO 2 LIODN */
1732         u32     rio3liodnr;     /* RIO 3 LIODN */
1733         u32     rio4liodnr;     /* RIO 4 LIODN */
1734         u32     usb1liodnr;     /* USB 1 LIODN */
1735         u32     usb2liodnr;     /* USB 2 LIODN */
1736         u32     usb3liodnr;     /* USB 3 LIODN */
1737         u32     usb4liodnr;     /* USB 4 LIODN */
1738         u32     sdmmc1liodnr;   /* SD/MMC 1 LIODN */
1739         u32     sdmmc2liodnr;   /* SD/MMC 2 LIODN */
1740         u32     sdmmc3liodnr;   /* SD/MMC 3 LIODN */
1741         u32     sdmmc4liodnr;   /* SD/MMC 4 LIODN */
1742         u32     rio1maintliodnr;/* RIO 1 Maintenance LIODN */
1743         u32     rio2maintliodnr;/* RIO 2 Maintenance LIODN */
1744         u32     rio3maintliodnr;/* RIO 3 Maintenance LIODN */
1745         u32     rio4maintliodnr;/* RIO 4 Maintenance LIODN */
1746         u32     sata1liodnr;    /* SATA 1 LIODN */
1747         u32     sata2liodnr;    /* SATA 2 LIODN */
1748         u32     sata3liodnr;    /* SATA 3 LIODN */
1749         u32     sata4liodnr;    /* SATA 4 LIODN */
1750         u8      res22[32];
1751         u32     dma1liodnr;     /* DMA 1 LIODN */
1752         u32     dma2liodnr;     /* DMA 2 LIODN */
1753         u32     dma3liodnr;     /* DMA 3 LIODN */
1754         u32     dma4liodnr;     /* DMA 4 LIODN */
1755         u8      res23[48];
1756         u8      res24[64];
1757         u32     pblsr;          /* Preboot loader status */
1758         u32     pamubypenr;     /* PAMU bypass enable */
1759         u32     dmacr1;         /* DMA control */
1760         u8      res25[4];
1761         u32     gensr1;         /* General status */
1762         u8      res26[12];
1763         u32     gencr1;         /* General control */
1764         u8      res27[12];
1765         u8      res28[4];
1766         u32     cgensrl;        /* Core general status */
1767         u8      res29[8];
1768         u8      res30[4];
1769         u32     cgencrl;        /* Core general control */
1770         u8      res31[184];
1771         u32     sriopstecr;     /* SRIO prescaler timer enable control */
1772         u8      res32[1788];
1773         u32     pmuxcr;         /* Pin multiplexing control */
1774         u8      res33[60];
1775         u32     iovselsr;       /* I/O voltage selection status */
1776         u8      res34[28];
1777         u32     ddrclkdr;       /* DDR clock disable */
1778         u8      res35;
1779         u32     elbcclkdr;      /* eLBC clock disable */
1780         u8      res36[20];
1781         u32     sdhcpcr;        /* eSDHC polarity configuration */
1782         u8      res37[380];
1783 } ccsr_gur_t;
1784
1785 /*
1786  * On p4080 we have an LIODN for msg unit (rmu) but not maintenance
1787  * everything after has RMan thus msg unit LIODN is used for maintenance
1788  */
1789 #define rmuliodnr rio1maintliodnr
1790
1791 typedef struct ccsr_clk {
1792         u32     clkc0csr;       /* Core 0 Clock control/status */
1793         u8      res1[0x1c];
1794         u32     clkc1csr;       /* Core 1 Clock control/status */
1795         u8      res2[0x1c];
1796         u32     clkc2csr;       /* Core 2 Clock control/status */
1797         u8      res3[0x1c];
1798         u32     clkc3csr;       /* Core 3 Clock control/status */
1799         u8      res4[0x1c];
1800         u32     clkc4csr;       /* Core 4 Clock control/status */
1801         u8      res5[0x1c];
1802         u32     clkc5csr;       /* Core 5 Clock control/status */
1803         u8      res6[0x1c];
1804         u32     clkc6csr;       /* Core 6 Clock control/status */
1805         u8      res7[0x1c];
1806         u32     clkc7csr;       /* Core 7 Clock control/status */
1807         u8      res8[0x71c];
1808         u32     pllc1gsr;       /* Cluster PLL 1 General Status */
1809         u8      res10[0x1c];
1810         u32     pllc2gsr;       /* Cluster PLL 2 General Status */
1811         u8      res11[0x1c];
1812         u32     pllc3gsr;       /* Cluster PLL 3 General Status */
1813         u8      res12[0x1c];
1814         u32     pllc4gsr;       /* Cluster PLL 4 General Status */
1815         u8      res13[0x39c];
1816         u32     pllpgsr;        /* Platform PLL General Status */
1817         u8      res14[0x1c];
1818         u32     plldgsr;        /* DDR PLL General Status */
1819         u8      res15[0x3dc];
1820 } ccsr_clk_t;
1821
1822 typedef struct ccsr_rcpm {
1823         u8      res1[4];
1824         u32     cdozsrl;        /* Core Doze Status */
1825         u8      res2[4];
1826         u32     cdozcrl;        /* Core Doze Control */
1827         u8      res3[4];
1828         u32     cnapsrl;        /* Core Nap Status */
1829         u8      res4[4];
1830         u32     cnapcrl;        /* Core Nap Control */
1831         u8      res5[4];
1832         u32     cdozpsrl;       /* Core Doze Previous Status */
1833         u8      res6[4];
1834         u32     cdozpcrl;       /* Core Doze Previous Control */
1835         u8      res7[4];
1836         u32     cwaitsrl;       /* Core Wait Status */
1837         u8      res8[8];
1838         u32     powmgtcsr;      /* Power Mangement Control & Status */
1839         u8      res9[12];
1840         u32     ippdexpcr0;     /* IP Powerdown Exception Control 0 */
1841         u8      res10[12];
1842         u8      res11[4];
1843         u32     cpmimrl;        /* Core PM IRQ Masking */
1844         u8      res12[4];
1845         u32     cpmcimrl;       /* Core PM Critical IRQ Masking */
1846         u8      res13[4];
1847         u32     cpmmcimrl;      /* Core PM Machine Check IRQ Masking */
1848         u8      res14[4];
1849         u32     cpmnmimrl;      /* Core PM NMI Masking */
1850         u8      res15[4];
1851         u32     ctbenrl;        /* Core Time Base Enable */
1852         u8      res16[4];
1853         u32     ctbclkselrl;    /* Core Time Base Clock Select */
1854         u8      res17[4];
1855         u32     ctbhltcrl;      /* Core Time Base Halt Control */
1856         u8      res18[0xf68];
1857 } ccsr_rcpm_t;
1858
1859 #else
1860 typedef struct ccsr_gur {
1861         u32     porpllsr;       /* POR PLL ratio status */
1862 #ifdef CONFIG_MPC8536
1863 #define MPC85xx_PORPLLSR_DDR_RATIO      0x3e000000
1864 #define MPC85xx_PORPLLSR_DDR_RATIO_SHIFT        25
1865 #else
1866 #define MPC85xx_PORPLLSR_DDR_RATIO      0x00003e00
1867 #define MPC85xx_PORPLLSR_DDR_RATIO_SHIFT        9
1868 #endif
1869 #define MPC85xx_PORPLLSR_QE_RATIO       0x3e000000
1870 #define MPC85xx_PORPLLSR_QE_RATIO_SHIFT         25
1871 #define MPC85xx_PORPLLSR_PLAT_RATIO     0x0000003e
1872 #define MPC85xx_PORPLLSR_PLAT_RATIO_SHIFT       1
1873         u32     porbmsr;        /* POR boot mode status */
1874 #define MPC85xx_PORBMSR_HA              0x00070000
1875 #define MPC85xx_PORBMSR_HA_SHIFT        16
1876         u32     porimpscr;      /* POR I/O impedance status & control */
1877         u32     pordevsr;       /* POR I/O device status regsiter */
1878 #define MPC85xx_PORDEVSR_SGMII1_DIS     0x20000000
1879 #define MPC85xx_PORDEVSR_SGMII2_DIS     0x10000000
1880 #define MPC85xx_PORDEVSR_SGMII3_DIS     0x08000000
1881 #define MPC85xx_PORDEVSR_SGMII4_DIS     0x04000000
1882 #define MPC85xx_PORDEVSR_SRDS2_IO_SEL   0x38000000
1883 #define MPC85xx_PORDEVSR_PCI1           0x00800000
1884 #if defined(CONFIG_P1013) || defined(CONFIG_P1022)
1885 #define MPC85xx_PORDEVSR_IO_SEL         0x007c0000
1886 #define MPC85xx_PORDEVSR_IO_SEL_SHIFT   18
1887 #else
1888 #define MPC85xx_PORDEVSR_IO_SEL         0x00780000
1889 #define MPC85xx_PORDEVSR_IO_SEL_SHIFT   19
1890 #endif
1891 #define MPC85xx_PORDEVSR_PCI2_ARB       0x00040000
1892 #define MPC85xx_PORDEVSR_PCI1_ARB       0x00020000
1893 #define MPC85xx_PORDEVSR_PCI1_PCI32     0x00010000
1894 #define MPC85xx_PORDEVSR_PCI1_SPD       0x00008000
1895 #define MPC85xx_PORDEVSR_PCI2_SPD       0x00004000
1896 #define MPC85xx_PORDEVSR_DRAM_RTYPE     0x00000060
1897 #define MPC85xx_PORDEVSR_RIO_CTLS       0x00000008
1898 #define MPC85xx_PORDEVSR_RIO_DEV_ID     0x00000007
1899         u32     pordbgmsr;      /* POR debug mode status */
1900         u32     pordevsr2;      /* POR I/O device status 2 */
1901 /* The 8544 RM says this is bit 26, but it's really bit 24 */
1902 #define MPC85xx_PORDEVSR2_SEC_CFG       0x00000080
1903         u8      res1[8];
1904         u32     gpporcr;        /* General-purpose POR configuration */
1905         u8      res2[12];
1906         u32     gpiocr;         /* GPIO control */
1907         u8      res3[12];
1908 #if defined(CONFIG_MPC8569)
1909         u32     plppar1;        /* Platform port pin assignment 1 */
1910         u32     plppar2;        /* Platform port pin assignment 2 */
1911         u32     plpdir1;        /* Platform port pin direction 1 */
1912         u32     plpdir2;        /* Platform port pin direction 2 */
1913 #else
1914         u32     gpoutdr;        /* General-purpose output data */
1915         u8      res4[12];
1916 #endif
1917         u32     gpindr;         /* General-purpose input data */
1918         u8      res5[12];
1919         u32     pmuxcr;         /* Alt. function signal multiplex control */
1920 #define MPC85xx_PMUXCR_SD_DATA          0x80000000
1921 #define MPC85xx_PMUXCR_SDHC_CD          0x40000000
1922 #define MPC85xx_PMUXCR_SDHC_WP          0x20000000
1923         u32     pmuxcr2;        /* Alt. function signal multiplex control 2 */
1924         u8      res6[8];
1925         u32     devdisr;        /* Device disable control */
1926 #define MPC85xx_DEVDISR_PCI1            0x80000000
1927 #define MPC85xx_DEVDISR_PCI2            0x40000000
1928 #define MPC85xx_DEVDISR_PCIE            0x20000000
1929 #define MPC85xx_DEVDISR_LBC             0x08000000
1930 #define MPC85xx_DEVDISR_PCIE2           0x04000000
1931 #define MPC85xx_DEVDISR_PCIE3           0x02000000
1932 #define MPC85xx_DEVDISR_SEC             0x01000000
1933 #define MPC85xx_DEVDISR_SRIO            0x00080000
1934 #define MPC85xx_DEVDISR_RMSG            0x00040000
1935 #define MPC85xx_DEVDISR_DDR             0x00010000
1936 #define MPC85xx_DEVDISR_CPU             0x00008000
1937 #define MPC85xx_DEVDISR_CPU0            MPC85xx_DEVDISR_CPU
1938 #define MPC85xx_DEVDISR_TB              0x00004000
1939 #define MPC85xx_DEVDISR_TB0             MPC85xx_DEVDISR_TB
1940 #define MPC85xx_DEVDISR_CPU1            0x00002000
1941 #define MPC85xx_DEVDISR_TB1             0x00001000
1942 #define MPC85xx_DEVDISR_DMA             0x00000400
1943 #define MPC85xx_DEVDISR_TSEC1           0x00000080
1944 #define MPC85xx_DEVDISR_TSEC2           0x00000040
1945 #define MPC85xx_DEVDISR_TSEC3           0x00000020
1946 #define MPC85xx_DEVDISR_TSEC4           0x00000010
1947 #define MPC85xx_DEVDISR_I2C             0x00000004
1948 #define MPC85xx_DEVDISR_DUART           0x00000002
1949         u8      res7[12];
1950         u32     powmgtcsr;      /* Power management status & control */
1951         u8      res8[12];
1952         u32     mcpsumr;        /* Machine check summary */
1953         u8      res9[12];
1954         u32     pvr;            /* Processor version */
1955         u32     svr;            /* System version */
1956         u8      res10a[8];
1957         u32     rstcr;          /* Reset control */
1958 #if defined(CONFIG_MPC8568)||defined(CONFIG_MPC8569)
1959         u8      res10b[76];
1960         par_io_t qe_par_io[7];
1961         u8      res10c[1600];
1962 #else
1963         u8      res10b[1868];
1964 #endif
1965         u32     clkdvdr;        /* Clock Divide register */
1966         u8      res10d[1532];
1967         u32     clkocr;         /* Clock out select */
1968         u8      res11[12];
1969         u32     ddrdllcr;       /* DDR DLL control */
1970         u8      res12[12];
1971         u32     lbcdllcr;       /* LBC DLL control */
1972         u8      res13[248];
1973         u32     lbiuiplldcr0;   /* LBIU PLL Debug Reg 0 */
1974         u32     lbiuiplldcr1;   /* LBIU PLL Debug Reg 1 */
1975         u32     ddrioovcr;      /* DDR IO Override Control */
1976         u32     tsec12ioovcr;   /* eTSEC 1/2 IO override control */
1977         u32     tsec34ioovcr;   /* eTSEC 3/4 IO override control */
1978         u8      res15[61648];
1979 } ccsr_gur_t;
1980 #endif
1981
1982 typedef struct serdes_corenet {
1983         struct {
1984                 u32     rstctl; /* Reset Control Register */
1985 #define SRDS_RSTCTL_RST         0x80000000
1986 #define SRDS_RSTCTL_RSTDONE     0x40000000
1987 #define SRDS_RSTCTL_RSTERR      0x20000000
1988 #define SRDS_RSTCTL_SDPD        0x00000020
1989                 u32     pllcr0; /* PLL Control Register 0 */
1990 #define SRDS_PLLCR0_RFCK_SEL_MASK       0x30000000
1991 #define SRDS_PLLCR0_RFCK_SEL_100        0x00000000
1992 #define SRDS_PLLCR0_RFCK_SEL_125        0x10000000
1993 #define SRDS_PLLCR0_RFCK_SEL_156_25     0x20000000
1994 #define SRDS_PLLCR0_FRATE_SEL_MASK      0x00030000
1995 #define SRDS_PLLCR0_FRATE_SEL_5         0x00000000
1996 #define SRDS_PLLCR0_FRATE_SEL_6_25      0x00010000
1997                 u32     pllcr1; /* PLL Control Register 1 */
1998 #define SRDS_PLLCR1_PLL_BWSEL   0x08000000
1999                 u32     res[5];
2000         } bank[3];
2001         u32     res1[12];
2002         u32     srdstcalcr;     /* TX Calibration Control */
2003         u32     res2[3];
2004         u32     srdsrcalcr;     /* RX Calibration Control */
2005         u32     res3[3];
2006         u32     srdsgr0;        /* General Register 0 */
2007         u32     res4[11];
2008         u32     srdspccr0;      /* Protocol Converter Config 0 */
2009         u32     srdspccr1;      /* Protocol Converter Config 1 */
2010         u32     srdspccr2;      /* Protocol Converter Config 2 */
2011 #define SRDS_PCCR2_RST_XGMII1           0x00800000
2012 #define SRDS_PCCR2_RST_XGMII2           0x00400000
2013         u32     res5[197];
2014         struct {
2015                 u32     gcr0;   /* General Control Register 0 */
2016 #define SRDS_GCR0_RRST                  0x00400000
2017 #define SRDS_GCR0_1STLANE               0x00010000
2018                 u32     gcr1;   /* General Control Register 1 */
2019 #define SRDS_GCR1_REIDL_CTL_MASK        0x001f0000
2020 #define SRDS_GCR1_REIDL_CTL_PCIE        0x00100000
2021 #define SRDS_GCR1_REIDL_CTL_SRIO        0x00000000
2022 #define SRDS_GCR1_REIDL_CTL_SGMII       0x00040000
2023 #define SRDS_GCR1_OPAD_CTL              0x04000000
2024                 u32     res1[4];
2025                 u32     tecr0;  /* TX Equalization Control Reg 0 */
2026 #define SRDS_TECR0_TEQ_TYPE_MASK        0x30000000
2027 #define SRDS_TECR0_TEQ_TYPE_2LVL        0x10000000
2028                 u32     res3;
2029                 u32     ttlcr0; /* Transition Tracking Loop Ctrl 0 */
2030                 u32     res4[7];
2031         } lane[24];
2032         u32 res6[384];
2033 } serdes_corenet_t;
2034
2035 enum {
2036         FSL_SRDS_B1_LANE_A = 0,
2037         FSL_SRDS_B1_LANE_B = 1,
2038         FSL_SRDS_B1_LANE_C = 2,
2039         FSL_SRDS_B1_LANE_D = 3,
2040         FSL_SRDS_B1_LANE_E = 4,
2041         FSL_SRDS_B1_LANE_F = 5,
2042         FSL_SRDS_B1_LANE_G = 6,
2043         FSL_SRDS_B1_LANE_H = 7,
2044         FSL_SRDS_B1_LANE_I = 8,
2045         FSL_SRDS_B1_LANE_J = 9,
2046         FSL_SRDS_B2_LANE_A = 16,
2047         FSL_SRDS_B2_LANE_B = 17,
2048         FSL_SRDS_B2_LANE_C = 18,
2049         FSL_SRDS_B2_LANE_D = 19,
2050         FSL_SRDS_B3_LANE_A = 20,
2051         FSL_SRDS_B3_LANE_B = 21,
2052         FSL_SRDS_B3_LANE_C = 22,
2053         FSL_SRDS_B3_LANE_D = 23,
2054 };
2055
2056 /* Security Engine Block (MS = Most Sig., LS = Least Sig.) */
2057 #if CONFIG_SYS_FSL_SEC_COMPAT >= 4
2058 typedef struct ccsr_sec {
2059         u32     res0;
2060         u32     mcfgr;          /* Master CFG Register */
2061         u8      res1[0x8];
2062         struct {
2063                 u32     ms;     /* Job Ring LIODN Register, MS */
2064                 u32     ls;     /* Job Ring LIODN Register, LS */
2065         } jqliodnr[4];
2066         u8      res2[0x30];
2067         struct {
2068                 u32     ms;     /* RTIC LIODN Register, MS */
2069                 u32     ls;     /* RTIC LIODN Register, LS */
2070         } rticliodnr[4];
2071         u8      res3[0x1c];
2072         u32     decorr;         /* DECO Request Register */
2073         struct {
2074                 u32     ms;     /* DECO LIODN Register, MS */
2075                 u32     ls;     /* DECO LIODN Register, LS */
2076         } decoliodnr[5];
2077         u8      res4[0x58];
2078         u32     dar;            /* DECO Avail Register */
2079         u32     drr;            /* DECO Reset Register */
2080         u8      res5[0xe78];
2081         u32     crnr_ms;        /* CHA Revision Number Register, MS */
2082         u32     crnr_ls;        /* CHA Revision Number Register, LS */
2083         u32     ctpr_ms;        /* Compile Time Parameters Register, MS */
2084         u32     ctpr_ls;        /* Compile Time Parameters Register, LS */
2085         u8      res6[0x10];
2086         u32     far_ms;         /* Fault Address Register, MS */
2087         u32     far_ls;         /* Fault Address Register, LS */
2088         u32     falr;           /* Fault Address LIODN Register */
2089         u32     fadr;           /* Fault Address Detail Register */
2090         u8      res7[0x4];
2091         u32     csta;           /* CAAM Status Register */
2092         u8      res8[0x8];
2093         u32     rvid;           /* Run Time Integrity Checking Version ID Reg.*/
2094         u32     ccbvid;         /* CHA Cluster Block Version ID Register */
2095         u32     chavid_ms;      /* CHA Version ID Register, MS */
2096         u32     chavid_ls;      /* CHA Version ID Register, LS */
2097         u32     chanum_ms;      /* CHA Number Register, MS */
2098         u32     chanum_ls;      /* CHA Number Register, LS */
2099         u32     secvid_ms;      /* SEC Version ID Register, MS */
2100         u32     secvid_ls;      /* SEC Version ID Register, LS */
2101         u8      res9[0x6020];
2102         u32     qilcr_ms;       /* Queue Interface LIODN CFG Register, MS */
2103         u32     qilcr_ls;       /* Queue Interface LIODN CFG Register, LS */
2104         u8      res10[0x8fd8];
2105 } ccsr_sec_t;
2106
2107 #define SEC_CTPR_MS_AXI_LIODN           0x08000000
2108 #define SEC_CTPR_MS_QI                  0x02000000
2109 #define SEC_RVID_MA                     0x0f000000
2110 #define SEC_CHANUM_MS_JQNUM_MASK        0xf0000000
2111 #define SEC_CHANUM_MS_JQNUM_SHIFT       28
2112 #define SEC_CHANUM_MS_DECONUM_MASK      0x0f000000
2113 #define SEC_CHANUM_MS_DECONUM_SHIFT     24
2114 #endif
2115
2116 typedef struct ccsr_qman {
2117         struct {
2118                 u32     qcsp_lio_cfg;   /* 0x0 - SW Portal n LIO cfg */
2119                 u32     qcsp_io_cfg;    /* 0x4 - SW Portal n IO cfg */
2120                 u32     res;
2121                 u32     qcsp_dd_cfg;    /* 0xc - SW Portal n Dynamic Debug cfg */
2122         } qcsp[32];
2123
2124         /* Not actually reserved, but irrelevant to u-boot */
2125         u8      res[0xbf8 - 0x200];
2126         u32     ip_rev_1;
2127         u32     ip_rev_2;
2128         u32     fqd_bare;       /* FQD Extended Base Addr Register */
2129         u32     fqd_bar;        /* FQD Base Addr Register */
2130         u8      res1[0x8];
2131         u32     fqd_ar;         /* FQD Attributes Register */
2132         u8      res2[0xc];
2133         u32     pfdr_bare;      /* PFDR Extended Base Addr Register */
2134         u32     pfdr_bar;       /* PFDR Base Addr Register */
2135         u8      res3[0x8];
2136         u32     pfdr_ar;        /* PFDR Attributes Register */
2137         u8      res4[0x4c];
2138         u32     qcsp_bare;      /* QCSP Extended Base Addr Register */
2139         u32     qcsp_bar;       /* QCSP Base Addr Register */
2140         u8      res5[0x78];
2141         u32     ci_sched_cfg;   /* Initiator Scheduling Configuration */
2142         u32     srcidr;         /* Source ID Register */
2143         u32     liodnr;         /* LIODN Register */
2144         u8      res6[4];
2145         u32     ci_rlm_cfg;     /* Initiator Read Latency Monitor Cfg */
2146         u32     ci_rlm_avg;     /* Initiator Read Latency Monitor Avg */
2147         u8      res7[0x2e8];
2148 } ccsr_qman_t;
2149
2150 typedef struct ccsr_bman {
2151         /* Not actually reserved, but irrelevant to u-boot */
2152         u8      res[0xbf8];
2153         u32     ip_rev_1;
2154         u32     ip_rev_2;
2155         u32     fbpr_bare;      /* FBPR Extended Base Addr Register */
2156         u32     fbpr_bar;       /* FBPR Base Addr Register */
2157         u8      res1[0x8];
2158         u32     fbpr_ar;        /* FBPR Attributes Register */
2159         u8      res2[0xf0];
2160         u32     srcidr;         /* Source ID Register */
2161         u32     liodnr;         /* LIODN Register */
2162         u8      res7[0x2f4];
2163 } ccsr_bman_t;
2164
2165 typedef struct ccsr_pme {
2166         u8      res0[0x804];
2167         u32     liodnbr;        /* LIODN Base Register */
2168         u8      res1[0x1f8];
2169         u32     srcidr;         /* Source ID Register */
2170         u8      res2[8];
2171         u32     liodnr;         /* LIODN Register */
2172         u8      res3[0x1e8];
2173         u32     pm_ip_rev_1;    /* PME IP Block Revision Reg 1*/
2174         u32     pm_ip_rev_2;    /* PME IP Block Revision Reg 1*/
2175         u8      res4[0x400];
2176 } ccsr_pme_t;
2177
2178 #ifdef CONFIG_FSL_CORENET
2179 #define CONFIG_SYS_FSL_CORENET_CCM_OFFSET       0x0000
2180 #define CONFIG_SYS_MPC85xx_DDR_OFFSET           0x8000
2181 #define CONFIG_SYS_MPC85xx_DDR2_OFFSET          0x9000
2182 #define CONFIG_SYS_FSL_CORENET_CLK_OFFSET       0xE1000
2183 #define CONFIG_SYS_FSL_CORENET_RCPM_OFFSET      0xE2000
2184 #define CONFIG_SYS_FSL_CORENET_SERDES_OFFSET    0xEA000
2185 #define CONFIG_SYS_FSL_CPC_OFFSET               0x10000
2186 #define CONFIG_SYS_MPC85xx_DMA1_OFFSET          0x100000
2187 #define CONFIG_SYS_MPC85xx_DMA2_OFFSET          0x101000
2188 #define CONFIG_SYS_MPC85xx_DMA_OFFSET           CONFIG_SYS_MPC85xx_DMA1_OFFSET
2189 #define CONFIG_SYS_MPC85xx_ESPI_OFFSET          0x110000
2190 #define CONFIG_SYS_MPC85xx_ESDHC_OFFSET         0x114000
2191 #define CONFIG_SYS_MPC85xx_LBC_OFFSET           0x124000
2192 #define CONFIG_SYS_MPC85xx_GPIO_OFFSET          0x130000
2193 #define CONFIG_SYS_MPC85xx_PCIE1_OFFSET         0x200000
2194 #define CONFIG_SYS_MPC85xx_PCIE2_OFFSET         0x201000
2195 #define CONFIG_SYS_MPC85xx_PCIE3_OFFSET         0x202000
2196 #define CONFIG_SYS_MPC85xx_PCIE4_OFFSET         0x203000
2197 #define CONFIG_SYS_MPC85xx_USB1_OFFSET          0x210000
2198 #define CONFIG_SYS_MPC85xx_USB2_OFFSET          0x211000
2199 #define CONFIG_SYS_MPC85xx_USB_OFFSET           CONFIG_SYS_MPC85xx_USB1_OFFSET
2200 #define CONFIG_SYS_MPC85xx_SATA1_OFFSET         0x220000
2201 #define CONFIG_SYS_MPC85xx_SATA2_OFFSET         0x221000
2202 #define CONFIG_SYS_FSL_SEC_OFFSET               0x300000
2203 #define CONFIG_SYS_FSL_CORENET_PME_OFFSET       0x316000
2204 #define CONFIG_SYS_FSL_CORENET_QMAN_OFFSET      0x318000
2205 #define CONFIG_SYS_FSL_CORENET_BMAN_OFFSET      0x31a000
2206 #define CONFIG_SYS_FSL_FM1_OFFSET               0x400000
2207 #define CONFIG_SYS_FSL_FM1_RX0_1G_OFFSET        0x488000
2208 #define CONFIG_SYS_FSL_FM1_RX1_1G_OFFSET        0x489000
2209 #define CONFIG_SYS_FSL_FM1_RX2_1G_OFFSET        0x48a000
2210 #define CONFIG_SYS_FSL_FM1_RX3_1G_OFFSET        0x48b000
2211 #define CONFIG_SYS_FSL_FM1_RX4_1G_OFFSET        0x48c000
2212 #define CONFIG_SYS_FSL_FM1_RX0_10G_OFFSET       0x490000
2213 #define CONFIG_SYS_FSL_FM1_DTSEC1_OFFSET        0x4e0000
2214 #define CONFIG_SYS_FSL_FM2_OFFSET               0x500000
2215 #define CONFIG_SYS_FSL_FM2_RX0_1G_OFFSET        0x588000
2216 #define CONFIG_SYS_FSL_FM2_RX1_1G_OFFSET        0x589000
2217 #define CONFIG_SYS_FSL_FM2_RX2_1G_OFFSET        0x58a000
2218 #define CONFIG_SYS_FSL_FM2_RX3_1G_OFFSET        0x58b000
2219 #define CONFIG_SYS_FSL_FM2_RX4_1G_OFFSET        0x58c000
2220 #define CONFIG_SYS_FSL_FM2_RX0_10G_OFFSET       0x590000
2221 #else
2222 #define CONFIG_SYS_MPC85xx_ECM_OFFSET           0x0000
2223 #define CONFIG_SYS_MPC85xx_DDR_OFFSET           0x2000
2224 #define CONFIG_SYS_MPC85xx_LBC_OFFSET           0x5000
2225 #define CONFIG_SYS_MPC85xx_DDR2_OFFSET          0x6000
2226 #define CONFIG_SYS_MPC85xx_ESPI_OFFSET          0x7000
2227 #define CONFIG_SYS_MPC85xx_PCI1_OFFSET          0x8000
2228 #define CONFIG_SYS_MPC85xx_PCIX_OFFSET          0x8000
2229 #define CONFIG_SYS_MPC85xx_PCI2_OFFSET          0x9000
2230 #define CONFIG_SYS_MPC85xx_PCIX2_OFFSET         0x9000
2231 #define CONFIG_SYS_MPC85xx_PCIE1_OFFSET         0xa000
2232 #define CONFIG_SYS_MPC85xx_PCIE2_OFFSET         0x9000
2233 #if defined(CONFIG_MPC8572) || defined(CONFIG_P2020)
2234 #define CONFIG_SYS_MPC85xx_PCIE3_OFFSET         0x8000
2235 #else
2236 #define CONFIG_SYS_MPC85xx_PCIE3_OFFSET         0xb000
2237 #endif
2238 #define CONFIG_SYS_MPC85xx_GPIO_OFFSET          0xF000
2239 #define CONFIG_SYS_MPC85xx_SATA1_OFFSET         0x18000
2240 #define CONFIG_SYS_MPC85xx_SATA2_OFFSET         0x19000
2241 #define CONFIG_SYS_MPC85xx_L2_OFFSET            0x20000
2242 #define CONFIG_SYS_MPC85xx_DMA_OFFSET           0x21000
2243 #define CONFIG_SYS_MPC85xx_USB_OFFSET           0x22000
2244 #ifdef CONFIG_TSECV2
2245 #define CONFIG_SYS_TSEC1_OFFSET                 0xB0000
2246 #else
2247 #define CONFIG_SYS_TSEC1_OFFSET                 0x24000
2248 #endif
2249 #define CONFIG_SYS_MDIO1_OFFSET                 0x24000
2250 #define CONFIG_SYS_MPC85xx_ESDHC_OFFSET         0x2e000
2251 #define CONFIG_SYS_MPC85xx_SERDES2_OFFSET       0xE3100
2252 #define CONFIG_SYS_MPC85xx_SERDES1_OFFSET       0xE3000
2253 #define CONFIG_SYS_MPC85xx_CPM_OFFSET           0x80000
2254 #endif
2255
2256 #define CONFIG_SYS_MPC85xx_PIC_OFFSET           0x40000
2257 #define CONFIG_SYS_MPC85xx_GUTS_OFFSET          0xE0000
2258
2259 #define CONFIG_SYS_FSL_CPC_ADDR \
2260         (CONFIG_SYS_CCSRBAR + CONFIG_SYS_FSL_CPC_OFFSET)
2261 #define CONFIG_SYS_FSL_CORENET_QMAN_ADDR \
2262         (CONFIG_SYS_IMMR + CONFIG_SYS_FSL_CORENET_QMAN_OFFSET)
2263 #define CONFIG_SYS_FSL_CORENET_BMAN_ADDR \
2264         (CONFIG_SYS_IMMR + CONFIG_SYS_FSL_CORENET_BMAN_OFFSET)
2265 #define CONFIG_SYS_FSL_CORENET_PME_ADDR \
2266         (CONFIG_SYS_IMMR + CONFIG_SYS_FSL_CORENET_PME_OFFSET)
2267 #define CONFIG_SYS_MPC85xx_GUTS_ADDR \
2268         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_GUTS_OFFSET)
2269 #define CONFIG_SYS_FSL_CORENET_CCM_ADDR \
2270         (CONFIG_SYS_IMMR + CONFIG_SYS_FSL_CORENET_CCM_OFFSET)
2271 #define CONFIG_SYS_FSL_CORENET_CLK_ADDR \
2272         (CONFIG_SYS_IMMR + CONFIG_SYS_FSL_CORENET_CLK_OFFSET)
2273 #define CONFIG_SYS_FSL_CORENET_RCPM_ADDR \
2274         (CONFIG_SYS_IMMR + CONFIG_SYS_FSL_CORENET_RCPM_OFFSET)
2275 #define CONFIG_SYS_MPC85xx_ECM_ADDR \
2276         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_ECM_OFFSET)
2277 #define CONFIG_SYS_MPC85xx_DDR_ADDR \
2278         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_DDR_OFFSET)
2279 #define CONFIG_SYS_MPC85xx_DDR2_ADDR \
2280         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_DDR2_OFFSET)
2281 #define CONFIG_SYS_LBC_ADDR \
2282         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_LBC_OFFSET)
2283 #define CONFIG_SYS_MPC85xx_ESPI_ADDR \
2284         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_ESPI_OFFSET)
2285 #define CONFIG_SYS_MPC85xx_PCIX_ADDR \
2286         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_PCIX_OFFSET)
2287 #define CONFIG_SYS_MPC85xx_PCIX2_ADDR \
2288         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_PCIX2_OFFSET)
2289 #define CONFIG_SYS_MPC85xx_GPIO_ADDR \
2290         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_GPIO_OFFSET)
2291 #define CONFIG_SYS_MPC85xx_SATA1_ADDR \
2292         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_SATA1_OFFSET)
2293 #define CONFIG_SYS_MPC85xx_SATA2_ADDR \
2294         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_SATA2_OFFSET)
2295 #define CONFIG_SYS_MPC85xx_L2_ADDR \
2296         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_L2_OFFSET)
2297 #define CONFIG_SYS_MPC85xx_DMA_ADDR \
2298         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_DMA_OFFSET)
2299 #define CONFIG_SYS_MPC85xx_ESDHC_ADDR \
2300         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_ESDHC_OFFSET)
2301 #define CONFIG_SYS_MPC85xx_PIC_ADDR \
2302         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_PIC_OFFSET)
2303 #define CONFIG_SYS_MPC85xx_CPM_ADDR \
2304         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_CPM_OFFSET)
2305 #define CONFIG_SYS_MPC85xx_SERDES1_ADDR \
2306         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_SERDES2_OFFSET)
2307 #define CONFIG_SYS_MPC85xx_SERDES2_ADDR \
2308         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_SERDES2_OFFSET)
2309 #define CONFIG_SYS_FSL_CORENET_SERDES_ADDR \
2310         (CONFIG_SYS_IMMR + CONFIG_SYS_FSL_CORENET_SERDES_OFFSET)
2311 #define CONFIG_SYS_MPC85xx_USB_ADDR \
2312         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_USB_OFFSET)
2313 #define CONFIG_SYS_FSL_SEC_ADDR \
2314         (CONFIG_SYS_IMMR + CONFIG_SYS_FSL_SEC_OFFSET)
2315 #define CONFIG_SYS_FSL_FM1_ADDR \
2316         (CONFIG_SYS_IMMR + CONFIG_SYS_FSL_FM1_OFFSET)
2317 #define CONFIG_SYS_FSL_FM1_DTSEC1_ADDR \
2318         (CONFIG_SYS_IMMR + CONFIG_SYS_FSL_FM1_DTSEC1_OFFSET)
2319 #define CONFIG_SYS_FSL_FM2_ADDR \
2320         (CONFIG_SYS_IMMR + CONFIG_SYS_FSL_FM2_OFFSET)
2321
2322 #define CONFIG_SYS_PCI1_ADDR \
2323         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_PCI1_OFFSET)
2324 #define CONFIG_SYS_PCI2_ADDR \
2325         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_PCI2_OFFSET)
2326 #define CONFIG_SYS_PCIE1_ADDR \
2327         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_PCIE1_OFFSET)
2328 #define CONFIG_SYS_PCIE2_ADDR \
2329         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_PCIE2_OFFSET)
2330 #define CONFIG_SYS_PCIE3_ADDR \
2331         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_PCIE3_OFFSET)
2332 #define CONFIG_SYS_PCIE4_ADDR \
2333         (CONFIG_SYS_IMMR + CONFIG_SYS_MPC85xx_PCIE4_OFFSET)
2334
2335 #define TSEC_BASE_ADDR          (CONFIG_SYS_IMMR + CONFIG_SYS_TSEC1_OFFSET)
2336 #define MDIO_BASE_ADDR          (CONFIG_SYS_IMMR + CONFIG_SYS_MDIO1_OFFSET)
2337
2338 #endif /*__IMMAP_85xx__*/