git.sur5r.net Git - u-boot/blob - arch/x86/include/asm/arch-quark/quark.h

   1 /*
   2  * Copyright (C) 2015, Bin Meng <bmeng.cn@gmail.com>
   3  *
   4  * SPDX-License-Identifier:     GPL-2.0+
   5  */
   6
   7 #ifndef _QUARK_H_
   8 #define _QUARK_H_
   9
  10 /* Message Bus Ports */
  11 #define MSG_PORT_MEM_ARBITER    0x00
  12 #define MSG_PORT_HOST_BRIDGE    0x03
  13 #define MSG_PORT_RMU            0x04
  14 #define MSG_PORT_MEM_MGR        0x05
  15 #define MSG_PORT_USB_AFE        0x14
  16 #define MSG_PORT_PCIE_AFE       0x16
  17 #define MSG_PORT_SOC_UNIT       0x31
  18
  19 /* Port 0x00: Memory Arbiter Message Port Registers */
  20
  21 /* Enhanced Configuration Space */
  22 #define AEC_CTRL                0x00
  23
  24 /* Port 0x03: Host Bridge Message Port Registers */
  25
  26 /* Host Miscellaneous Controls 2 */
  27 #define HMISC2                  0x03
  28
  29 #define HMISC2_SEGE             0x00000002
  30 #define HMISC2_SEGF             0x00000004
  31 #define HMISC2_SEGAB            0x00000010
  32
  33 /* Host Memory I/O Boundary */
  34 #define HM_BOUND                0x08
  35 #define HM_BOUND_LOCK           0x00000001
  36
  37 /* Extended Configuration Space */
  38 #define HEC_REG                 0x09
  39
  40 /* Port 0x04: Remote Management Unit Message Port Registers */
  41
  42 /* ACPI PBLK Base Address Register */
  43 #define PBLK_BA                 0x70
  44
  45 /* SPI DMA Base Address Register */
  46 #define SPI_DMA_BA              0x7a
  47
  48 /* Port 0x05: Memory Manager Message Port Registers */
  49
  50 /* eSRAM Block Page Control */
  51 #define ESRAM_BLK_CTRL          0x82
  52 #define ESRAM_BLOCK_MODE        0x10000000
  53
  54 /* Port 0x14: USB2 AFE Unit Port Registers */
  55
  56 #define USB2_GLOBAL_PORT        0x4001
  57 #define USB2_PLL1               0x7f02
  58 #define USB2_PLL2               0x7f03
  59 #define USB2_COMPBG             0x7f04
  60
  61 /* Port 0x16: PCIe AFE Unit Port Registers */
  62
  63 #define PCIE_RXPICTRL0_L0       0x2080
  64 #define PCIE_RXPICTRL0_L1       0x2180
  65
  66 /* Port 0x31: SoC Unit Port Registers */
  67
  68 /* PCIe Controller Config */
  69 #define PCIE_CFG                0x36
  70 #define PCIE_CTLR_PRI_RST       0x00010000
  71 #define PCIE_PHY_SB_RST         0x00020000
  72 #define PCIE_CTLR_SB_RST        0x00040000
  73 #define PCIE_PHY_LANE_RST       0x00090000
  74 #define PCIE_CTLR_MAIN_RST      0x00100000
  75
  76 /* DRAM */
  77 #define DRAM_BASE               0x00000000
  78 #define DRAM_MAX_SIZE           0x80000000
  79
  80 /* eSRAM */
  81 #define ESRAM_SIZE              0x80000
  82
  83 /* Memory BAR Enable */
  84 #define MEM_BAR_EN              0x00000001
  85
  86 /* I/O BAR Enable */
  87 #define IO_BAR_EN               0x80000000
  88
  89 /* 64KiB of RMU binary in flash */
  90 #define RMU_BINARY_SIZE         0x10000
  91
  92 /* PCIe Root Port Configuration Registers */
  93
  94 #define PCIE_RP_CCFG            0xd0
  95 #define CCFG_UPRS               (1 << 14)
  96 #define CCFG_UNRS               (1 << 15)
  97 #define CCFG_UNSD               (1 << 23)
  98 #define CCFG_UPSD               (1 << 24)
  99
 100 #define PCIE_RP_MPC2            0xd4
 101 #define MPC2_IPF                (1 << 11)
 102
 103 #define PCIE_RP_MBC             0xf4
 104 #define MBC_SBIC                (3 << 16)
 105
 106 /* Legacy Bridge PCI Configuration Registers */
 107 #define LB_GBA                  0x44
 108 #define LB_PM1BLK               0x48
 109 #define LB_GPE0BLK              0x4c
 110 #define LB_ACTL                 0x58
 111 #define LB_PABCDRC              0x60
 112 #define LB_PEFGHRC              0x64
 113 #define LB_WDTBA                0x84
 114 #define LB_BCE                  0xd4
 115 #define LB_BC                   0xd8
 116 #define LB_RCBA                 0xf0
 117
 118 /* USB EHCI memory-mapped registers */
 119 #define EHCI_INSNREG01          0x94
 120
 121 /* USB device memory-mapped registers */
 122 #define USBD_INT_MASK           0x410
 123 #define USBD_EP_INT_STS         0x414
 124 #define USBD_EP_INT_MASK        0x418
 125
 126 #ifndef __ASSEMBLY__
 127
 128 /* Root Complex Register Block */
 129 struct quark_rcba {
 130         u32     rctl;
 131         u32     esd;
 132         u32     rsvd1[3150];
 133         u16     rmu_ir;
 134         u16     d23_ir;
 135         u16     core_ir;
 136         u16     d20d21_ir;
 137 };
 138
 139 #include <asm/io.h>
 140 #include <asm/pci.h>
 141
 142 /**
 143  * qrk_pci_read_config_dword() - Read a configuration value
 144  *
 145  * @dev:        PCI device address: bus, device and function
 146  * @offset:     Dword offset within the device's configuration space
 147  * @valuep:     Place to put the returned value
 148  *
 149  * Note: This routine is inlined to provide better performance on Quark
 150  */
 151 static inline void qrk_pci_read_config_dword(pci_dev_t dev, int offset,
 152                                              u32 *valuep)
 153 {
 154         outl(dev | offset | PCI_CFG_EN, PCI_REG_ADDR);
 155         *valuep = inl(PCI_REG_DATA);
 156 }
 157
 158 /**
 159  * qrk_pci_write_config_dword() - Write a PCI configuration value
 160  *
 161  * @dev:        PCI device address: bus, device and function
 162  * @offset:     Dword offset within the device's configuration space
 163  * @value:      Value to write
 164  *
 165  * Note: This routine is inlined to provide better performance on Quark
 166  */
 167 static inline void qrk_pci_write_config_dword(pci_dev_t dev, int offset,
 168                                               u32 value)
 169 {
 170         outl(dev | offset | PCI_CFG_EN, PCI_REG_ADDR);
 171         outl(value, PCI_REG_DATA);
 172 }
 173
 174 /**
 175  * board_assert_perst() - Assert the PERST# pin
 176  *
 177  * The CPU interface to the PERST# signal on Quark is platform dependent.
 178  * Board-specific codes need supply this routine to assert PCIe slot reset.
 179  *
 180  * The tricky part in this routine is that any APIs that may trigger PCI
 181  * enumeration process are strictly forbidden, as any access to PCIe root
 182  * port's configuration registers will cause system hang while it is held
 183  * in reset.
 184  */
 185 void board_assert_perst(void);
 186
 187 /**
 188  * board_deassert_perst() - De-assert the PERST# pin
 189  *
 190  * The CPU interface to the PERST# signal on Quark is platform dependent.
 191  * Board-specific codes need supply this routine to de-assert PCIe slot reset.
 192  *
 193  * The tricky part in this routine is that any APIs that may trigger PCI
 194  * enumeration process are strictly forbidden, as any access to PCIe root
 195  * port's configuration registers will cause system hang while it is held
 196  * in reset.
 197  */
 198 void board_deassert_perst(void);
 199
 200 #endif /* __ASSEMBLY__ */
 201
 202 #endif /* _QUARK_H_ */