git.sur5r.net Git - u-boot/blob - arch/xtensa/include/asm/arch-de212/tie.h

   1 /*
   2  * This header file describes this specific Xtensa processor's TIE extensions
   3  * that extend basic Xtensa core functionality.  It is customized to this
   4  * Xtensa processor configuration.
   5  * This file is autogenerated, please do not edit.
   6  *
   7  * Copyright (C) 1999-2015 Cadence Design Systems Inc.
   8  *
   9  * SPDX-License-Identifier:     GPL-2.0+
  10  */
  11
  12 #ifndef _XTENSA_CORE_TIE_H
  13 #define _XTENSA_CORE_TIE_H
  14
  15 #define XCHAL_CP_NUM                    0       /* number of coprocessors */
  16 #define XCHAL_CP_MAX                    0       /* max CP ID + 1 (0 if none) */
  17 #define XCHAL_CP_MASK                   0x00    /* bitmask of all CPs by ID */
  18 #define XCHAL_CP_PORT_MASK              0x00    /* bitmask of only port CPs */
  19
  20 /*  Save area for non-coprocessor optional and custom (TIE) state:  */
  21 #define XCHAL_NCP_SA_SIZE               28
  22 #define XCHAL_NCP_SA_ALIGN              4
  23
  24 /*  Total save area for optional and custom state (NCP + CPn):  */
  25 #define XCHAL_TOTAL_SA_SIZE             32      /* with 16-byte align padding */
  26 #define XCHAL_TOTAL_SA_ALIGN            4       /* actual minimum alignment */
  27
  28 /*
  29  * Detailed contents of save areas.
  30  * NOTE:  caller must define the XCHAL_SA_REG macro (not defined here)
  31  * before expanding the XCHAL_xxx_SA_LIST() macros.
  32  *
  33  * XCHAL_SA_REG(s,ccused,abikind,kind,opt,name,galign,align,asize,
  34  *              dbnum,base,regnum,bitsz,gapsz,reset,x...)
  35  *
  36  *      s = passed from XCHAL_*_LIST(s), eg. to select how to expand
  37  *      ccused = set if used by compiler without special options or code
  38  *      abikind = 0 (caller-saved), 1 (callee-saved), or 2 (thread-global)
  39  *      kind = 0 (special reg), 1 (TIE user reg), or 2 (TIE regfile reg)
  40  *      opt = 0 (custom TIE extension or coprocessor), or 1 (optional reg)
  41  *      name = lowercase reg name (no quotes)
  42  *      galign = group byte alignment (power of 2) (galign >= align)
  43  *      align = register byte alignment (power of 2)
  44  *      asize = allocated size in bytes (asize*8 == bitsz + gapsz + padsz)
  45  *        (not including any pad bytes required to galign this or next reg)
  46  *      dbnum = unique target number f/debug (see <xtensa-libdb-macros.h>)
  47  *      base = reg shortname w/o index (or sr=special, ur=TIE user reg)
  48  *      regnum = reg index in regfile, or special/TIE-user reg number
  49  *      bitsz = number of significant bits (regfile width, or ur/sr mask bits)
  50  *      gapsz = intervening bits, if bitsz bits not stored contiguously
  51  *      (padsz = pad bits at end [TIE regfile] or at msbits [ur,sr] of asize)
  52  *      reset = register reset value (or 0 if undefined at reset)
  53  *      x = reserved for future use (0 until then)
  54  *
  55  *  To filter out certain registers, e.g. to expand only the non-global
  56  *  registers used by the compiler, you can do something like this:
  57  *
  58  *  #define XCHAL_SA_REG(s,ccused,p...) SELCC##ccused(p)
  59  *  #define SELCC0(p...)
  60  *  #define SELCC1(abikind,p...)        SELAK##abikind(p)
  61  *  #define SELAK0(p...)                REG(p)
  62  *  #define SELAK1(p...)                REG(p)
  63  *  #define SELAK2(p...)
  64  *  #define REG(kind,tie,name,galn,aln,asz,csz,dbnum,base,rnum,bsz,rst,x...) \
  65  *              ...what you want to expand...
  66  */
  67
  68 #define XCHAL_NCP_SA_NUM        7
  69 #define XCHAL_NCP_SA_LIST(s)    \
  70  XCHAL_SA_REG(s,1,0,0,1,          acclo, 4, 4, 4,0x0210,  sr,16 , 32,0,0,0) \
  71  XCHAL_SA_REG(s,1,0,0,1,          acchi, 4, 4, 4,0x0211,  sr,17 ,  8,0,0,0) \
  72  XCHAL_SA_REG(s,0,0,0,1,      scompare1, 4, 4, 4,0x020C,  sr,12 , 32,0,0,0) \
  73  XCHAL_SA_REG(s,0,0,0,1,             m0, 4, 4, 4,0x0220,  sr,32 , 32,0,0,0) \
  74  XCHAL_SA_REG(s,0,0,0,1,             m1, 4, 4, 4,0x0221,  sr,33 , 32,0,0,0) \
  75  XCHAL_SA_REG(s,0,0,0,1,             m2, 4, 4, 4,0x0222,  sr,34 , 32,0,0,0) \
  76  XCHAL_SA_REG(s,0,0,0,1,             m3, 4, 4, 4,0x0223,  sr,35 , 32,0,0,0)
  77
  78 #define XCHAL_CP0_SA_NUM        0
  79 #define XCHAL_CP0_SA_LIST(s)    /* empty */
  80
  81 #define XCHAL_CP1_SA_NUM        0
  82 #define XCHAL_CP1_SA_LIST(s)    /* empty */
  83
  84 #define XCHAL_CP2_SA_NUM        0
  85 #define XCHAL_CP2_SA_LIST(s)    /* empty */
  86
  87 #define XCHAL_CP3_SA_NUM        0
  88 #define XCHAL_CP3_SA_LIST(s)    /* empty */
  89
  90 #define XCHAL_CP4_SA_NUM        0
  91 #define XCHAL_CP4_SA_LIST(s)    /* empty */
  92
  93 #define XCHAL_CP5_SA_NUM        0
  94 #define XCHAL_CP5_SA_LIST(s)    /* empty */
  95
  96 #define XCHAL_CP6_SA_NUM        0
  97 #define XCHAL_CP6_SA_LIST(s)    /* empty */
  98
  99 #define XCHAL_CP7_SA_NUM        0
 100 #define XCHAL_CP7_SA_LIST(s)    /* empty */
 101
 102 /* Byte length of instruction from its first nibble (op0 field), per FLIX.  */
 103 #define XCHAL_OP0_FORMAT_LENGTHS        3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3
 104 /* Byte length of instruction from its first byte, per FLIX.  */
 105 #define XCHAL_BYTE0_FORMAT_LENGTHS      \
 106         3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3, 3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3,\
 107         3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3, 3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3,\
 108         3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3, 3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3,\
 109         3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3, 3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3,\
 110         3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3, 3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3,\
 111         3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3, 3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3,\
 112         3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3, 3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3,\
 113         3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3, 3,3,3,3,3,3,3,3,2,2,2,2,2,2,3,3
 114
 115 #endif /*_XTENSA_CORE_TIE_H*/
 116