]> git.sur5r.net Git - u-boot/blob - board/amcc/taishan/taishan.c
Merge branch 'master' of /home/stefan/git/u-boot/u-boot into next
[u-boot] / board / amcc / taishan / taishan.c
1 /*
2  *  Copyright (C) 2004 PaulReynolds@lhsolutions.com
3  *
4  * (C) Copyright 2007
5  * Stefan Roese, DENX Software Engineering, sr@denx.de.
6  *
7  * See file CREDITS for list of people who contributed to this
8  * project.
9  *
10  * This program is free software; you can redistribute it and/or
11  * modify it under the terms of the GNU General Public License as
12  * published by the Free Software Foundation; either version 2 of
13  * the License, or (at your option) any later version.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
23  * MA 02111-1307 USA
24  */
25
26 #include <common.h>
27 #include <asm/processor.h>
28 #include <spd_sdram.h>
29 #include <ppc4xx_enet.h>
30
31 #ifdef CFG_INIT_SHOW_RESET_REG
32 void show_reset_reg(void);
33 #endif
34
35 DECLARE_GLOBAL_DATA_PTR;
36
37 int lcd_init(void);
38
39 int board_early_init_f (void)
40 {
41         unsigned long reg;
42         volatile unsigned int *GpioOdr;
43         volatile unsigned int *GpioTcr;
44         volatile unsigned int *GpioOr;
45
46         /*-------------------------------------------------------------------------+
47           | Initialize EBC CONFIG
48           +-------------------------------------------------------------------------*/
49         mtebc(xbcfg, EBC_CFG_LE_UNLOCK |
50               EBC_CFG_PTD_ENABLE | EBC_CFG_RTC_64PERCLK |
51               EBC_CFG_ATC_PREVIOUS | EBC_CFG_DTC_PREVIOUS |
52               EBC_CFG_CTC_PREVIOUS | EBC_CFG_EMC_DEFAULT |
53               EBC_CFG_PME_DISABLE | EBC_CFG_PR_32);
54
55         /*-------------------------------------------------------------------------+
56           | 64MB FLASH. Initialize bank 0 with default values.
57           +-------------------------------------------------------------------------*/
58         mtebc(pb0ap, EBC_BXAP_BME_DISABLED|EBC_BXAP_TWT_ENCODE(15) |
59               EBC_BXAP_BCE_DISABLE |
60               EBC_BXAP_CSN_ENCODE(1) | EBC_BXAP_OEN_ENCODE(1) |
61               EBC_BXAP_WBN_ENCODE(1) | EBC_BXAP_WBF_ENCODE(1) |
62               EBC_BXAP_TH_ENCODE(3) | EBC_BXAP_RE_DISABLED |
63               EBC_BXAP_BEM_WRITEONLY |
64               EBC_BXAP_PEN_DISABLED);
65         mtebc(pb0cr, EBC_BXCR_BAS_ENCODE(CFG_FLASH_BASE) |
66               EBC_BXCR_BS_64MB | EBC_BXCR_BU_RW|EBC_BXCR_BW_32BIT);
67
68         /*-------------------------------------------------------------------------+
69           | FPGA. Initialize bank 1 with default values.
70           +-------------------------------------------------------------------------*/
71         mtebc(pb1ap, EBC_BXAP_BME_DISABLED|EBC_BXAP_TWT_ENCODE(5) |
72               EBC_BXAP_BCE_DISABLE |
73               EBC_BXAP_CSN_ENCODE(1) | EBC_BXAP_OEN_ENCODE(1) |
74               EBC_BXAP_WBN_ENCODE(1) | EBC_BXAP_WBF_ENCODE(1) |
75               EBC_BXAP_TH_ENCODE(3) | EBC_BXAP_RE_DISABLED |
76               EBC_BXAP_BEM_WRITEONLY |
77               EBC_BXAP_PEN_DISABLED);
78         mtebc(pb1cr, EBC_BXCR_BAS_ENCODE(0x41000000) |
79               EBC_BXCR_BS_1MB | EBC_BXCR_BU_RW | EBC_BXCR_BW_8BIT);
80
81         /*-------------------------------------------------------------------------+
82           | LCM. Initialize bank 2 with default values.
83           +-------------------------------------------------------------------------*/
84         mtebc(pb2ap, EBC_BXAP_BME_DISABLED | EBC_BXAP_TWT_ENCODE(64) |
85               EBC_BXAP_BCE_DISABLE |
86               EBC_BXAP_CSN_ENCODE(3) | EBC_BXAP_OEN_ENCODE(3) |
87               EBC_BXAP_WBN_ENCODE(3) | EBC_BXAP_WBF_ENCODE(3) |
88               EBC_BXAP_TH_ENCODE(7) | EBC_BXAP_RE_DISABLED |
89               EBC_BXAP_BEM_WRITEONLY |
90               EBC_BXAP_PEN_DISABLED);
91         mtebc(pb2cr, EBC_BXCR_BAS_ENCODE(0x42000000) |
92               EBC_BXCR_BS_1MB | EBC_BXCR_BU_RW|EBC_BXCR_BW_8BIT);
93
94         /*-------------------------------------------------------------------------+
95           | TMP. Initialize bank 3 with default values.
96           +-------------------------------------------------------------------------*/
97         mtebc(pb3ap, EBC_BXAP_BME_DISABLED | EBC_BXAP_TWT_ENCODE(128) |
98               EBC_BXAP_BCE_DISABLE |
99               EBC_BXAP_CSN_ENCODE(3) | EBC_BXAP_OEN_ENCODE(3) |
100               EBC_BXAP_WBN_ENCODE(3) | EBC_BXAP_WBF_ENCODE(3) |
101               EBC_BXAP_TH_ENCODE(7) | EBC_BXAP_RE_DISABLED |
102               EBC_BXAP_BEM_WRITEONLY |
103               EBC_BXAP_PEN_DISABLED);
104         mtebc(pb3cr, EBC_BXCR_BAS_ENCODE(0x48000000) |
105               EBC_BXCR_BS_64MB | EBC_BXCR_BU_RW | EBC_BXCR_BW_32BIT);
106
107         /*-------------------------------------------------------------------------+
108           | Connector 4~7. Initialize bank 3~ 7 with default values.
109           +-------------------------------------------------------------------------*/
110         mtebc(pb4ap,0);
111         mtebc(pb4cr,0);
112         mtebc(pb5ap,0);
113         mtebc(pb5cr,0);
114         mtebc(pb6ap,0);
115         mtebc(pb6cr,0);
116         mtebc(pb7ap,0);
117         mtebc(pb7cr,0);
118
119         /*--------------------------------------------------------------------
120          * Setup the interrupt controller polarities, triggers, etc.
121          *-------------------------------------------------------------------*/
122         /*
123          * Because of the interrupt handling rework to handle 440GX interrupts
124          * with the common code, we needed to change names of the UIC registers.
125          * Here the new relationship:
126          *
127          * U-Boot name  440GX name
128          * -----------------------
129          * UIC0         UICB0
130          * UIC1         UIC0
131          * UIC2         UIC1
132          * UIC3         UIC2
133          */
134         mtdcr (uic1sr, 0xffffffff);     /* clear all */
135         mtdcr (uic1er, 0x00000000);     /* disable all */
136         mtdcr (uic1cr, 0x00000009);     /* SMI & UIC1 crit are critical */
137         mtdcr (uic1pr, 0xfffffe13);     /* per ref-board manual */
138         mtdcr (uic1tr, 0x01c00008);     /* per ref-board manual */
139         mtdcr (uic1vr, 0x00000001);     /* int31 highest, base=0x000 */
140         mtdcr (uic1sr, 0xffffffff);     /* clear all */
141
142         mtdcr (uic2sr, 0xffffffff);     /* clear all */
143         mtdcr (uic2er, 0x00000000);     /* disable all */
144         mtdcr (uic2cr, 0x00000000);     /* all non-critical */
145         mtdcr (uic2pr, 0xffffe0ff);     /* per ref-board manual */
146         mtdcr (uic2tr, 0x00ffc000);     /* per ref-board manual */
147         mtdcr (uic2vr, 0x00000001);     /* int31 highest, base=0x000 */
148         mtdcr (uic2sr, 0xffffffff);     /* clear all */
149
150         mtdcr (uic3sr, 0xffffffff);     /* clear all */
151         mtdcr (uic3er, 0x00000000);     /* disable all */
152         mtdcr (uic3cr, 0x00000000);     /* all non-critical */
153         mtdcr (uic3pr, 0xffffffff);     /* per ref-board manual */
154         mtdcr (uic3tr, 0x00ff8c0f);     /* per ref-board manual */
155         mtdcr (uic3vr, 0x00000001);     /* int31 highest, base=0x000 */
156         mtdcr (uic3sr, 0xffffffff);     /* clear all */
157
158         mtdcr (uic0sr, 0xfc000000);     /* clear all */
159         mtdcr (uic0er, 0x00000000);     /* disable all */
160         mtdcr (uic0cr, 0x00000000);     /* all non-critical */
161         mtdcr (uic0pr, 0xfc000000);     /* */
162         mtdcr (uic0tr, 0x00000000);     /* */
163         mtdcr (uic0vr, 0x00000001);     /* */
164
165         /* Enable two GPIO 10~11 and TraceA signal */
166         mfsdr(sdr_pfc0,reg);
167         reg |= 0x00300000;
168         mtsdr(sdr_pfc0,reg);
169
170         mfsdr(sdr_pfc1,reg);
171         reg |= 0x00100000;
172         mtsdr(sdr_pfc1,reg);
173
174         /* Set GPIO 10 and 11 as output */
175         GpioOdr = (volatile unsigned int*)(CFG_PERIPHERAL_BASE+0x718);
176         GpioTcr = (volatile unsigned int*)(CFG_PERIPHERAL_BASE+0x704);
177         GpioOr  = (volatile unsigned int*)(CFG_PERIPHERAL_BASE+0x700);
178
179         *GpioOdr &= ~(0x00300000);
180         *GpioTcr |= 0x00300000;
181         *GpioOr  |= 0x00300000;
182
183         return 0;
184 }
185
186 int misc_init_r(void)
187 {
188         lcd_init();
189
190         return 0;
191 }
192
193 int checkboard (void)
194 {
195         char *s = getenv ("serial#");
196
197         printf ("Board: Taishan - AMCC PPC440GX Evaluation Board");
198         if (s != NULL) {
199                 puts (", serial# ");
200                 puts (s);
201         }
202         putc ('\n');
203
204 #ifdef CFG_INIT_SHOW_RESET_REG
205         show_reset_reg();
206 #endif
207
208         return (0);
209 }
210
211 /*************************************************************************
212  *  pci_pre_init
213  *
214  *  This routine is called just prior to registering the hose and gives
215  *  the board the opportunity to check things. Returning a value of zero
216  *  indicates that things are bad & PCI initialization should be aborted.
217  *
218  *      Different boards may wish to customize the pci controller structure
219  *      (add regions, override default access routines, etc) or perform
220  *      certain pre-initialization actions.
221  *
222  ************************************************************************/
223 #if defined(CONFIG_PCI)
224 int pci_pre_init(struct pci_controller * hose )
225 {
226         unsigned long strap;
227
228         /*--------------------------------------------------------------------------+
229          *      The ocotea board is always configured as the host & requires the
230          *      PCI arbiter to be enabled.
231          *--------------------------------------------------------------------------*/
232         mfsdr(sdr_sdstp1, strap);
233         if( (strap & SDR0_SDSTP1_PAE_MASK) == 0 ){
234                 printf("PCI: SDR0_STRP1[%08lX] - PCI Arbiter disabled.\n",strap);
235                 return 0;
236         }
237
238         return 1;
239 }
240 #endif /* defined(CONFIG_PCI) */
241
242 /*************************************************************************
243  *  pci_target_init
244  *
245  *      The bootstrap configuration provides default settings for the pci
246  *      inbound map (PIM). But the bootstrap config choices are limited and
247  *      may not be sufficient for a given board.
248  *
249  ************************************************************************/
250 #if defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT)
251 void pci_target_init(struct pci_controller * hose )
252 {
253         /*--------------------------------------------------------------------------+
254          * Disable everything
255          *--------------------------------------------------------------------------*/
256         out32r( PCIX0_PIM0SA, 0 ); /* disable */
257         out32r( PCIX0_PIM1SA, 0 ); /* disable */
258         out32r( PCIX0_PIM2SA, 0 ); /* disable */
259         out32r( PCIX0_EROMBA, 0 ); /* disable expansion rom */
260
261         /*--------------------------------------------------------------------------+
262          * Map all of SDRAM to PCI address 0x0000_0000. Note that the 440 strapping
263          * options to not support sizes such as 128/256 MB.
264          *--------------------------------------------------------------------------*/
265         out32r( PCIX0_PIM0LAL, CFG_SDRAM_BASE );
266         out32r( PCIX0_PIM0LAH, 0 );
267         out32r( PCIX0_PIM0SA, ~(gd->ram_size - 1) | 1 );
268
269         out32r( PCIX0_BAR0, 0 );
270
271         /*--------------------------------------------------------------------------+
272          * Program the board's subsystem id/vendor id
273          *--------------------------------------------------------------------------*/
274         out16r( PCIX0_SBSYSVID, CFG_PCI_SUBSYS_VENDORID );
275         out16r( PCIX0_SBSYSID, CFG_PCI_SUBSYS_DEVICEID );
276
277         out16r( PCIX0_CMD, in16r(PCIX0_CMD) | PCI_COMMAND_MEMORY );
278 }
279 #endif /* defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT) */
280
281 /*************************************************************************
282  *  is_pci_host
283  *
284  *      This routine is called to determine if a pci scan should be
285  *      performed. With various hardware environments (especially cPCI and
286  *      PPMC) it's insufficient to depend on the state of the arbiter enable
287  *      bit in the strap register, or generic host/adapter assumptions.
288  *
289  *      Rather than hard-code a bad assumption in the general 440 code, the
290  *      440 pci code requires the board to decide at runtime.
291  *
292  *      Return 0 for adapter mode, non-zero for host (monarch) mode.
293  *
294  *
295  ************************************************************************/
296 #if defined(CONFIG_PCI)
297 int is_pci_host(struct pci_controller *hose)
298 {
299         /* The ocotea board is always configured as host. */
300         return(1);
301 }
302 #endif /* defined(CONFIG_PCI) */
303
304 #ifdef CONFIG_POST
305 /*
306  * Returns 1 if keys pressed to start the power-on long-running tests
307  * Called from board_init_f().
308  */
309 int post_hotkeys_pressed(void)
310 {
311         return (ctrlc());
312 }
313 #endif