git.sur5r.net Git - u-boot/blob - board/atc/atc.c

   1 /*
   2  * (C) Copyright 2001
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <common.h>
  25 #include <ioports.h>
  26 #include <mpc8260.h>
  27 #include <pci.h>
  28
  29 /*
  30  * I/O Port configuration table
  31  *
  32  * if conf is 1, then that port pin will be configured at boot time
  33  * according to the five values podr/pdir/ppar/psor/pdat for that entry
  34  */
  35
  36 const iop_conf_t iop_conf_tab[4][32] = {
  37
  38     /* Port A configuration */
  39     {   /*            conf ppar psor pdir podr pdat */
  40         /* PA31 */ {   1,   1,   1,   0,   0,   0   }, /* FCC1 MII COL */
  41         /* PA30 */ {   1,   1,   1,   0,   0,   0   }, /* FCC1 MII CRS */
  42         /* PA29 */ {   1,   1,   1,   1,   0,   0   }, /* FCC1 MII TX_ER */
  43         /* PA28 */ {   1,   1,   1,   1,   0,   0   }, /* FCC1 MII TX_EN */
  44         /* PA27 */ {   1,   1,   1,   0,   0,   0   }, /* FCC1 MII RX_DV */
  45         /* PA26 */ {   1,   1,   1,   0,   0,   0   }, /* FCC1 MII RX_ER */
  46         /* PA25 */ {   1,   0,   0,   1,   0,   0   }, /* FCC2 MII MDIO */
  47         /* PA24 */ {   1,   0,   0,   1,   0,   0   }, /* FCC2 MII MDC */
  48         /* PA23 */ {   1,   0,   0,   1,   0,   0   }, /* FCC1 MII MDIO */
  49         /* PA22 */ {   1,   0,   0,   1,   0,   0   }, /* FCC1 MII MDC */
  50         /* PA21 */ {   1,   1,   0,   1,   0,   0   }, /* FCC1 MII TxD[3] */
  51         /* PA20 */ {   1,   1,   0,   1,   0,   0   }, /* FCC1 MII TxD[2] */
  52         /* PA19 */ {   1,   1,   0,   1,   0,   0   }, /* FCC1 MII TxD[1] */
  53         /* PA18 */ {   1,   1,   0,   1,   0,   0   }, /* FCC1 MII TxD[0] */
  54         /* PA17 */ {   1,   1,   0,   0,   0,   0   }, /* FCC1 MII RxD[0] */
  55         /* PA16 */ {   1,   1,   0,   0,   0,   0   }, /* FCC1 MII RxD[1] */
  56         /* PA15 */ {   1,   1,   0,   0,   0,   0   }, /* FCC1 MII RxD[2] */
  57         /* PA14 */ {   1,   1,   0,   0,   0,   0   }, /* FCC1 MII RxD[3] */
  58         /* PA13 */ {   1,   0,   0,   1,   0,   0   }, /* FCC2 MII TXSL1 */
  59         /* PA12 */ {   1,   0,   0,   1,   0,   1   }, /* FCC2 MII TXSL0 */
  60         /* PA11 */ {   1,   0,   0,   1,   0,   0   }, /* FCC1 MII TXSL1 */
  61         /* PA10 */ {   1,   0,   0,   1,   0,   1   }, /* FCC1 MII TXSL0 */
  62 #if 1
  63         /* PA9  */ {   0,   1,   0,   1,   0,   0   }, /* SMC2 TXD */
  64         /* PA8  */ {   0,   1,   0,   0,   0,   0   }, /* SMC2 RXD */
  65 #else
  66         /* PA9  */ {   1,   1,   0,   1,   0,   0   }, /* SMC2 TXD */
  67         /* PA8  */ {   1,   1,   0,   0,   0,   0   }, /* SMC2 RXD */
  68 #endif
  69         /* PA7  */ {   0,   0,   0,   0,   0,   0   }, /* PA7 */
  70         /* PA6  */ {   1,   0,   0,   1,   0,   1   }, /* FCC2 MII PAUSE */
  71         /* PA5  */ {   1,   0,   0,   1,   0,   1   }, /* FCC1 MII PAUSE */
  72         /* PA4  */ {   1,   0,   0,   1,   0,   0   }, /* FCC2 MII PWRDN */
  73         /* PA3  */ {   1,   0,   0,   1,   0,   0   }, /* FCC1 MII PWRDN */
  74         /* PA2  */ {   0,   0,   0,   0,   0,   0   }, /* PA2 */
  75         /* PA1  */ {   1,   0,   0,   0,   0,   0   }, /* FCC2 MII MDINT */
  76         /* PA0  */ {   1,   0,   0,   1,   0,   0   }  /* FCC1 MII MDINT */
  77     },
  78
  79     /* Port B configuration */
  80     {   /*            conf ppar psor pdir podr pdat */
  81         /* PB31 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TX_ER */
  82         /* PB30 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RX_DV */
  83         /* PB29 */ {   1,   1,   1,   1,   0,   0   }, /* FCC2 MII TX_EN */
  84         /* PB28 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RX_ER */
  85         /* PB27 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII COL */
  86         /* PB26 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII CRS */
  87         /* PB25 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[3] */
  88         /* PB24 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[2] */
  89         /* PB23 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[1] */
  90         /* PB22 */ {   1,   1,   0,   1,   0,   0   }, /* FCC2 MII TxD[0] */
  91         /* PB21 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[0] */
  92         /* PB20 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[1] */
  93         /* PB19 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[2] */
  94         /* PB18 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RxD[3] */
  95         /* PB17 */ {   0,   0,   0,   0,   0,   0   }, /* PB17 */
  96         /* PB16 */ {   0,   0,   0,   0,   0,   0   }, /* PB16 */
  97         /* PB15 */ {   0,   0,   0,   0,   0,   0   }, /* PB15 */
  98         /* PB14 */ {   0,   0,   0,   0,   0,   0   }, /* PB14 */
  99         /* PB13 */ {   0,   0,   0,   0,   0,   0   }, /* PB13 */
 100         /* PB12 */ {   0,   0,   0,   0,   0,   0   }, /* PB12 */
 101         /* PB11 */ {   0,   0,   0,   0,   0,   0   }, /* PB11 */
 102         /* PB10 */ {   0,   0,   0,   0,   0,   0   }, /* PB10 */
 103         /* PB9  */ {   0,   0,   0,   0,   0,   0   }, /* PB9 */
 104         /* PB8  */ {   0,   0,   0,   0,   0,   0   }, /* PB8 */
 105         /* PB7  */ {   0,   0,   0,   0,   0,   0   }, /* PB7 */
 106         /* PB6  */ {   0,   0,   0,   0,   0,   0   }, /* PB6 */
 107         /* PB5  */ {   0,   0,   0,   0,   0,   0   }, /* PB5 */
 108         /* PB4  */ {   0,   0,   0,   0,   0,   0   }, /* PB4 */
 109         /* PB3  */ {   0,   0,   0,   0,   0,   0   }, /* PB3 */
 110         /* PB2  */ {   0,   0,   0,   0,   0,   0   }, /* PB2 */
 111         /* PB1  */ {   0,   0,   0,   0,   0,   0   }, /* PB1 */
 112         /* PB0  */ {   0,   0,   0,   0,   0,   0   }  /* PB0 */
 113     },
 114
 115     /* Port C */
 116     {   /*            conf ppar psor pdir podr pdat */
 117         /* PC31 */ {   0,   0,   0,   0,   0,   0   }, /* PC31 */
 118         /* PC30 */ {   0,   0,   0,   0,   0,   0   }, /* PC30 */
 119         /* PC29 */ {   1,   0,   0,   0,   0,   0   }, /* SCC1 CTS */
 120         /* PC28 */ {   1,   0,   0,   0,   0,   0   }, /* SCC2 CTS */
 121         /* PC27 */ {   0,   0,   0,   0,   0,   0   }, /* PC27 */
 122         /* PC26 */ {   0,   0,   0,   0,   0,   0   }, /* PC26 */
 123         /* PC25 */ {   0,   0,   0,   0,   0,   0   }, /* PC25 */
 124         /* PC24 */ {   0,   0,   0,   0,   0,   0   }, /* PC24 */
 125         /* PC23 */ {   0,   0,   0,   0,   0,   0   }, /* FDC37C78 DACFD */
 126         /* PC22 */ {   0,   0,   0,   0,   0,   0   }, /* FDC37C78 DNFD */
 127         /* PC21 */ {   1,   1,   0,   0,   0,   0   }, /* FCC1 MII RX_CLK */
 128         /* PC20 */ {   1,   1,   0,   0,   0,   0   }, /* FCC1 MII TX_CLK */
 129         /* PC19 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII RX_CLK */
 130         /* PC18 */ {   1,   1,   0,   0,   0,   0   }, /* FCC2 MII TX_CLK */
 131         /* PC17 */ {   0,   0,   0,   0,   0,   0   }, /* PC17 */
 132         /* PC16 */ {   0,   0,   0,   0,   0,   0   }, /* PC16 */
 133 #if 0
 134         /* PC15 */ {   0,   0,   0,   0,   0,   0   }, /* PC15 */
 135 #else
 136         /* PC15 */ {   1,   1,   0,   1,   0,   0   }, /* PC15 */
 137 #endif
 138         /* PC14 */ {   0,   0,   0,   0,   0,   0   }, /* PC14 */
 139         /* PC13 */ {   0,   0,   0,   0,   0,   0   }, /* PC13 */
 140         /* PC12 */ {   0,   0,   0,   0,   0,   0   }, /* PC12 */
 141         /* PC11 */ {   0,   0,   0,   0,   0,   0   }, /* PC11 */
 142         /* PC10 */ {   0,   0,   0,   0,   0,   0   }, /* PC10 */
 143         /* PC9  */ {   0,   0,   0,   0,   0,   0   }, /* FC9 */
 144         /* PC8  */ {   0,   0,   0,   0,   0,   0   }, /* PC8 */
 145         /* PC7  */ {   0,   0,   0,   0,   0,   0   }, /* PC7 */
 146         /* PC6  */ {   0,   0,   0,   0,   0,   0   }, /* PC6 */
 147         /* PC5  */ {   0,   0,   0,   0,   0,   0   }, /* PC5 */
 148         /* PC4  */ {   0,   0,   0,   0,   0,   0   }, /* PC4 */
 149         /* PC3  */ {   0,   0,   0,   0,   0,   0   }, /* PC3 */
 150         /* PC2  */ {   0,   0,   0,   0,   0,   0   }, /* PC2 */
 151         /* PC1  */ {   0,   0,   0,   0,   0,   0   }, /* PC1 */
 152         /* PC0  */ {   0,   0,   0,   0,   0,   0   }, /* FDC37C78 DRQFD */
 153     },
 154
 155     /* Port D */
 156     {   /*            conf ppar psor pdir podr pdat */
 157         /* PD31 */ {   1,   1,   0,   0,   0,   0   }, /* SCC1 RXD */
 158         /* PD30 */ {   1,   1,   1,   1,   0,   0   }, /* SCC1 TXD */
 159         /* PD29 */ {   1,   0,   0,   1,   0,   0   }, /* SCC1 RTS */
 160         /* PD28 */ {   1,   1,   0,   0,   0,   0   }, /* SCC2 RXD */
 161         /* PD27 */ {   1,   1,   0,   1,   0,   0   }, /* SCC2 TXD */
 162         /* PD26 */ {   1,   0,   0,   1,   0,   0   }, /* SCC2 RTS */
 163         /* PD25 */ {   0,   0,   0,   0,   0,   0   }, /* PD25 */
 164         /* PD24 */ {   0,   0,   0,   0,   0,   0   }, /* PD24 */
 165         /* PD23 */ {   0,   0,   0,   0,   0,   0   }, /* PD23 */
 166         /* PD22 */ {   0,   0,   0,   0,   0,   0   }, /* PD22 */
 167         /* PD21 */ {   0,   0,   0,   0,   0,   0   }, /* PD21 */
 168         /* PD20 */ {   0,   0,   0,   0,   0,   0   }, /* PD20 */
 169         /* PD19 */ {   0,   0,   0,   0,   0,   0   }, /* PD19 */
 170         /* PD18 */ {   0,   0,   0,   0,   0,   0   }, /* PD18 */
 171         /* PD17 */ {   0,   0,   0,   0,   0,   0   }, /* PD17 */
 172         /* PD16 */ {   0,   0,   0,   0,   0,   0   }, /* PD16 */
 173 #if defined(CONFIG_SOFT_I2C)
 174         /* PD15 */ {   1,   0,   0,   1,   1,   1   }, /* I2C SDA */
 175         /* PD14 */ {   1,   0,   0,   1,   1,   1   }, /* I2C SCL */
 176 #else
 177 #if defined(CONFIG_HARD_I2C)
 178         /* PD15 */ {   1,   1,   1,   0,   1,   0   }, /* I2C SDA */
 179         /* PD14 */ {   1,   1,   1,   0,   1,   0   }, /* I2C SCL */
 180 #else /* normal I/O port pins */
 181         /* PD15 */ {   1,   1,   1,   0,   1,   0   }, /* I2C SDA */
 182         /* PD14 */ {   1,   1,   1,   0,   1,   0   }, /* I2C SCL */
 183 #endif
 184 #endif
 185         /* PD13 */ {   0,   0,   0,   0,   0,   0   }, /* PD13 */
 186         /* PD12 */ {   0,   0,   0,   0,   0,   0   }, /* PD12 */
 187         /* PD11 */ {   0,   0,   0,   0,   0,   0   }, /* PD11 */
 188         /* PD10 */ {   0,   0,   0,   0,   0,   0   }, /* PD10 */
 189         /* PD9  */ {   1,   1,   0,   1,   0,   0   }, /* SMC1 TXD */
 190         /* PD8  */ {   1,   1,   0,   0,   0,   0   }, /* SMC1 RXD */
 191         /* PD7  */ {   0,   0,   0,   0,   0,   0   }, /* PD7 */
 192         /* PD6  */ {   0,   0,   0,   0,   0,   0   }, /* PD6 */
 193         /* PD5  */ {   0,   0,   0,   0,   0,   0   }, /* PD5 */
 194 #if 0
 195         /* PD4  */ {   0,   0,   0,   0,   0,   0   }, /* PD4 */
 196 #else
 197         /* PD4  */ {   1,   1,   1,   0,   0,   0   }, /* PD4 */
 198 #endif
 199         /* PD3  */ {   0,   0,   0,   0,   0,   0   }, /* PD3 */
 200         /* PD2  */ {   0,   0,   0,   0,   0,   0   }, /* PD2 */
 201         /* PD1  */ {   0,   0,   0,   0,   0,   0   }, /* PD1 */
 202         /* PD0  */ {   0,   0,   0,   0,   0,   0   }  /* PD0 */
 203     }
 204 };
 205
 206 /*
 207  * UPMB initialization table
 208  */
 209 #define _NOT_USED_      0xFFFFFFFF
 210
 211 static const uint rtc_table[] =
 212 {
 213         /*
 214          * Single Read. (Offset 0 in UPMA RAM)
 215          */
 216         0xfffec00, 0xfffac00, 0xfff2d00, 0xfef2800,
 217         0xfaf2080, 0xfaf2080, 0xfff2400, 0x1fff6c05, /* last */
 218         /*
 219          * Burst Read. (Offset 8 in UPMA RAM)
 220          */
 221         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
 222         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
 223         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
 224         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
 225         /*
 226          * Single Write. (Offset 18 in UPMA RAM)
 227          */
 228         0xfffec00, 0xfffac00, 0xfff2d00, 0xfef2800,
 229         0xfaf2080, 0xfaf2080, 0xfaf2400, 0x1fbf6c05, /* last */
 230         /*
 231          * Burst Write. (Offset 20 in UPMA RAM)
 232          */
 233         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
 234         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
 235         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
 236         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
 237         /*
 238          * Refresh  (Offset 30 in UPMA RAM)
 239          */
 240         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
 241         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
 242         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
 243         /*
 244          * Exception. (Offset 3c in UPMA RAM)
 245          */
 246         _NOT_USED_, _NOT_USED_, _NOT_USED_, _NOT_USED_,
 247 };
 248
 249 /* ------------------------------------------------------------------------- */
 250
 251 /* Check Board Identity:
 252  */
 253 int checkboard (void)
 254 {
 255         printf ("Board: ATC\n");
 256         return 0;
 257 }
 258
 259 /* ------------------------------------------------------------------------- */
 260
 261 /* Try SDRAM initialization with P/LSDMR=sdmr and ORx=orx
 262  *
 263  * This routine performs standard 8260 initialization sequence
 264  * and calculates the available memory size. It may be called
 265  * several times to try different SDRAM configurations on both
 266  * 60x and local buses.
 267  */
 268 static long int try_init (volatile memctl8260_t * memctl, ulong sdmr,
 269                           ulong orx, volatile uchar * base)
 270 {
 271         volatile uchar c = 0xff;
 272         ulong cnt, val;
 273         volatile ulong *addr;
 274         volatile uint *sdmr_ptr;
 275         volatile uint *orx_ptr;
 276         int i;
 277         ulong save[32];         /* to make test non-destructive */
 278         ulong maxsize;
 279
 280         /* We must be able to test a location outsize the maximum legal size
 281          * to find out THAT we are outside; but this address still has to be
 282          * mapped by the controller. That means, that the initial mapping has
 283          * to be (at least) twice as large as the maximum expected size.
 284          */
 285         maxsize = (1 + (~orx | 0x7fff)) / 2;
 286
 287         /* Since CFG_SDRAM_BASE is always 0 (??), we assume that
 288          * we are configuring CS1 if base != 0
 289          */
 290         sdmr_ptr = &memctl->memc_psdmr;
 291         orx_ptr = &memctl->memc_or2;
 292
 293         *orx_ptr = orx;
 294
 295         /*
 296          * Quote from 8260 UM (10.4.2 SDRAM Power-On Initialization, 10-35):
 297          *
 298          * "At system reset, initialization software must set up the
 299          *  programmable parameters in the memory controller banks registers
 300          *  (ORx, BRx, P/LSDMR). After all memory parameters are configured,
 301          *  system software should execute the following initialization sequence
 302          *  for each SDRAM device.
 303          *
 304          *  1. Issue a PRECHARGE-ALL-BANKS command
 305          *  2. Issue eight CBR REFRESH commands
 306          *  3. Issue a MODE-SET command to initialize the mode register
 307          *
 308          *  The initial commands are executed by setting P/LSDMR[OP] and
 309          *  accessing the SDRAM with a single-byte transaction."
 310          *
 311          * The appropriate BRx/ORx registers have already been set when we
 312          * get here. The SDRAM can be accessed at the address CFG_SDRAM_BASE.
 313          */
 314
 315         *sdmr_ptr = sdmr | PSDMR_OP_PREA;
 316         *base = c;
 317
 318         *sdmr_ptr = sdmr | PSDMR_OP_CBRR;
 319         for (i = 0; i < 8; i++)
 320                 *base = c;
 321
 322         *sdmr_ptr = sdmr | PSDMR_OP_MRW;
 323         *(base + CFG_MRS_OFFS) = c;     /* setting MR on address lines */
 324
 325         *sdmr_ptr = sdmr | PSDMR_OP_NORM | PSDMR_RFEN;
 326         *base = c;
 327
 328         /*
 329          * Check memory range for valid RAM. A simple memory test determines
 330          * the actually available RAM size between addresses `base' and
 331          * `base + maxsize'. Some (not all) hardware errors are detected:
 332          * - short between address lines
 333          * - short between data lines
 334          */
 335         i = 0;
 336         for (cnt = maxsize / sizeof (long); cnt > 0; cnt >>= 1) {
 337                 addr = (volatile ulong *) base + cnt;   /* pointer arith! */
 338                 save[i++] = *addr;
 339                 *addr = ~cnt;
 340         }
 341
 342         addr = (volatile ulong *) base;
 343         save[i] = *addr;
 344         *addr = 0;
 345
 346         if ((val = *addr) != 0) {
 347                 *addr = save[i];
 348                 return (0);
 349         }
 350
 351         for (cnt = 1; cnt <= maxsize / sizeof (long); cnt <<= 1) {
 352                 addr = (volatile ulong *) base + cnt;   /* pointer arith! */
 353                 val = *addr;
 354                 *addr = save[--i];
 355                 if (val != ~cnt) {
 356                         /* Write the actual size to ORx
 357                          */
 358                         *orx_ptr = orx | ~(cnt * sizeof (long) - 1);
 359                         return (cnt * sizeof (long));
 360                 }
 361         }
 362         return (maxsize);
 363 }
 364
 365 int misc_init_r(void)
 366 {
 367         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 368         volatile memctl8260_t *memctl = &immap->im_memctl;
 369
 370         upmconfig(UPMA, (uint *)rtc_table, sizeof(rtc_table) / sizeof(uint));
 371         memctl->memc_mamr = MxMR_RLFx_6X | MxMR_WLFx_6X | MxMR_OP_NORM;
 372
 373         return (0);
 374 }
 375
 376 long int initdram (int board_type)
 377 {
 378         volatile immap_t *immap = (immap_t *) CFG_IMMR;
 379         volatile memctl8260_t *memctl = &immap->im_memctl;
 380
 381 #ifndef CFG_RAMBOOT
 382         ulong size8, size9;
 383 #endif
 384         long psize;
 385
 386         psize = 8 * 1024 * 1024;
 387
 388         memctl->memc_mptpr = CFG_MPTPR;
 389         memctl->memc_psrt = CFG_PSRT;
 390
 391 #ifndef CFG_RAMBOOT
 392         /* 60x SDRAM setup:
 393          */
 394         size8 = try_init (memctl, CFG_PSDMR_8COL, CFG_OR2_8COL,
 395                           (uchar *) CFG_SDRAM_BASE);
 396         size9 = try_init (memctl, CFG_PSDMR_9COL, CFG_OR2_9COL,
 397                           (uchar *) CFG_SDRAM_BASE);
 398
 399         if (size8 < size9) {
 400                 psize = size9;
 401                 printf ("(60x:9COL) ");
 402         } else {
 403                 psize = try_init (memctl, CFG_PSDMR_8COL, CFG_OR2_8COL,
 404                                   (uchar *) CFG_SDRAM_BASE);
 405                 printf ("(60x:8COL) ");
 406         }
 407
 408 #endif  /* CFG_RAMBOOT */
 409
 410         icache_enable ();
 411
 412         return (psize);
 413 }
 414
 415 #if (CONFIG_COMMANDS & CFG_CMD_DOC)
 416 extern void doc_probe (ulong physadr);
 417 void doc_init (void)
 418 {
 419         doc_probe (CFG_DOC_BASE);
 420 }
 421 #endif
 422
 423 #ifdef  CONFIG_PCI
 424 struct pci_controller hose;
 425
 426 extern void pci_mpc8250_init(struct pci_controller *);
 427
 428 void pci_init_board(void)
 429 {
 430         pci_mpc8250_init(&hose);
 431 }
 432 #endif