git.sur5r.net Git - u-boot/blob - board/freescale/ls2080aqds/ls2080aqds.c

   1 /*
   2  * Copyright 2015 Freescale Semiconductor
   3  *
   4  * SPDX-License-Identifier:     GPL-2.0+
   5  */
   6 #include <common.h>
   7 #include <malloc.h>
   8 #include <errno.h>
   9 #include <netdev.h>
  10 #include <fsl_ifc.h>
  11 #include <fsl_ddr.h>
  12 #include <asm/io.h>
  13 #include <fdt_support.h>
  14 #include <libfdt.h>
  15 #include <fsl_debug_server.h>
  16 #include <fsl-mc/fsl_mc.h>
  17 #include <environment.h>
  18 #include <i2c.h>
  19 #include <rtc.h>
  20 #include <asm/arch/soc.h>
  21 #include <hwconfig.h>
  22 #include <fsl_sec.h>
  23
  24 #include "../common/qixis.h"
  25 #include "ls2080aqds_qixis.h"
  26
  27 #define PIN_MUX_SEL_SDHC        0x00
  28 #define PIN_MUX_SEL_DSPI        0x0a
  29 #define SCFG_QSPICLKCTRL_DIV_20 (5 << 27)
  30
  31 #define SET_SDHC_MUX_SEL(reg, value)    ((reg & 0xf0) | value)
  32
  33 DECLARE_GLOBAL_DATA_PTR;
  34
  35 enum {
  36         MUX_TYPE_SDHC,
  37         MUX_TYPE_DSPI,
  38 };
  39
  40 unsigned long long get_qixis_addr(void)
  41 {
  42         unsigned long long addr;
  43
  44         if (gd->flags & GD_FLG_RELOC)
  45                 addr = QIXIS_BASE_PHYS;
  46         else
  47                 addr = QIXIS_BASE_PHYS_EARLY;
  48
  49         /*
  50          * IFC address under 256MB is mapped to 0x30000000, any address above
  51          * is mapped to 0x5_10000000 up to 4GB.
  52          */
  53         addr = addr  > 0x10000000 ? addr + 0x500000000ULL : addr + 0x30000000;
  54
  55         return addr;
  56 }
  57
  58 int checkboard(void)
  59 {
  60         char buf[64];
  61         u8 sw;
  62         static const char *const freq[] = {"100", "125", "156.25",
  63                                             "100 separate SSCG"};
  64         int clock;
  65
  66         cpu_name(buf);
  67         printf("Board: %s-QDS, ", buf);
  68
  69         sw = QIXIS_READ(arch);
  70         printf("Board Arch: V%d, ", sw >> 4);
  71         printf("Board version: %c, boot from ", (sw & 0xf) + 'A' - 1);
  72
  73         memset((u8 *)buf, 0x00, ARRAY_SIZE(buf));
  74
  75         sw = QIXIS_READ(brdcfg[0]);
  76         sw = (sw & QIXIS_LBMAP_MASK) >> QIXIS_LBMAP_SHIFT;
  77
  78         if (sw < 0x8)
  79                 printf("vBank: %d\n", sw);
  80         else if (sw == 0x8)
  81                 puts("PromJet\n");
  82         else if (sw == 0x9)
  83                 puts("NAND\n");
  84         else if (sw == 0x15)
  85                 printf("IFCCard\n");
  86         else
  87                 printf("invalid setting of SW%u\n", QIXIS_LBMAP_SWITCH);
  88
  89         printf("FPGA: v%d (%s), build %d",
  90                (int)QIXIS_READ(scver), qixis_read_tag(buf),
  91                (int)qixis_read_minor());
  92         /* the timestamp string contains "\n" at the end */
  93         printf(" on %s", qixis_read_time(buf));
  94
  95         /*
  96          * Display the actual SERDES reference clocks as configured by the
  97          * dip switches on the board.  Note that the SWx registers could
  98          * technically be set to force the reference clocks to match the
  99          * values that the SERDES expects (or vice versa).  For now, however,
 100          * we just display both values and hope the user notices when they
 101          * don't match.
 102          */
 103         puts("SERDES1 Reference : ");
 104         sw = QIXIS_READ(brdcfg[2]);
 105         clock = (sw >> 6) & 3;
 106         printf("Clock1 = %sMHz ", freq[clock]);
 107         clock = (sw >> 4) & 3;
 108         printf("Clock2 = %sMHz", freq[clock]);
 109
 110         puts("\nSERDES2 Reference : ");
 111         clock = (sw >> 2) & 3;
 112         printf("Clock1 = %sMHz ", freq[clock]);
 113         clock = (sw >> 0) & 3;
 114         printf("Clock2 = %sMHz\n", freq[clock]);
 115
 116         return 0;
 117 }
 118
 119 unsigned long get_board_sys_clk(void)
 120 {
 121         u8 sysclk_conf = QIXIS_READ(brdcfg[1]);
 122
 123         switch (sysclk_conf & 0x0F) {
 124         case QIXIS_SYSCLK_83:
 125                 return 83333333;
 126         case QIXIS_SYSCLK_100:
 127                 return 100000000;
 128         case QIXIS_SYSCLK_125:
 129                 return 125000000;
 130         case QIXIS_SYSCLK_133:
 131                 return 133333333;
 132         case QIXIS_SYSCLK_150:
 133                 return 150000000;
 134         case QIXIS_SYSCLK_160:
 135                 return 160000000;
 136         case QIXIS_SYSCLK_166:
 137                 return 166666666;
 138         }
 139         return 66666666;
 140 }
 141
 142 unsigned long get_board_ddr_clk(void)
 143 {
 144         u8 ddrclk_conf = QIXIS_READ(brdcfg[1]);
 145
 146         switch ((ddrclk_conf & 0x30) >> 4) {
 147         case QIXIS_DDRCLK_100:
 148                 return 100000000;
 149         case QIXIS_DDRCLK_125:
 150                 return 125000000;
 151         case QIXIS_DDRCLK_133:
 152                 return 133333333;
 153         }
 154         return 66666666;
 155 }
 156
 157 int select_i2c_ch_pca9547(u8 ch)
 158 {
 159         int ret;
 160
 161         ret = i2c_write(I2C_MUX_PCA_ADDR_PRI, 0, 1, &ch, 1);
 162         if (ret) {
 163                 puts("PCA: failed to select proper channel\n");
 164                 return ret;
 165         }
 166
 167         return 0;
 168 }
 169
 170 int config_board_mux(int ctrl_type)
 171 {
 172         u8 reg5;
 173
 174         reg5 = QIXIS_READ(brdcfg[5]);
 175
 176         switch (ctrl_type) {
 177         case MUX_TYPE_SDHC:
 178                 reg5 = SET_SDHC_MUX_SEL(reg5, PIN_MUX_SEL_SDHC);
 179                 break;
 180         case MUX_TYPE_DSPI:
 181                 reg5 = SET_SDHC_MUX_SEL(reg5, PIN_MUX_SEL_DSPI);
 182                 break;
 183         default:
 184                 printf("Wrong mux interface type\n");
 185                 return -1;
 186         }
 187
 188         QIXIS_WRITE(brdcfg[5], reg5);
 189
 190         return 0;
 191 }
 192
 193 int board_init(void)
 194 {
 195         char *env_hwconfig;
 196         u32 __iomem *dcfg_ccsr = (u32 __iomem *)DCFG_BASE;
 197         u32 val;
 198
 199         init_final_memctl_regs();
 200
 201         val = in_le32(dcfg_ccsr + DCFG_RCWSR13 / 4);
 202
 203         env_hwconfig = getenv("hwconfig");
 204
 205         if (hwconfig_f("dspi", env_hwconfig) &&
 206             DCFG_RCWSR13_DSPI == (val & (u32)(0xf << 8)))
 207                 config_board_mux(MUX_TYPE_DSPI);
 208         else
 209                 config_board_mux(MUX_TYPE_SDHC);
 210
 211 #if defined(CONFIG_NAND) && defined(CONFIG_FSL_QSPI)
 212         val = in_le32(dcfg_ccsr + DCFG_RCWSR15 / 4);
 213
 214         if (DCFG_RCWSR15_IFCGRPABASE_QSPI == (val & (u32)0x3))
 215                 QIXIS_WRITE(brdcfg[9],
 216                             (QIXIS_READ(brdcfg[9]) & 0xf8) |
 217                              FSL_QIXIS_BRDCFG9_QSPI);
 218 #endif
 219
 220 #ifdef CONFIG_ENV_IS_NOWHERE
 221         gd->env_addr = (ulong)&default_environment[0];
 222 #endif
 223         select_i2c_ch_pca9547(I2C_MUX_CH_DEFAULT);
 224         rtc_enable_32khz_output();
 225
 226         return 0;
 227 }
 228
 229 int board_early_init_f(void)
 230 {
 231 #ifdef CONFIG_SYS_I2C_EARLY_INIT
 232         i2c_early_init_f();
 233 #endif
 234         fsl_lsch3_early_init_f();
 235 #ifdef CONFIG_FSL_QSPI
 236         /* input clk: 1/2 platform clk, output: input/20 */
 237         out_le32(SCFG_BASE + SCFG_QSPICLKCTLR, SCFG_QSPICLKCTRL_DIV_20);
 238 #endif
 239         return 0;
 240 }
 241
 242 void detail_board_ddr_info(void)
 243 {
 244         puts("\nDDR    ");
 245         print_size(gd->bd->bi_dram[0].size + gd->bd->bi_dram[1].size, "");
 246         print_ddr_info(0);
 247 #ifdef CONFIG_SYS_FSL_HAS_DP_DDR
 248         if (soc_has_dp_ddr() && gd->bd->bi_dram[2].size) {
 249                 puts("\nDP-DDR ");
 250                 print_size(gd->bd->bi_dram[2].size, "");
 251                 print_ddr_info(CONFIG_DP_DDR_CTRL);
 252         }
 253 #endif
 254 }
 255
 256 int dram_init(void)
 257 {
 258         gd->ram_size = initdram(0);
 259
 260         return 0;
 261 }
 262
 263 #if defined(CONFIG_ARCH_MISC_INIT)
 264 int arch_misc_init(void)
 265 {
 266 #ifdef CONFIG_FSL_DEBUG_SERVER
 267         debug_server_init();
 268 #endif
 269 #ifdef CONFIG_FSL_CAAM
 270         sec_init();
 271 #endif
 272         return 0;
 273 }
 274 #endif
 275
 276 #ifdef CONFIG_FSL_MC_ENET
 277 void fdt_fixup_board_enet(void *fdt)
 278 {
 279         int offset;
 280
 281         offset = fdt_path_offset(fdt, "/soc/fsl-mc");
 282
 283         if (offset < 0)
 284                 offset = fdt_path_offset(fdt, "/fsl-mc");
 285
 286         if (offset < 0) {
 287                 printf("%s: ERROR: fsl-mc node not found in device tree (error %d)\n",
 288                        __func__, offset);
 289                 return;
 290         }
 291
 292         if (get_mc_boot_status() == 0)
 293                 fdt_status_okay(fdt, offset);
 294         else
 295                 fdt_status_fail(fdt, offset);
 296 }
 297 #endif
 298
 299 #ifdef CONFIG_OF_BOARD_SETUP
 300 int ft_board_setup(void *blob, bd_t *bd)
 301 {
 302 #ifdef CONFIG_FSL_MC_ENET
 303         int err;
 304 #endif
 305         u64 base[CONFIG_NR_DRAM_BANKS];
 306         u64 size[CONFIG_NR_DRAM_BANKS];
 307
 308         ft_cpu_setup(blob, bd);
 309
 310         /* fixup DT for the two GPP DDR banks */
 311         base[0] = gd->bd->bi_dram[0].start;
 312         size[0] = gd->bd->bi_dram[0].size;
 313         base[1] = gd->bd->bi_dram[1].start;
 314         size[1] = gd->bd->bi_dram[1].size;
 315
 316         fdt_fixup_memory_banks(blob, base, size, 2);
 317
 318 #ifdef CONFIG_FSL_MC_ENET
 319         fdt_fixup_board_enet(blob);
 320         err = fsl_mc_ldpaa_exit(bd);
 321         if (err)
 322                 return err;
 323 #endif
 324
 325         return 0;
 326 }
 327 #endif
 328
 329 void qixis_dump_switch(void)
 330 {
 331         int i, nr_of_cfgsw;
 332
 333         QIXIS_WRITE(cms[0], 0x00);
 334         nr_of_cfgsw = QIXIS_READ(cms[1]);
 335
 336         puts("DIP switch settings dump:\n");
 337         for (i = 1; i <= nr_of_cfgsw; i++) {
 338                 QIXIS_WRITE(cms[0], i);
 339                 printf("SW%d = (0x%02x)\n", i, QIXIS_READ(cms[1]));
 340         }
 341 }