git.sur5r.net Git - u-boot/blob - board/freescale/mx6qsabreauto/mx6qsabreauto.c

   1 /*
   2  * Copyright (C) 2012 Freescale Semiconductor, Inc.
   3  *
   4  * Author: Fabio Estevam <fabio.estevam@freescale.com>
   5  *
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   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  */
  19
  20 #include <common.h>
  21 #include <asm/io.h>
  22 #include <asm/arch/clock.h>
  23 #include <asm/arch/imx-regs.h>
  24 #include <asm/arch/iomux.h>
  25 #include <asm/arch/mx6x_pins.h>
  26 #include <asm/errno.h>
  27 #include <asm/gpio.h>
  28 #include <asm/imx-common/iomux-v3.h>
  29 #include <mmc.h>
  30 #include <fsl_esdhc.h>
  31 #include <miiphy.h>
  32 #include <netdev.h>
  33 DECLARE_GLOBAL_DATA_PTR;
  34
  35 #define UART_PAD_CTRL  (PAD_CTL_PKE | PAD_CTL_PUE |            \
  36         PAD_CTL_PUS_100K_UP | PAD_CTL_SPEED_MED |               \
  37         PAD_CTL_DSE_40ohm   | PAD_CTL_SRE_FAST  | PAD_CTL_HYS)
  38
  39 #define USDHC_PAD_CTRL (PAD_CTL_PKE | PAD_CTL_PUE |            \
  40         PAD_CTL_PUS_47K_UP  | PAD_CTL_SPEED_LOW |               \
  41         PAD_CTL_DSE_80ohm   | PAD_CTL_SRE_FAST  | PAD_CTL_HYS)
  42
  43 #define ENET_PAD_CTRL  (PAD_CTL_PKE | PAD_CTL_PUE |             \
  44         PAD_CTL_PUS_100K_UP | PAD_CTL_SPEED_MED   |             \
  45         PAD_CTL_DSE_40ohm   | PAD_CTL_HYS)
  46
  47 int dram_init(void)
  48 {
  49         gd->ram_size = get_ram_size((void *)PHYS_SDRAM, PHYS_SDRAM_SIZE);
  50
  51         return 0;
  52 }
  53
  54 iomux_v3_cfg_t uart4_pads[] = {
  55         MX6Q_PAD_KEY_COL0__UART4_TXD | MUX_PAD_CTRL(UART_PAD_CTRL),
  56         MX6Q_PAD_KEY_ROW0__UART4_RXD | MUX_PAD_CTRL(UART_PAD_CTRL),
  57 };
  58
  59 iomux_v3_cfg_t enet_pads[] = {
  60         MX6Q_PAD_KEY_COL1__ENET_MDIO            | MUX_PAD_CTRL(ENET_PAD_CTRL),
  61         MX6Q_PAD_KEY_COL2__ENET_MDC             | MUX_PAD_CTRL(ENET_PAD_CTRL),
  62         MX6Q_PAD_RGMII_TXC__ENET_RGMII_TXC      | MUX_PAD_CTRL(ENET_PAD_CTRL),
  63         MX6Q_PAD_RGMII_TD0__ENET_RGMII_TD0      | MUX_PAD_CTRL(ENET_PAD_CTRL),
  64         MX6Q_PAD_RGMII_TD1__ENET_RGMII_TD1      | MUX_PAD_CTRL(ENET_PAD_CTRL),
  65         MX6Q_PAD_RGMII_TD2__ENET_RGMII_TD2      | MUX_PAD_CTRL(ENET_PAD_CTRL),
  66         MX6Q_PAD_RGMII_TD3__ENET_RGMII_TD3      | MUX_PAD_CTRL(ENET_PAD_CTRL),
  67         MX6Q_PAD_RGMII_TX_CTL__RGMII_TX_CTL     | MUX_PAD_CTRL(ENET_PAD_CTRL),
  68         MX6Q_PAD_ENET_REF_CLK__ENET_TX_CLK      | MUX_PAD_CTRL(ENET_PAD_CTRL),
  69         MX6Q_PAD_RGMII_RXC__ENET_RGMII_RXC      | MUX_PAD_CTRL(ENET_PAD_CTRL),
  70         MX6Q_PAD_RGMII_RD0__ENET_RGMII_RD0      | MUX_PAD_CTRL(ENET_PAD_CTRL),
  71         MX6Q_PAD_RGMII_RD1__ENET_RGMII_RD1      | MUX_PAD_CTRL(ENET_PAD_CTRL),
  72         MX6Q_PAD_RGMII_RD2__ENET_RGMII_RD2      | MUX_PAD_CTRL(ENET_PAD_CTRL),
  73         MX6Q_PAD_RGMII_RD3__ENET_RGMII_RD3      | MUX_PAD_CTRL(ENET_PAD_CTRL),
  74         MX6Q_PAD_RGMII_RX_CTL__RGMII_RX_CTL     | MUX_PAD_CTRL(ENET_PAD_CTRL),
  75 };
  76
  77 static void setup_iomux_enet(void)
  78 {
  79         imx_iomux_v3_setup_multiple_pads(enet_pads, ARRAY_SIZE(enet_pads));
  80 }
  81
  82 iomux_v3_cfg_t usdhc3_pads[] = {
  83         MX6Q_PAD_SD3_CLK__USDHC3_CLK    | MUX_PAD_CTRL(USDHC_PAD_CTRL),
  84         MX6Q_PAD_SD3_CMD__USDHC3_CMD    | MUX_PAD_CTRL(USDHC_PAD_CTRL),
  85         MX6Q_PAD_SD3_DAT0__USDHC3_DAT0  | MUX_PAD_CTRL(USDHC_PAD_CTRL),
  86         MX6Q_PAD_SD3_DAT1__USDHC3_DAT1  | MUX_PAD_CTRL(USDHC_PAD_CTRL),
  87         MX6Q_PAD_SD3_DAT2__USDHC3_DAT2  | MUX_PAD_CTRL(USDHC_PAD_CTRL),
  88         MX6Q_PAD_SD3_DAT3__USDHC3_DAT3  | MUX_PAD_CTRL(USDHC_PAD_CTRL),
  89         MX6Q_PAD_SD3_DAT4__USDHC3_DAT4  | MUX_PAD_CTRL(USDHC_PAD_CTRL),
  90         MX6Q_PAD_SD3_DAT5__USDHC3_DAT5  | MUX_PAD_CTRL(USDHC_PAD_CTRL),
  91         MX6Q_PAD_SD3_DAT6__USDHC3_DAT6  | MUX_PAD_CTRL(USDHC_PAD_CTRL),
  92         MX6Q_PAD_SD3_DAT7__USDHC3_DAT7  | MUX_PAD_CTRL(USDHC_PAD_CTRL),
  93         MX6Q_PAD_GPIO_18__USDHC3_VSELECT | MUX_PAD_CTRL(USDHC_PAD_CTRL),
  94         MX6Q_PAD_NANDF_CS2__GPIO_6_15   | MUX_PAD_CTRL(NO_PAD_CTRL),
  95 };
  96
  97 static void setup_iomux_uart(void)
  98 {
  99         imx_iomux_v3_setup_multiple_pads(uart4_pads, ARRAY_SIZE(uart4_pads));
 100 }
 101
 102 #ifdef CONFIG_FSL_ESDHC
 103 struct fsl_esdhc_cfg usdhc_cfg[1] = {
 104         {USDHC3_BASE_ADDR},
 105 };
 106
 107 int board_mmc_getcd(struct mmc *mmc)
 108 {
 109         gpio_direction_input(IMX_GPIO_NR(6, 15));
 110         return !gpio_get_value(IMX_GPIO_NR(6, 15));
 111 }
 112
 113 int board_mmc_init(bd_t *bis)
 114 {
 115         imx_iomux_v3_setup_multiple_pads(usdhc3_pads, ARRAY_SIZE(usdhc3_pads));
 116
 117         usdhc_cfg[0].sdhc_clk = mxc_get_clock(MXC_ESDHC3_CLK);
 118         return fsl_esdhc_initialize(bis, &usdhc_cfg[0]);
 119 }
 120 #endif
 121
 122 int mx6_rgmii_rework(struct phy_device *phydev)
 123 {
 124         unsigned short val;
 125
 126         /* To enable AR8031 ouput a 125MHz clk from CLK_25M */
 127         phy_write(phydev, MDIO_DEVAD_NONE, 0xd, 0x7);
 128         phy_write(phydev, MDIO_DEVAD_NONE, 0xe, 0x8016);
 129         phy_write(phydev, MDIO_DEVAD_NONE, 0xd, 0x4007);
 130
 131         val = phy_read(phydev, MDIO_DEVAD_NONE, 0xe);
 132         val &= 0xffe3;
 133         val |= 0x18;
 134         phy_write(phydev, MDIO_DEVAD_NONE, 0xe, val);
 135
 136         /* introduce tx clock delay */
 137         phy_write(phydev, MDIO_DEVAD_NONE, 0x1d, 0x5);
 138         val = phy_read(phydev, MDIO_DEVAD_NONE, 0x1e);
 139         val |= 0x0100;
 140         phy_write(phydev, MDIO_DEVAD_NONE, 0x1e, val);
 141
 142         return 0;
 143 }
 144
 145 int board_phy_config(struct phy_device *phydev)
 146 {
 147         mx6_rgmii_rework(phydev);
 148
 149         if (phydev->drv->config)
 150                 phydev->drv->config(phydev);
 151
 152         return 0;
 153 }
 154
 155 int board_eth_init(bd_t *bis)
 156 {
 157         int ret;
 158
 159         setup_iomux_enet();
 160
 161         ret = cpu_eth_init(bis);
 162         if (ret)
 163                 printf("FEC MXC: %s:failed\n", __func__);
 164
 165         return 0;
 166 }
 167
 168 u32 get_board_rev(void)
 169 {
 170         return 0x63000;
 171 }
 172
 173 int board_early_init_f(void)
 174 {
 175         setup_iomux_uart();
 176
 177         return 0;
 178 }
 179
 180 int board_init(void)
 181 {
 182         /* address of boot parameters */
 183         gd->bd->bi_boot_params = PHYS_SDRAM + 0x100;
 184
 185         return 0;
 186 }
 187
 188 int checkboard(void)
 189 {
 190         puts("Board: MX6Q-Sabreauto\n");
 191
 192         return 0;
 193 }