2 * Copyright (C) 2013 Gateworks Corporation
4 * Author: Tim Harvey <tharvey@gateworks.com>
6 * SPDX-License-Identifier: GPL-2.0+
9 #include <asm/arch/mx6-pins.h>
10 #include <asm/arch/sys_proto.h>
12 #include <asm/imx-common/mxc_i2c.h>
14 #include <power/pmic.h>
15 #include <power/ltc3676_pmic.h>
16 #include <power/pfuze100_pmic.h>
20 /* UART1: Function varies per baseboard */
21 static iomux_v3_cfg_t const uart1_pads[] = {
22 IOMUX_PADS(PAD_SD3_DAT6__UART1_RX_DATA | MUX_PAD_CTRL(UART_PAD_CTRL)),
23 IOMUX_PADS(PAD_SD3_DAT7__UART1_TX_DATA | MUX_PAD_CTRL(UART_PAD_CTRL)),
26 /* UART2: Serial Console */
27 static iomux_v3_cfg_t const uart2_pads[] = {
28 IOMUX_PADS(PAD_SD4_DAT7__UART2_TX_DATA | MUX_PAD_CTRL(UART_PAD_CTRL)),
29 IOMUX_PADS(PAD_SD4_DAT4__UART2_RX_DATA | MUX_PAD_CTRL(UART_PAD_CTRL)),
32 void setup_iomux_uart(void)
34 SETUP_IOMUX_PADS(uart1_pads);
35 SETUP_IOMUX_PADS(uart2_pads);
39 static struct i2c_pads_info mx6q_i2c_pad_info0 = {
41 .i2c_mode = MX6Q_PAD_EIM_D21__I2C1_SCL | PC,
42 .gpio_mode = MX6Q_PAD_EIM_D21__GPIO3_IO21 | PC,
43 .gp = IMX_GPIO_NR(3, 21)
46 .i2c_mode = MX6Q_PAD_EIM_D28__I2C1_SDA | PC,
47 .gpio_mode = MX6Q_PAD_EIM_D28__GPIO3_IO28 | PC,
48 .gp = IMX_GPIO_NR(3, 28)
51 static struct i2c_pads_info mx6dl_i2c_pad_info0 = {
53 .i2c_mode = MX6DL_PAD_EIM_D21__I2C1_SCL | PC,
54 .gpio_mode = MX6DL_PAD_EIM_D21__GPIO3_IO21 | PC,
55 .gp = IMX_GPIO_NR(3, 21)
58 .i2c_mode = MX6DL_PAD_EIM_D28__I2C1_SDA | PC,
59 .gpio_mode = MX6DL_PAD_EIM_D28__GPIO3_IO28 | PC,
60 .gp = IMX_GPIO_NR(3, 28)
64 /* I2C2: PMIC/PCIe Switch/PCIe Clock/Mezz */
65 static struct i2c_pads_info mx6q_i2c_pad_info1 = {
67 .i2c_mode = MX6Q_PAD_KEY_COL3__I2C2_SCL | PC,
68 .gpio_mode = MX6Q_PAD_KEY_COL3__GPIO4_IO12 | PC,
69 .gp = IMX_GPIO_NR(4, 12)
72 .i2c_mode = MX6Q_PAD_KEY_ROW3__I2C2_SDA | PC,
73 .gpio_mode = MX6Q_PAD_KEY_ROW3__GPIO4_IO13 | PC,
74 .gp = IMX_GPIO_NR(4, 13)
77 static struct i2c_pads_info mx6dl_i2c_pad_info1 = {
79 .i2c_mode = MX6DL_PAD_KEY_COL3__I2C2_SCL | PC,
80 .gpio_mode = MX6DL_PAD_KEY_COL3__GPIO4_IO12 | PC,
81 .gp = IMX_GPIO_NR(4, 12)
84 .i2c_mode = MX6DL_PAD_KEY_ROW3__I2C2_SDA | PC,
85 .gpio_mode = MX6DL_PAD_KEY_ROW3__GPIO4_IO13 | PC,
86 .gp = IMX_GPIO_NR(4, 13)
90 /* I2C3: Misc/Expansion */
91 static struct i2c_pads_info mx6q_i2c_pad_info2 = {
93 .i2c_mode = MX6Q_PAD_GPIO_3__I2C3_SCL | PC,
94 .gpio_mode = MX6Q_PAD_GPIO_3__GPIO1_IO03 | PC,
95 .gp = IMX_GPIO_NR(1, 3)
98 .i2c_mode = MX6Q_PAD_GPIO_6__I2C3_SDA | PC,
99 .gpio_mode = MX6Q_PAD_GPIO_6__GPIO1_IO06 | PC,
100 .gp = IMX_GPIO_NR(1, 6)
103 static struct i2c_pads_info mx6dl_i2c_pad_info2 = {
105 .i2c_mode = MX6DL_PAD_GPIO_3__I2C3_SCL | PC,
106 .gpio_mode = MX6DL_PAD_GPIO_3__GPIO1_IO03 | PC,
107 .gp = IMX_GPIO_NR(1, 3)
110 .i2c_mode = MX6DL_PAD_GPIO_6__I2C3_SDA | PC,
111 .gpio_mode = MX6DL_PAD_GPIO_6__GPIO1_IO06 | PC,
112 .gp = IMX_GPIO_NR(1, 6)
116 void setup_ventana_i2c(void)
118 if (is_cpu_type(MXC_CPU_MX6Q)) {
119 setup_i2c(0, CONFIG_SYS_I2C_SPEED, 0x7f, &mx6q_i2c_pad_info0);
120 setup_i2c(1, CONFIG_SYS_I2C_SPEED, 0x7f, &mx6q_i2c_pad_info1);
121 setup_i2c(2, CONFIG_SYS_I2C_SPEED, 0x7f, &mx6q_i2c_pad_info2);
123 setup_i2c(0, CONFIG_SYS_I2C_SPEED, 0x7f, &mx6dl_i2c_pad_info0);
124 setup_i2c(1, CONFIG_SYS_I2C_SPEED, 0x7f, &mx6dl_i2c_pad_info1);
125 setup_i2c(2, CONFIG_SYS_I2C_SPEED, 0x7f, &mx6dl_i2c_pad_info2);
130 * Baseboard specific GPIO
133 /* common to add baseboards */
134 static iomux_v3_cfg_t const gw_gpio_pads[] = {
136 IOMUX_PADS(PAD_SD4_DAT0__GPIO2_IO08 | DIO_PAD_CFG),
138 IOMUX_PADS(PAD_SD4_DAT3__GPIO2_IO11 | DIO_PAD_CFG),
142 static iomux_v3_cfg_t const gwproto_gpio_pads[] = {
144 IOMUX_PADS(PAD_KEY_COL0__GPIO4_IO06 | DIO_PAD_CFG),
146 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
148 IOMUX_PADS(PAD_KEY_ROW4__GPIO4_IO15 | DIO_PAD_CFG),
150 IOMUX_PADS(PAD_SD3_DAT4__GPIO7_IO01 | DIO_PAD_CFG),
152 IOMUX_PADS(PAD_EIM_A19__GPIO2_IO19 | DIO_PAD_CFG),
154 IOMUX_PADS(PAD_EIM_A20__GPIO2_IO18 | MUX_PAD_CTRL(IRQ_PAD_CTRL)),
156 IOMUX_PADS(PAD_EIM_D31__GPIO3_IO31 | DIO_PAD_CFG),
158 IOMUX_PADS(PAD_GPIO_19__GPIO4_IO05 | DIO_PAD_CFG),
160 IOMUX_PADS(PAD_SD1_CLK__GPIO1_IO20 | DIO_PAD_CFG),
162 IOMUX_PADS(PAD_ENET_TXD1__GPIO1_IO29 | DIO_PAD_CFG),
165 static iomux_v3_cfg_t const gw51xx_gpio_pads[] = {
167 IOMUX_PADS(PAD_KEY_COL0__GPIO4_IO06 | DIO_PAD_CFG),
169 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
171 IOMUX_PADS(PAD_EIM_A19__GPIO2_IO19 | DIO_PAD_CFG),
173 IOMUX_PADS(PAD_EIM_A20__GPIO2_IO18 | MUX_PAD_CTRL(IRQ_PAD_CTRL)),
176 IOMUX_PADS(PAD_GPIO_2__GPIO1_IO02 | DIO_PAD_CFG),
178 IOMUX_PADS(PAD_CSI0_DATA_EN__GPIO5_IO20 | DIO_PAD_CFG),
180 IOMUX_PADS(PAD_GPIO_0__GPIO1_IO00 | DIO_PAD_CFG),
182 IOMUX_PADS(PAD_GPIO_17__GPIO7_IO12 | DIO_PAD_CFG),
185 static iomux_v3_cfg_t const gw52xx_gpio_pads[] = {
187 IOMUX_PADS(PAD_KEY_COL0__GPIO4_IO06 | DIO_PAD_CFG),
189 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
191 IOMUX_PADS(PAD_EIM_A19__GPIO2_IO19 | DIO_PAD_CFG),
193 IOMUX_PADS(PAD_EIM_A20__GPIO2_IO18 | MUX_PAD_CTRL(IRQ_PAD_CTRL)),
196 IOMUX_PADS(PAD_KEY_ROW4__GPIO4_IO15 | DIO_PAD_CFG),
198 IOMUX_PADS(PAD_ENET_RXD0__GPIO1_IO27 | DIO_PAD_CFG),
200 IOMUX_PADS(PAD_GPIO_2__GPIO1_IO02 | DIO_PAD_CFG),
202 IOMUX_PADS(PAD_EIM_D31__GPIO3_IO31 | DIO_PAD_CFG),
204 IOMUX_PADS(PAD_ENET_TXD1__GPIO1_IO29 | DIO_PAD_CFG),
205 /* PCI_RST# (GW522x) */
206 IOMUX_PADS(PAD_EIM_D23__GPIO3_IO23 | DIO_PAD_CFG),
208 IOMUX_PADS(PAD_GPIO_17__GPIO7_IO12 | DIO_PAD_CFG),
211 static iomux_v3_cfg_t const gw53xx_gpio_pads[] = {
213 IOMUX_PADS(PAD_KEY_COL0__GPIO4_IO06 | DIO_PAD_CFG),
215 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
217 IOMUX_PADS(PAD_KEY_ROW4__GPIO4_IO15 | DIO_PAD_CFG),
219 IOMUX_PADS(PAD_EIM_A19__GPIO2_IO19 | DIO_PAD_CFG),
221 IOMUX_PADS(PAD_EIM_A20__GPIO2_IO18 | MUX_PAD_CTRL(IRQ_PAD_CTRL)),
223 IOMUX_PADS(PAD_GPIO_19__GPIO4_IO05 | DIO_PAD_CFG),
225 IOMUX_PADS(PAD_ENET_RXD0__GPIO1_IO27 | DIO_PAD_CFG),
227 IOMUX_PADS(PAD_EIM_D31__GPIO3_IO31 | DIO_PAD_CFG),
229 IOMUX_PADS(PAD_ENET_TXD1__GPIO1_IO29 | DIO_PAD_CFG),
231 IOMUX_PADS(PAD_GPIO_17__GPIO7_IO12 | DIO_PAD_CFG),
234 static iomux_v3_cfg_t const gw54xx_gpio_pads[] = {
236 IOMUX_PADS(PAD_KEY_COL0__GPIO4_IO06 | DIO_PAD_CFG),
238 IOMUX_PADS(PAD_KEY_COL2__GPIO4_IO10 | DIO_PAD_CFG),
240 IOMUX_PADS(PAD_KEY_ROW4__GPIO4_IO15 | DIO_PAD_CFG),
242 IOMUX_PADS(PAD_SD1_DAT3__GPIO1_IO21 | DIO_PAD_CFG),
244 IOMUX_PADS(PAD_EIM_D24__GPIO3_IO24 | DIO_PAD_CFG),
246 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
248 IOMUX_PADS(PAD_KEY_ROW1__GPIO4_IO09 | MUX_PAD_CTRL(IRQ_PAD_CTRL)),
250 IOMUX_PADS(PAD_GPIO_19__GPIO4_IO05 | DIO_PAD_CFG),
252 IOMUX_PADS(PAD_ENET_TXD1__GPIO1_IO29 | DIO_PAD_CFG),
254 IOMUX_PADS(PAD_EIM_D31__GPIO3_IO31 | DIO_PAD_CFG),
256 IOMUX_PADS(PAD_DISP0_DAT23__GPIO5_IO17 | DIO_PAD_CFG),
259 static iomux_v3_cfg_t const gw551x_gpio_pads[] = {
261 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
263 IOMUX_PADS(PAD_GPIO_0__GPIO1_IO00 | DIO_PAD_CFG),
265 IOMUX_PADS(PAD_GPIO_17__GPIO7_IO12 | DIO_PAD_CFG),
268 static iomux_v3_cfg_t const gw552x_gpio_pads[] = {
270 IOMUX_PADS(PAD_KEY_COL0__GPIO4_IO06 | DIO_PAD_CFG),
272 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
274 IOMUX_PADS(PAD_KEY_ROW4__GPIO4_IO15 | DIO_PAD_CFG),
276 IOMUX_PADS(PAD_ENET_TXD1__GPIO1_IO29 | DIO_PAD_CFG),
278 IOMUX_PADS(PAD_CSI0_PIXCLK__GPIO5_IO18 | DIO_PAD_CFG),
279 IOMUX_PADS(PAD_CSI0_DATA_EN__GPIO5_IO20 | DIO_PAD_CFG),
280 IOMUX_PADS(PAD_CSI0_VSYNC__GPIO5_IO21 | DIO_PAD_CFG),
281 IOMUX_PADS(PAD_CSI0_DAT4__GPIO5_IO22 | DIO_PAD_CFG),
282 IOMUX_PADS(PAD_CSI0_DAT5__GPIO5_IO23 | DIO_PAD_CFG),
283 IOMUX_PADS(PAD_CSI0_DAT7__GPIO5_IO25 | DIO_PAD_CFG),
285 IOMUX_PADS(PAD_GPIO_1__GPIO1_IO01 | DIO_PAD_CFG),
287 IOMUX_PADS(PAD_GPIO_2__GPIO1_IO02 | DIO_PAD_CFG),
289 IOMUX_PADS(PAD_GPIO_17__GPIO7_IO12 | DIO_PAD_CFG),
294 * Board Specific GPIO
296 struct ventana gpio_cfg[GW_UNKNOWN] = {
299 .gpio_pads = gw54xx_gpio_pads,
300 .num_pads = ARRAY_SIZE(gw54xx_gpio_pads)/2,
303 { IOMUX_PADS(PAD_GPIO_9__GPIO1_IO09) },
305 { IOMUX_PADS(PAD_GPIO_9__PWM1_OUT) },
309 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
311 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
315 { IOMUX_PADS(PAD_SD4_DAT1__GPIO2_IO09) },
317 { IOMUX_PADS(PAD_SD4_DAT1__PWM3_OUT) },
321 { IOMUX_PADS(PAD_SD4_DAT2__GPIO2_IO10) },
323 { IOMUX_PADS(PAD_SD4_DAT2__PWM4_OUT) },
333 .pcie_rst = IMX_GPIO_NR(1, 29),
334 .mezz_pwren = IMX_GPIO_NR(4, 7),
335 .mezz_irq = IMX_GPIO_NR(4, 9),
336 .rs485en = IMX_GPIO_NR(3, 24),
337 .dioi2c_en = IMX_GPIO_NR(4, 5),
338 .pcie_sson = IMX_GPIO_NR(1, 20),
343 .gpio_pads = gw51xx_gpio_pads,
344 .num_pads = ARRAY_SIZE(gw51xx_gpio_pads)/2,
347 { IOMUX_PADS(PAD_SD1_DAT0__GPIO1_IO16) },
353 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
355 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
359 { IOMUX_PADS(PAD_SD1_DAT1__GPIO1_IO17) },
361 { IOMUX_PADS(PAD_SD1_DAT1__PWM3_OUT) },
365 { IOMUX_PADS(PAD_SD1_CMD__GPIO1_IO18) },
367 { IOMUX_PADS(PAD_SD1_CMD__PWM4_OUT) },
376 .pcie_rst = IMX_GPIO_NR(1, 0),
377 .mezz_pwren = IMX_GPIO_NR(2, 19),
378 .mezz_irq = IMX_GPIO_NR(2, 18),
379 .gps_shdn = IMX_GPIO_NR(1, 2),
380 .vidin_en = IMX_GPIO_NR(5, 20),
381 .wdis = IMX_GPIO_NR(7, 12),
386 .gpio_pads = gw52xx_gpio_pads,
387 .num_pads = ARRAY_SIZE(gw52xx_gpio_pads)/2,
390 { IOMUX_PADS(PAD_SD1_DAT0__GPIO1_IO16) },
396 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
398 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
402 { IOMUX_PADS(PAD_SD1_DAT1__GPIO1_IO17) },
404 { IOMUX_PADS(PAD_SD1_DAT1__PWM3_OUT) },
408 { IOMUX_PADS(PAD_SD1_CLK__GPIO1_IO20) },
420 .pcie_rst = IMX_GPIO_NR(1, 29),
421 .mezz_pwren = IMX_GPIO_NR(2, 19),
422 .mezz_irq = IMX_GPIO_NR(2, 18),
423 .gps_shdn = IMX_GPIO_NR(1, 27),
424 .vidin_en = IMX_GPIO_NR(3, 31),
425 .usb_sel = IMX_GPIO_NR(1, 2),
426 .wdis = IMX_GPIO_NR(7, 12),
431 .gpio_pads = gw53xx_gpio_pads,
432 .num_pads = ARRAY_SIZE(gw53xx_gpio_pads)/2,
435 { IOMUX_PADS(PAD_SD1_DAT0__GPIO1_IO16) },
441 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
443 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
447 { IOMUX_PADS(PAD_SD1_DAT1__GPIO1_IO17) },
449 { IOMUX_PADS(PAD_SD1_DAT1__PWM3_OUT) },
453 {IOMUX_PADS(PAD_SD1_CLK__GPIO1_IO20) },
465 .pcie_rst = IMX_GPIO_NR(1, 29),
466 .mezz_pwren = IMX_GPIO_NR(2, 19),
467 .mezz_irq = IMX_GPIO_NR(2, 18),
468 .gps_shdn = IMX_GPIO_NR(1, 27),
469 .vidin_en = IMX_GPIO_NR(3, 31),
470 .wdis = IMX_GPIO_NR(7, 12),
475 .gpio_pads = gw54xx_gpio_pads,
476 .num_pads = ARRAY_SIZE(gw54xx_gpio_pads)/2,
479 { IOMUX_PADS(PAD_GPIO_9__GPIO1_IO09) },
481 { IOMUX_PADS(PAD_GPIO_9__PWM1_OUT) },
485 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
487 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
491 { IOMUX_PADS(PAD_SD4_DAT1__GPIO2_IO09) },
493 { IOMUX_PADS(PAD_SD4_DAT1__PWM3_OUT) },
497 { IOMUX_PADS(PAD_SD4_DAT2__GPIO2_IO10) },
499 { IOMUX_PADS(PAD_SD4_DAT2__PWM4_OUT) },
509 .pcie_rst = IMX_GPIO_NR(1, 29),
510 .mezz_pwren = IMX_GPIO_NR(2, 19),
511 .mezz_irq = IMX_GPIO_NR(2, 18),
512 .rs485en = IMX_GPIO_NR(7, 1),
513 .vidin_en = IMX_GPIO_NR(3, 31),
514 .dioi2c_en = IMX_GPIO_NR(4, 5),
515 .pcie_sson = IMX_GPIO_NR(1, 20),
516 .wdis = IMX_GPIO_NR(5, 17),
521 .gpio_pads = gw551x_gpio_pads,
522 .num_pads = ARRAY_SIZE(gw551x_gpio_pads)/2,
525 { IOMUX_PADS(PAD_SD1_DAT0__GPIO1_IO16) },
531 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
533 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
537 { IOMUX_PADS(PAD_SD1_DAT1__GPIO1_IO17) },
539 { IOMUX_PADS(PAD_SD1_DAT1__PWM3_OUT) },
543 { IOMUX_PADS(PAD_SD1_CMD__GPIO1_IO18) },
545 { IOMUX_PADS(PAD_SD1_CMD__PWM4_OUT) },
553 .pcie_rst = IMX_GPIO_NR(1, 0),
554 .wdis = IMX_GPIO_NR(7, 12),
559 .gpio_pads = gw552x_gpio_pads,
560 .num_pads = ARRAY_SIZE(gw552x_gpio_pads)/2,
563 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
565 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
569 { IOMUX_PADS(PAD_SD1_DAT1__GPIO1_IO17) },
571 { IOMUX_PADS(PAD_SD1_DAT1__PWM3_OUT) },
581 .pcie_rst = IMX_GPIO_NR(1, 29),
582 .wdis = IMX_GPIO_NR(7, 12),
586 void setup_iomux_gpio(int board, struct ventana_board_info *info)
590 /* iomux common to all Ventana boards */
591 SETUP_IOMUX_PADS(gw_gpio_pads);
594 gpio_request(GP_USB_OTG_PWR, "usbotg_pwr");
595 gpio_direction_output(GP_USB_OTG_PWR, 0);
597 /* MSATA Enable - default to PCI */
598 gpio_request(GP_MSATA_SEL, "msata_en");
599 gpio_direction_output(GP_MSATA_SEL, 0);
602 gpio_request(GP_RS232_EN, "rs232_en");
603 gpio_direction_output(GP_RS232_EN, 0);
605 if (board >= GW_UNKNOWN)
608 /* board specific iomux */
609 imx_iomux_v3_setup_multiple_pads(gpio_cfg[board].gpio_pads,
610 gpio_cfg[board].num_pads);
612 /* GW522x Uses GPIO3_IO23 for PCIE_RST# */
613 if (board == GW52xx && info->model[4] == '2')
614 gpio_cfg[board].pcie_rst = IMX_GPIO_NR(3, 23);
616 /* assert PCI_RST# */
617 gpio_request(gpio_cfg[board].pcie_rst, "pci_rst#");
618 gpio_direction_output(gpio_cfg[board].pcie_rst, 0);
620 /* turn off (active-high) user LED's */
621 for (i = 0; i < ARRAY_SIZE(gpio_cfg[board].leds); i++) {
623 if (gpio_cfg[board].leds[i]) {
624 sprintf(name, "led_user%d", i);
625 gpio_request(gpio_cfg[board].leds[i], name);
626 gpio_direction_output(gpio_cfg[board].leds[i], 1);
630 /* Expansion Mezzanine IO */
631 if (gpio_cfg[board].mezz_pwren) {
632 gpio_request(gpio_cfg[board].mezz_pwren, "mezz_pwr");
633 gpio_direction_output(gpio_cfg[board].mezz_pwren, 0);
635 if (gpio_cfg[board].mezz_irq) {
636 gpio_request(gpio_cfg[board].mezz_irq, "mezz_irq#");
637 gpio_direction_input(gpio_cfg[board].mezz_irq);
640 /* RS485 Transmit Enable */
641 if (gpio_cfg[board].rs485en) {
642 gpio_request(gpio_cfg[board].rs485en, "rs485_en");
643 gpio_direction_output(gpio_cfg[board].rs485en, 0);
647 if (gpio_cfg[board].gps_shdn) {
648 gpio_request(gpio_cfg[board].gps_shdn, "gps_shdn");
649 gpio_direction_output(gpio_cfg[board].gps_shdn, 1);
652 /* Analog video codec power enable */
653 if (gpio_cfg[board].vidin_en) {
654 gpio_request(gpio_cfg[board].vidin_en, "anavidin_en");
655 gpio_direction_output(gpio_cfg[board].vidin_en, 1);
659 if (gpio_cfg[board].dioi2c_en) {
660 gpio_request(gpio_cfg[board].dioi2c_en, "dioi2c_dis#");
661 gpio_direction_output(gpio_cfg[board].dioi2c_en, 0);
664 /* PCICK_SSON: disable spread-spectrum clock */
665 if (gpio_cfg[board].pcie_sson) {
666 gpio_request(gpio_cfg[board].pcie_sson, "pci_sson");
667 gpio_direction_output(gpio_cfg[board].pcie_sson, 0);
670 /* USBOTG mux routing */
671 if (gpio_cfg[board].usb_sel) {
672 gpio_request(gpio_cfg[board].usb_sel, "usb_pcisel");
673 gpio_direction_output(gpio_cfg[board].usb_sel, 0);
676 /* PCISKT_WDIS# (Wireless disable GPIO to miniPCIe sockets) */
677 if (gpio_cfg[board].wdis) {
678 gpio_request(gpio_cfg[board].wdis, "wlan_dis");
679 gpio_direction_output(gpio_cfg[board].wdis, 1);
683 /* setup GPIO pinmux and default configuration per baseboard and env */
684 void setup_board_gpio(int board, struct ventana_board_info *info)
690 int quiet = simple_strtol(getenv("quiet"), NULL, 10);
692 if (board >= GW_UNKNOWN)
696 gpio_direction_output(GP_RS232_EN, (hwconfig("rs232")) ? 0 : 1);
699 if (is_cpu_type(MXC_CPU_MX6Q) &&
700 test_bit(EECONFIG_SATA, info->config)) {
701 gpio_direction_output(GP_MSATA_SEL,
702 (hwconfig("msata")) ? 1 : 0);
705 /* USBOTG Select (PCISKT or FrontPanel) */
706 if (gpio_cfg[board].usb_sel) {
707 gpio_direction_output(gpio_cfg[board].usb_sel,
708 (hwconfig("usb_pcisel")) ? 1 : 0);
712 * Configure DIO pinmux/padctl registers
713 * see IMX6DQRM/IMX6SDLRM IOMUXC_SW_PAD_CTL_PAD_* register definitions
715 for (i = 0; i < 4; i++) {
716 struct dio_cfg *cfg = &gpio_cfg[board].dio_cfg[i];
717 iomux_v3_cfg_t ctrl = DIO_PAD_CFG;
718 unsigned cputype = is_cpu_type(MXC_CPU_MX6Q) ? 0 : 1;
720 if (!cfg->gpio_padmux[0] && !cfg->gpio_padmux[1])
722 sprintf(arg, "dio%d", i);
725 s = hwconfig_subarg(arg, "padctrl", &len);
727 ctrl = MUX_PAD_CTRL(simple_strtoul(s, NULL, 16)
728 & 0x1ffff) | MUX_MODE_SION;
730 if (hwconfig_subarg_cmp(arg, "mode", "gpio")) {
732 printf("DIO%d: GPIO%d_IO%02d (gpio-%d)\n", i,
733 (cfg->gpio_param/32)+1,
737 imx_iomux_v3_setup_pad(cfg->gpio_padmux[cputype] |
739 gpio_requestf(cfg->gpio_param, "dio%d", i);
740 gpio_direction_input(cfg->gpio_param);
741 } else if (hwconfig_subarg_cmp("dio2", "mode", "pwm") &&
744 printf("DIO%d: pwm%d\n", i, cfg->pwm_param);
745 imx_iomux_v3_setup_pad(cfg->pwm_padmux[cputype] |
751 if (is_cpu_type(MXC_CPU_MX6Q) &&
752 (test_bit(EECONFIG_SATA, info->config))) {
753 printf("MSATA: %s\n", (hwconfig("msata") ?
754 "enabled" : "disabled"));
756 printf("RS232: %s\n", (hwconfig("rs232")) ?
757 "enabled" : "disabled");
761 /* setup board specific PMIC */
762 void setup_pmic(void)
767 i2c_set_bus_num(CONFIG_I2C_PMIC);
769 /* configure PFUZE100 PMIC */
770 if (!i2c_probe(CONFIG_POWER_PFUZE100_I2C_ADDR)) {
771 debug("probed PFUZE100@0x%x\n", CONFIG_POWER_PFUZE100_I2C_ADDR);
772 power_pfuze100_init(CONFIG_I2C_PMIC);
773 p = pmic_get("PFUZE100");
774 if (p && !pmic_probe(p)) {
775 pmic_reg_read(p, PFUZE100_DEVICEID, ®);
776 printf("PMIC: PFUZE100 ID=0x%02x\n", reg);
778 /* Set VGEN1 to 1.5V and enable */
779 pmic_reg_read(p, PFUZE100_VGEN1VOL, ®);
780 reg &= ~(LDO_VOL_MASK);
781 reg |= (LDOA_1_50V | LDO_EN);
782 pmic_reg_write(p, PFUZE100_VGEN1VOL, reg);
784 /* Set SWBST to 5.0V and enable */
785 pmic_reg_read(p, PFUZE100_SWBSTCON1, ®);
786 reg &= ~(SWBST_MODE_MASK | SWBST_VOL_MASK);
787 reg |= (SWBST_5_00V | SWBST_MODE_AUTO);
788 pmic_reg_write(p, PFUZE100_SWBSTCON1, reg);
792 /* configure LTC3676 PMIC */
793 else if (!i2c_probe(CONFIG_POWER_LTC3676_I2C_ADDR)) {
794 debug("probed LTC3676@0x%x\n", CONFIG_POWER_LTC3676_I2C_ADDR);
795 power_ltc3676_init(CONFIG_I2C_PMIC);
796 p = pmic_get("LTC3676_PMIC");
797 if (p && !pmic_probe(p)) {
798 puts("PMIC: LTC3676\n");
800 * set board-specific scalar for max CPU frequency
801 * per CPU based on the LDO enabled Operating Ranges
802 * defined in the respective IMX6DQ and IMX6SDL
803 * datasheets. The voltage resulting from the R1/R2
804 * feedback inputs on Ventana is 1308mV. Note that this
805 * is a bit shy of the Vmin of 1350mV in the datasheet
806 * for LDO enabled mode but is as high as we can go.
808 * We will rely on an OS kernel driver to properly
809 * regulate these per CPU operating point and use LDO
810 * bypass mode when using the higher frequency
811 * operating points to compensate as LDO bypass mode
812 * allows the rails be 125mV lower.
814 /* mask PGOOD during SW1 transition */
815 pmic_reg_write(p, LTC3676_DVB1B,
816 0x1f | LTC3676_PGOOD_MASK);
817 /* set SW1 (VDD_SOC) */
818 pmic_reg_write(p, LTC3676_DVB1A, 0x1f);
820 /* mask PGOOD during SW3 transition */
821 pmic_reg_write(p, LTC3676_DVB3B,
822 0x1f | LTC3676_PGOOD_MASK);
823 /* set SW3 (VDD_ARM) */
824 pmic_reg_write(p, LTC3676_DVB3A, 0x1f);