2 * Copyright (C) 2013 Gateworks Corporation
4 * Author: Tim Harvey <tharvey@gateworks.com>
6 * SPDX-License-Identifier: GPL-2.0+
9 #include <asm/arch/mx6-pins.h>
10 #include <asm/arch/sys_proto.h>
12 #include <asm/imx-common/mxc_i2c.h>
14 #include <power/pmic.h>
15 #include <power/ltc3676_pmic.h>
16 #include <power/pfuze100_pmic.h>
20 /* UART1: Function varies per baseboard */
21 static iomux_v3_cfg_t const uart1_pads[] = {
22 IOMUX_PADS(PAD_SD3_DAT6__UART1_RX_DATA | MUX_PAD_CTRL(UART_PAD_CTRL)),
23 IOMUX_PADS(PAD_SD3_DAT7__UART1_TX_DATA | MUX_PAD_CTRL(UART_PAD_CTRL)),
26 /* UART2: Serial Console */
27 static iomux_v3_cfg_t const uart2_pads[] = {
28 IOMUX_PADS(PAD_SD4_DAT7__UART2_TX_DATA | MUX_PAD_CTRL(UART_PAD_CTRL)),
29 IOMUX_PADS(PAD_SD4_DAT4__UART2_RX_DATA | MUX_PAD_CTRL(UART_PAD_CTRL)),
32 void setup_iomux_uart(void)
34 SETUP_IOMUX_PADS(uart1_pads);
35 SETUP_IOMUX_PADS(uart2_pads);
39 static struct i2c_pads_info mx6q_i2c_pad_info0 = {
41 .i2c_mode = MX6Q_PAD_EIM_D21__I2C1_SCL | PC,
42 .gpio_mode = MX6Q_PAD_EIM_D21__GPIO3_IO21 | PC,
43 .gp = IMX_GPIO_NR(3, 21)
46 .i2c_mode = MX6Q_PAD_EIM_D28__I2C1_SDA | PC,
47 .gpio_mode = MX6Q_PAD_EIM_D28__GPIO3_IO28 | PC,
48 .gp = IMX_GPIO_NR(3, 28)
51 static struct i2c_pads_info mx6dl_i2c_pad_info0 = {
53 .i2c_mode = MX6DL_PAD_EIM_D21__I2C1_SCL | PC,
54 .gpio_mode = MX6DL_PAD_EIM_D21__GPIO3_IO21 | PC,
55 .gp = IMX_GPIO_NR(3, 21)
58 .i2c_mode = MX6DL_PAD_EIM_D28__I2C1_SDA | PC,
59 .gpio_mode = MX6DL_PAD_EIM_D28__GPIO3_IO28 | PC,
60 .gp = IMX_GPIO_NR(3, 28)
64 /* I2C2: PMIC/PCIe Switch/PCIe Clock/Mezz */
65 static struct i2c_pads_info mx6q_i2c_pad_info1 = {
67 .i2c_mode = MX6Q_PAD_KEY_COL3__I2C2_SCL | PC,
68 .gpio_mode = MX6Q_PAD_KEY_COL3__GPIO4_IO12 | PC,
69 .gp = IMX_GPIO_NR(4, 12)
72 .i2c_mode = MX6Q_PAD_KEY_ROW3__I2C2_SDA | PC,
73 .gpio_mode = MX6Q_PAD_KEY_ROW3__GPIO4_IO13 | PC,
74 .gp = IMX_GPIO_NR(4, 13)
77 static struct i2c_pads_info mx6dl_i2c_pad_info1 = {
79 .i2c_mode = MX6DL_PAD_KEY_COL3__I2C2_SCL | PC,
80 .gpio_mode = MX6DL_PAD_KEY_COL3__GPIO4_IO12 | PC,
81 .gp = IMX_GPIO_NR(4, 12)
84 .i2c_mode = MX6DL_PAD_KEY_ROW3__I2C2_SDA | PC,
85 .gpio_mode = MX6DL_PAD_KEY_ROW3__GPIO4_IO13 | PC,
86 .gp = IMX_GPIO_NR(4, 13)
90 /* I2C3: Misc/Expansion */
91 static struct i2c_pads_info mx6q_i2c_pad_info2 = {
93 .i2c_mode = MX6Q_PAD_GPIO_3__I2C3_SCL | PC,
94 .gpio_mode = MX6Q_PAD_GPIO_3__GPIO1_IO03 | PC,
95 .gp = IMX_GPIO_NR(1, 3)
98 .i2c_mode = MX6Q_PAD_GPIO_6__I2C3_SDA | PC,
99 .gpio_mode = MX6Q_PAD_GPIO_6__GPIO1_IO06 | PC,
100 .gp = IMX_GPIO_NR(1, 6)
103 static struct i2c_pads_info mx6dl_i2c_pad_info2 = {
105 .i2c_mode = MX6DL_PAD_GPIO_3__I2C3_SCL | PC,
106 .gpio_mode = MX6DL_PAD_GPIO_3__GPIO1_IO03 | PC,
107 .gp = IMX_GPIO_NR(1, 3)
110 .i2c_mode = MX6DL_PAD_GPIO_6__I2C3_SDA | PC,
111 .gpio_mode = MX6DL_PAD_GPIO_6__GPIO1_IO06 | PC,
112 .gp = IMX_GPIO_NR(1, 6)
116 void setup_ventana_i2c(void)
118 if (is_cpu_type(MXC_CPU_MX6Q)) {
119 setup_i2c(0, CONFIG_SYS_I2C_SPEED, 0x7f, &mx6q_i2c_pad_info0);
120 setup_i2c(1, CONFIG_SYS_I2C_SPEED, 0x7f, &mx6q_i2c_pad_info1);
121 setup_i2c(2, CONFIG_SYS_I2C_SPEED, 0x7f, &mx6q_i2c_pad_info2);
123 setup_i2c(0, CONFIG_SYS_I2C_SPEED, 0x7f, &mx6dl_i2c_pad_info0);
124 setup_i2c(1, CONFIG_SYS_I2C_SPEED, 0x7f, &mx6dl_i2c_pad_info1);
125 setup_i2c(2, CONFIG_SYS_I2C_SPEED, 0x7f, &mx6dl_i2c_pad_info2);
130 * Baseboard specific GPIO
133 /* common to add baseboards */
134 static iomux_v3_cfg_t const gw_gpio_pads[] = {
136 IOMUX_PADS(PAD_NANDF_CS1__GPIO6_IO14 | DIO_PAD_CFG),
140 static iomux_v3_cfg_t const gwproto_gpio_pads[] = {
142 IOMUX_PADS(PAD_SD4_DAT3__GPIO2_IO11 | DIO_PAD_CFG),
144 IOMUX_PADS(PAD_KEY_COL0__GPIO4_IO06 | DIO_PAD_CFG),
146 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
148 IOMUX_PADS(PAD_KEY_ROW4__GPIO4_IO15 | DIO_PAD_CFG),
150 IOMUX_PADS(PAD_SD3_DAT4__GPIO7_IO01 | DIO_PAD_CFG),
152 IOMUX_PADS(PAD_EIM_A19__GPIO2_IO19 | DIO_PAD_CFG),
154 IOMUX_PADS(PAD_EIM_A20__GPIO2_IO18 | MUX_PAD_CTRL(IRQ_PAD_CTRL)),
156 IOMUX_PADS(PAD_EIM_D31__GPIO3_IO31 | DIO_PAD_CFG),
158 IOMUX_PADS(PAD_GPIO_19__GPIO4_IO05 | DIO_PAD_CFG),
160 IOMUX_PADS(PAD_SD1_CLK__GPIO1_IO20 | DIO_PAD_CFG),
162 IOMUX_PADS(PAD_ENET_TXD1__GPIO1_IO29 | DIO_PAD_CFG),
165 static iomux_v3_cfg_t const gw51xx_gpio_pads[] = {
167 IOMUX_PADS(PAD_KEY_COL0__GPIO4_IO06 | DIO_PAD_CFG),
169 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
171 IOMUX_PADS(PAD_EIM_A19__GPIO2_IO19 | DIO_PAD_CFG),
173 IOMUX_PADS(PAD_EIM_A20__GPIO2_IO18 | MUX_PAD_CTRL(IRQ_PAD_CTRL)),
176 IOMUX_PADS(PAD_GPIO_2__GPIO1_IO02 | DIO_PAD_CFG),
178 IOMUX_PADS(PAD_CSI0_DATA_EN__GPIO5_IO20 | DIO_PAD_CFG),
180 IOMUX_PADS(PAD_GPIO_0__GPIO1_IO00 | DIO_PAD_CFG),
182 IOMUX_PADS(PAD_GPIO_17__GPIO7_IO12 | DIO_PAD_CFG),
185 static iomux_v3_cfg_t const gw52xx_gpio_pads[] = {
187 IOMUX_PADS(PAD_SD4_DAT3__GPIO2_IO11 | DIO_PAD_CFG),
189 IOMUX_PADS(PAD_SD4_DAT0__GPIO2_IO08 | DIO_PAD_CFG),
191 IOMUX_PADS(PAD_KEY_COL0__GPIO4_IO06 | DIO_PAD_CFG),
193 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
195 IOMUX_PADS(PAD_EIM_A19__GPIO2_IO19 | DIO_PAD_CFG),
197 IOMUX_PADS(PAD_EIM_A20__GPIO2_IO18 | MUX_PAD_CTRL(IRQ_PAD_CTRL)),
199 IOMUX_PADS(PAD_GPIO_9__GPIO1_IO09 | DIO_PAD_CFG),
201 IOMUX_PADS(PAD_KEY_ROW4__GPIO4_IO15 | DIO_PAD_CFG),
203 IOMUX_PADS(PAD_ENET_RXD0__GPIO1_IO27 | DIO_PAD_CFG),
205 IOMUX_PADS(PAD_GPIO_2__GPIO1_IO02 | DIO_PAD_CFG),
207 IOMUX_PADS(PAD_EIM_D31__GPIO3_IO31 | DIO_PAD_CFG),
209 IOMUX_PADS(PAD_ENET_TXD1__GPIO1_IO29 | DIO_PAD_CFG),
210 /* PCI_RST# (GW522x) */
211 IOMUX_PADS(PAD_EIM_D23__GPIO3_IO23 | DIO_PAD_CFG),
213 IOMUX_PADS(PAD_SD3_DAT4__GPIO7_IO01 | DIO_PAD_CFG),
215 IOMUX_PADS(PAD_GPIO_17__GPIO7_IO12 | DIO_PAD_CFG),
218 static iomux_v3_cfg_t const gw53xx_gpio_pads[] = {
220 IOMUX_PADS(PAD_SD4_DAT3__GPIO2_IO11 | DIO_PAD_CFG),
222 IOMUX_PADS(PAD_SD4_DAT0__GPIO2_IO08 | DIO_PAD_CFG),
224 IOMUX_PADS(PAD_GPIO_2__GPIO1_IO02 | DIO_PAD_CFG),
226 IOMUX_PADS(PAD_GPIO_9__GPIO1_IO09 | DIO_PAD_CFG),
228 IOMUX_PADS(PAD_KEY_COL0__GPIO4_IO06 | DIO_PAD_CFG),
230 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
232 IOMUX_PADS(PAD_KEY_ROW4__GPIO4_IO15 | DIO_PAD_CFG),
234 IOMUX_PADS(PAD_EIM_A19__GPIO2_IO19 | DIO_PAD_CFG),
236 IOMUX_PADS(PAD_EIM_A20__GPIO2_IO18 | MUX_PAD_CTRL(IRQ_PAD_CTRL)),
238 IOMUX_PADS(PAD_GPIO_19__GPIO4_IO05 | DIO_PAD_CFG),
240 IOMUX_PADS(PAD_ENET_RXD0__GPIO1_IO27 | DIO_PAD_CFG),
242 IOMUX_PADS(PAD_EIM_D31__GPIO3_IO31 | DIO_PAD_CFG),
244 IOMUX_PADS(PAD_ENET_TXD1__GPIO1_IO29 | DIO_PAD_CFG),
246 IOMUX_PADS(PAD_SD3_DAT4__GPIO7_IO01 | DIO_PAD_CFG),
248 IOMUX_PADS(PAD_GPIO_17__GPIO7_IO12 | DIO_PAD_CFG),
251 static iomux_v3_cfg_t const gw54xx_gpio_pads[] = {
253 IOMUX_PADS(PAD_SD4_DAT3__GPIO2_IO11 | DIO_PAD_CFG),
255 IOMUX_PADS(PAD_SD4_DAT0__GPIO2_IO08 | DIO_PAD_CFG),
257 IOMUX_PADS(PAD_GPIO_2__GPIO1_IO02 | DIO_PAD_CFG),
259 IOMUX_PADS(PAD_KEY_COL0__GPIO4_IO06 | DIO_PAD_CFG),
261 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
263 IOMUX_PADS(PAD_KEY_ROW4__GPIO4_IO15 | DIO_PAD_CFG),
265 IOMUX_PADS(PAD_SD1_DAT0__GPIO1_IO16 | DIO_PAD_CFG),
267 IOMUX_PADS(PAD_SD1_DAT3__GPIO1_IO21 | DIO_PAD_CFG),
269 IOMUX_PADS(PAD_EIM_D24__GPIO3_IO24 | DIO_PAD_CFG),
271 IOMUX_PADS(PAD_EIM_A19__GPIO2_IO19 | DIO_PAD_CFG),
273 IOMUX_PADS(PAD_EIM_A20__GPIO2_IO18 | MUX_PAD_CTRL(IRQ_PAD_CTRL)),
275 IOMUX_PADS(PAD_GPIO_19__GPIO4_IO05 | DIO_PAD_CFG),
277 IOMUX_PADS(PAD_ENET_TXD1__GPIO1_IO29 | DIO_PAD_CFG),
279 IOMUX_PADS(PAD_EIM_D31__GPIO3_IO31 | DIO_PAD_CFG),
281 IOMUX_PADS(PAD_SD3_DAT4__GPIO7_IO01 | DIO_PAD_CFG),
283 IOMUX_PADS(PAD_DISP0_DAT23__GPIO5_IO17 | DIO_PAD_CFG),
286 static iomux_v3_cfg_t const gw551x_gpio_pads[] = {
288 IOMUX_PADS(PAD_GPIO_9__GPIO1_IO09 | DIO_PAD_CFG),
290 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
292 IOMUX_PADS(PAD_GPIO_0__GPIO1_IO00 | DIO_PAD_CFG),
294 IOMUX_PADS(PAD_GPIO_17__GPIO7_IO12 | DIO_PAD_CFG),
297 static iomux_v3_cfg_t const gw552x_gpio_pads[] = {
299 IOMUX_PADS(PAD_SD4_DAT0__GPIO2_IO08 | DIO_PAD_CFG),
301 IOMUX_PADS(PAD_GPIO_7__GPIO1_IO07 | DIO_PAD_CFG),
303 IOMUX_PADS(PAD_GPIO_9__GPIO1_IO09 | DIO_PAD_CFG),
305 IOMUX_PADS(PAD_KEY_COL0__GPIO4_IO06 | DIO_PAD_CFG),
307 IOMUX_PADS(PAD_KEY_ROW0__GPIO4_IO07 | DIO_PAD_CFG),
309 IOMUX_PADS(PAD_KEY_ROW4__GPIO4_IO15 | DIO_PAD_CFG),
311 IOMUX_PADS(PAD_ENET_TXD1__GPIO1_IO29 | DIO_PAD_CFG),
313 IOMUX_PADS(PAD_CSI0_PIXCLK__GPIO5_IO18 | DIO_PAD_CFG),
314 IOMUX_PADS(PAD_CSI0_DATA_EN__GPIO5_IO20 | DIO_PAD_CFG),
315 IOMUX_PADS(PAD_CSI0_VSYNC__GPIO5_IO21 | DIO_PAD_CFG),
316 IOMUX_PADS(PAD_CSI0_DAT4__GPIO5_IO22 | DIO_PAD_CFG),
317 IOMUX_PADS(PAD_CSI0_DAT5__GPIO5_IO23 | DIO_PAD_CFG),
318 IOMUX_PADS(PAD_CSI0_DAT7__GPIO5_IO25 | DIO_PAD_CFG),
320 IOMUX_PADS(PAD_GPIO_1__GPIO1_IO01 | DIO_PAD_CFG),
322 IOMUX_PADS(PAD_GPIO_2__GPIO1_IO02 | DIO_PAD_CFG),
324 IOMUX_PADS(PAD_GPIO_17__GPIO7_IO12 | DIO_PAD_CFG),
327 static iomux_v3_cfg_t const gw553x_gpio_pads[] = {
329 IOMUX_PADS(PAD_KEY_COL2__GPIO4_IO10 | DIO_PAD_CFG),
331 IOMUX_PADS(PAD_KEY_ROW2__GPIO4_IO11 | DIO_PAD_CFG),
334 IOMUX_PADS(PAD_CSI0_DATA_EN__GPIO5_IO20 | DIO_PAD_CFG),
336 IOMUX_PADS(PAD_GPIO_0__GPIO1_IO00 | DIO_PAD_CFG),
338 IOMUX_PADS(PAD_GPIO_17__GPIO7_IO12 | DIO_PAD_CFG),
343 * Board Specific GPIO
345 struct ventana gpio_cfg[GW_UNKNOWN] = {
348 .gpio_pads = gw54xx_gpio_pads,
349 .num_pads = ARRAY_SIZE(gw54xx_gpio_pads)/2,
352 { IOMUX_PADS(PAD_GPIO_9__GPIO1_IO09) },
354 { IOMUX_PADS(PAD_GPIO_9__PWM1_OUT) },
358 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
360 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
364 { IOMUX_PADS(PAD_SD4_DAT1__GPIO2_IO09) },
366 { IOMUX_PADS(PAD_SD4_DAT1__PWM3_OUT) },
370 { IOMUX_PADS(PAD_SD4_DAT2__GPIO2_IO10) },
372 { IOMUX_PADS(PAD_SD4_DAT2__PWM4_OUT) },
382 .pcie_rst = IMX_GPIO_NR(1, 29),
383 .mezz_pwren = IMX_GPIO_NR(4, 7),
384 .mezz_irq = IMX_GPIO_NR(4, 9),
385 .rs485en = IMX_GPIO_NR(3, 24),
386 .dioi2c_en = IMX_GPIO_NR(4, 5),
387 .pcie_sson = IMX_GPIO_NR(1, 20),
392 .gpio_pads = gw51xx_gpio_pads,
393 .num_pads = ARRAY_SIZE(gw51xx_gpio_pads)/2,
396 { IOMUX_PADS(PAD_SD1_DAT0__GPIO1_IO16) },
402 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
404 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
408 { IOMUX_PADS(PAD_SD1_DAT1__GPIO1_IO17) },
410 { IOMUX_PADS(PAD_SD1_DAT1__PWM3_OUT) },
414 { IOMUX_PADS(PAD_SD1_CMD__GPIO1_IO18) },
416 { IOMUX_PADS(PAD_SD1_CMD__PWM4_OUT) },
425 .pcie_rst = IMX_GPIO_NR(1, 0),
426 .mezz_pwren = IMX_GPIO_NR(2, 19),
427 .mezz_irq = IMX_GPIO_NR(2, 18),
428 .gps_shdn = IMX_GPIO_NR(1, 2),
429 .vidin_en = IMX_GPIO_NR(5, 20),
430 .wdis = IMX_GPIO_NR(7, 12),
435 .gpio_pads = gw52xx_gpio_pads,
436 .num_pads = ARRAY_SIZE(gw52xx_gpio_pads)/2,
439 { IOMUX_PADS(PAD_SD1_DAT0__GPIO1_IO16) },
445 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
447 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
451 { IOMUX_PADS(PAD_SD1_DAT1__GPIO1_IO17) },
453 { IOMUX_PADS(PAD_SD1_DAT1__PWM3_OUT) },
457 { IOMUX_PADS(PAD_SD1_CLK__GPIO1_IO20) },
469 .pcie_rst = IMX_GPIO_NR(1, 29),
470 .mezz_pwren = IMX_GPIO_NR(2, 19),
471 .mezz_irq = IMX_GPIO_NR(2, 18),
472 .gps_shdn = IMX_GPIO_NR(1, 27),
473 .vidin_en = IMX_GPIO_NR(3, 31),
474 .usb_sel = IMX_GPIO_NR(1, 2),
475 .wdis = IMX_GPIO_NR(7, 12),
476 .msata_en = GP_MSATA_SEL,
477 .rs232_en = GP_RS232_EN,
482 .gpio_pads = gw53xx_gpio_pads,
483 .num_pads = ARRAY_SIZE(gw53xx_gpio_pads)/2,
486 { IOMUX_PADS(PAD_SD1_DAT0__GPIO1_IO16) },
492 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
494 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
498 { IOMUX_PADS(PAD_SD1_DAT1__GPIO1_IO17) },
500 { IOMUX_PADS(PAD_SD1_DAT1__PWM3_OUT) },
504 {IOMUX_PADS(PAD_SD1_CLK__GPIO1_IO20) },
516 .pcie_rst = IMX_GPIO_NR(1, 29),
517 .mezz_pwren = IMX_GPIO_NR(2, 19),
518 .mezz_irq = IMX_GPIO_NR(2, 18),
519 .gps_shdn = IMX_GPIO_NR(1, 27),
520 .vidin_en = IMX_GPIO_NR(3, 31),
521 .wdis = IMX_GPIO_NR(7, 12),
522 .msata_en = GP_MSATA_SEL,
523 .rs232_en = GP_RS232_EN,
528 .gpio_pads = gw54xx_gpio_pads,
529 .num_pads = ARRAY_SIZE(gw54xx_gpio_pads)/2,
532 { IOMUX_PADS(PAD_GPIO_9__GPIO1_IO09) },
534 { IOMUX_PADS(PAD_GPIO_9__PWM1_OUT) },
538 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
540 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
544 { IOMUX_PADS(PAD_SD4_DAT1__GPIO2_IO09) },
546 { IOMUX_PADS(PAD_SD4_DAT1__PWM3_OUT) },
550 { IOMUX_PADS(PAD_SD4_DAT2__GPIO2_IO10) },
552 { IOMUX_PADS(PAD_SD4_DAT2__PWM4_OUT) },
562 .pcie_rst = IMX_GPIO_NR(1, 29),
563 .mezz_pwren = IMX_GPIO_NR(2, 19),
564 .mezz_irq = IMX_GPIO_NR(2, 18),
565 .rs485en = IMX_GPIO_NR(7, 1),
566 .vidin_en = IMX_GPIO_NR(3, 31),
567 .dioi2c_en = IMX_GPIO_NR(4, 5),
568 .pcie_sson = IMX_GPIO_NR(1, 20),
569 .wdis = IMX_GPIO_NR(5, 17),
570 .msata_en = GP_MSATA_SEL,
571 .rs232_en = GP_RS232_EN,
576 .gpio_pads = gw551x_gpio_pads,
577 .num_pads = ARRAY_SIZE(gw551x_gpio_pads)/2,
580 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
582 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
586 { IOMUX_PADS(PAD_SD1_DAT1__GPIO1_IO17) },
588 { IOMUX_PADS(PAD_SD1_DAT1__PWM3_OUT) },
596 .pcie_rst = IMX_GPIO_NR(1, 0),
597 .wdis = IMX_GPIO_NR(7, 12),
602 .gpio_pads = gw552x_gpio_pads,
603 .num_pads = ARRAY_SIZE(gw552x_gpio_pads)/2,
606 { IOMUX_PADS(PAD_SD1_DAT0__GPIO1_IO16) },
612 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
614 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
618 { IOMUX_PADS(PAD_SD1_DAT1__GPIO1_IO17) },
620 { IOMUX_PADS(PAD_SD1_DAT1__PWM3_OUT) },
624 {IOMUX_PADS(PAD_SD1_CLK__GPIO1_IO20) },
636 .pcie_rst = IMX_GPIO_NR(1, 29),
637 .usb_sel = IMX_GPIO_NR(1, 7),
638 .wdis = IMX_GPIO_NR(7, 12),
639 .msata_en = GP_MSATA_SEL,
644 .gpio_pads = gw553x_gpio_pads,
645 .num_pads = ARRAY_SIZE(gw553x_gpio_pads)/2,
648 { IOMUX_PADS(PAD_SD1_DAT0__GPIO1_IO16) },
654 { IOMUX_PADS(PAD_SD1_DAT2__GPIO1_IO19) },
656 { IOMUX_PADS(PAD_SD1_DAT2__PWM2_OUT) },
660 { IOMUX_PADS(PAD_SD1_DAT1__GPIO1_IO17) },
662 { IOMUX_PADS(PAD_SD1_DAT1__PWM3_OUT) },
666 { IOMUX_PADS(PAD_SD1_CMD__GPIO1_IO18) },
668 { IOMUX_PADS(PAD_SD1_CMD__PWM4_OUT) },
677 .pcie_rst = IMX_GPIO_NR(1, 0),
678 .vidin_en = IMX_GPIO_NR(5, 20),
679 .wdis = IMX_GPIO_NR(7, 12),
683 void setup_iomux_gpio(int board, struct ventana_board_info *info)
687 /* iomux common to all Ventana boards */
688 SETUP_IOMUX_PADS(gw_gpio_pads);
691 gpio_request(GP_USB_OTG_PWR, "usbotg_pwr");
692 gpio_direction_output(GP_USB_OTG_PWR, 0);
694 if (board >= GW_UNKNOWN)
697 /* board specific iomux */
698 imx_iomux_v3_setup_multiple_pads(gpio_cfg[board].gpio_pads,
699 gpio_cfg[board].num_pads);
702 if (gpio_cfg[board].rs232_en) {
703 gpio_request(gpio_cfg[board].rs232_en, "rs232_en");
704 gpio_direction_output(gpio_cfg[board].rs232_en, 0);
707 /* GW522x Uses GPIO3_IO23 for PCIE_RST# */
708 if (board == GW52xx && info->model[4] == '2')
709 gpio_cfg[board].pcie_rst = IMX_GPIO_NR(3, 23);
711 /* assert PCI_RST# */
712 gpio_request(gpio_cfg[board].pcie_rst, "pci_rst#");
713 gpio_direction_output(gpio_cfg[board].pcie_rst, 0);
715 /* turn off (active-high) user LED's */
716 for (i = 0; i < ARRAY_SIZE(gpio_cfg[board].leds); i++) {
718 if (gpio_cfg[board].leds[i]) {
719 sprintf(name, "led_user%d", i);
720 gpio_request(gpio_cfg[board].leds[i], name);
721 gpio_direction_output(gpio_cfg[board].leds[i], 1);
725 /* MSATA Enable - default to PCI */
726 if (gpio_cfg[board].msata_en) {
727 gpio_request(gpio_cfg[board].msata_en, "msata_en");
728 gpio_direction_output(gpio_cfg[board].msata_en, 0);
731 /* Expansion Mezzanine IO */
732 if (gpio_cfg[board].mezz_pwren) {
733 gpio_request(gpio_cfg[board].mezz_pwren, "mezz_pwr");
734 gpio_direction_output(gpio_cfg[board].mezz_pwren, 0);
736 if (gpio_cfg[board].mezz_irq) {
737 gpio_request(gpio_cfg[board].mezz_irq, "mezz_irq#");
738 gpio_direction_input(gpio_cfg[board].mezz_irq);
741 /* RS485 Transmit Enable */
742 if (gpio_cfg[board].rs485en) {
743 gpio_request(gpio_cfg[board].rs485en, "rs485_en");
744 gpio_direction_output(gpio_cfg[board].rs485en, 0);
748 if (gpio_cfg[board].gps_shdn) {
749 gpio_request(gpio_cfg[board].gps_shdn, "gps_shdn");
750 gpio_direction_output(gpio_cfg[board].gps_shdn, 1);
753 /* Analog video codec power enable */
754 if (gpio_cfg[board].vidin_en) {
755 gpio_request(gpio_cfg[board].vidin_en, "anavidin_en");
756 gpio_direction_output(gpio_cfg[board].vidin_en, 1);
760 if (gpio_cfg[board].dioi2c_en) {
761 gpio_request(gpio_cfg[board].dioi2c_en, "dioi2c_dis#");
762 gpio_direction_output(gpio_cfg[board].dioi2c_en, 0);
765 /* PCICK_SSON: disable spread-spectrum clock */
766 if (gpio_cfg[board].pcie_sson) {
767 gpio_request(gpio_cfg[board].pcie_sson, "pci_sson");
768 gpio_direction_output(gpio_cfg[board].pcie_sson, 0);
771 /* USBOTG mux routing */
772 if (gpio_cfg[board].usb_sel) {
773 gpio_request(gpio_cfg[board].usb_sel, "usb_pcisel");
774 gpio_direction_output(gpio_cfg[board].usb_sel, 0);
777 /* PCISKT_WDIS# (Wireless disable GPIO to miniPCIe sockets) */
778 if (gpio_cfg[board].wdis) {
779 gpio_request(gpio_cfg[board].wdis, "wlan_dis");
780 gpio_direction_output(gpio_cfg[board].wdis, 1);
783 /* sense vselect pin to see if we support uhs-i */
784 gpio_request(GP_SD3_VSELECT, "sd3_vselect");
785 gpio_direction_input(GP_SD3_VSELECT);
786 gpio_cfg[board].usd_vsel = !gpio_get_value(GP_SD3_VSELECT);
789 /* setup GPIO pinmux and default configuration per baseboard and env */
790 void setup_board_gpio(int board, struct ventana_board_info *info)
796 int quiet = simple_strtol(getenv("quiet"), NULL, 10);
798 if (board >= GW_UNKNOWN)
802 if (gpio_cfg[board].rs232_en) {
803 gpio_direction_output(gpio_cfg[board].rs232_en,
804 (hwconfig("rs232")) ? 0 : 1);
808 if (gpio_cfg[board].msata_en && is_cpu_type(MXC_CPU_MX6Q)) {
809 gpio_direction_output(GP_MSATA_SEL,
810 (hwconfig("msata")) ? 1 : 0);
813 /* USBOTG Select (PCISKT or FrontPanel) */
814 if (gpio_cfg[board].usb_sel) {
815 gpio_direction_output(gpio_cfg[board].usb_sel,
816 (hwconfig("usb_pcisel")) ? 1 : 0);
820 * Configure DIO pinmux/padctl registers
821 * see IMX6DQRM/IMX6SDLRM IOMUXC_SW_PAD_CTL_PAD_* register definitions
823 for (i = 0; i < gpio_cfg[board].num_gpios; i++) {
824 struct dio_cfg *cfg = &gpio_cfg[board].dio_cfg[i];
825 iomux_v3_cfg_t ctrl = DIO_PAD_CFG;
826 unsigned cputype = is_cpu_type(MXC_CPU_MX6Q) ? 0 : 1;
828 if (!cfg->gpio_padmux[0] && !cfg->gpio_padmux[1])
830 sprintf(arg, "dio%d", i);
833 s = hwconfig_subarg(arg, "padctrl", &len);
835 ctrl = MUX_PAD_CTRL(simple_strtoul(s, NULL, 16)
836 & 0x1ffff) | MUX_MODE_SION;
838 if (hwconfig_subarg_cmp(arg, "mode", "gpio")) {
840 printf("DIO%d: GPIO%d_IO%02d (gpio-%d)\n", i,
841 (cfg->gpio_param/32)+1,
845 imx_iomux_v3_setup_pad(cfg->gpio_padmux[cputype] |
847 gpio_requestf(cfg->gpio_param, "dio%d", i);
848 gpio_direction_input(cfg->gpio_param);
849 } else if (hwconfig_subarg_cmp(arg, "mode", "pwm") &&
851 if (!cfg->pwm_param) {
852 printf("DIO%d: Error: pwm config invalid\n",
857 printf("DIO%d: pwm%d\n", i, cfg->pwm_param);
858 imx_iomux_v3_setup_pad(cfg->pwm_padmux[cputype] |
864 if (gpio_cfg[board].msata_en && is_cpu_type(MXC_CPU_MX6Q)) {
865 printf("MSATA: %s\n", (hwconfig("msata") ?
866 "enabled" : "disabled"));
868 if (gpio_cfg[board].rs232_en) {
869 printf("RS232: %s\n", (hwconfig("rs232")) ?
870 "enabled" : "disabled");
875 /* setup board specific PMIC */
876 void setup_pmic(void)
881 i2c_set_bus_num(CONFIG_I2C_PMIC);
883 /* configure PFUZE100 PMIC */
884 if (!i2c_probe(CONFIG_POWER_PFUZE100_I2C_ADDR)) {
885 debug("probed PFUZE100@0x%x\n", CONFIG_POWER_PFUZE100_I2C_ADDR);
886 power_pfuze100_init(CONFIG_I2C_PMIC);
887 p = pmic_get("PFUZE100");
888 if (p && !pmic_probe(p)) {
889 pmic_reg_read(p, PFUZE100_DEVICEID, ®);
890 printf("PMIC: PFUZE100 ID=0x%02x\n", reg);
892 /* Set VGEN1 to 1.5V and enable */
893 pmic_reg_read(p, PFUZE100_VGEN1VOL, ®);
894 reg &= ~(LDO_VOL_MASK);
895 reg |= (LDOA_1_50V | LDO_EN);
896 pmic_reg_write(p, PFUZE100_VGEN1VOL, reg);
898 /* Set SWBST to 5.0V and enable */
899 pmic_reg_read(p, PFUZE100_SWBSTCON1, ®);
900 reg &= ~(SWBST_MODE_MASK | SWBST_VOL_MASK);
901 reg |= (SWBST_5_00V | (SWBST_MODE_AUTO << SWBST_MODE_SHIFT));
902 pmic_reg_write(p, PFUZE100_SWBSTCON1, reg);
906 /* configure LTC3676 PMIC */
907 else if (!i2c_probe(CONFIG_POWER_LTC3676_I2C_ADDR)) {
908 debug("probed LTC3676@0x%x\n", CONFIG_POWER_LTC3676_I2C_ADDR);
909 power_ltc3676_init(CONFIG_I2C_PMIC);
910 p = pmic_get("LTC3676_PMIC");
911 if (p && !pmic_probe(p)) {
912 puts("PMIC: LTC3676\n");
914 * set board-specific scalar for max CPU frequency
915 * per CPU based on the LDO enabled Operating Ranges
916 * defined in the respective IMX6DQ and IMX6SDL
917 * datasheets. The voltage resulting from the R1/R2
918 * feedback inputs on Ventana is 1308mV. Note that this
919 * is a bit shy of the Vmin of 1350mV in the datasheet
920 * for LDO enabled mode but is as high as we can go.
922 * We will rely on an OS kernel driver to properly
923 * regulate these per CPU operating point and use LDO
924 * bypass mode when using the higher frequency
925 * operating points to compensate as LDO bypass mode
926 * allows the rails be 125mV lower.
928 /* mask PGOOD during SW1 transition */
929 pmic_reg_write(p, LTC3676_DVB1B,
930 0x1f | LTC3676_PGOOD_MASK);
931 /* set SW1 (VDD_SOC) */
932 pmic_reg_write(p, LTC3676_DVB1A, 0x1f);
934 /* mask PGOOD during SW3 transition */
935 pmic_reg_write(p, LTC3676_DVB3B,
936 0x1f | LTC3676_PGOOD_MASK);
937 /* set SW3 (VDD_ARM) */
938 pmic_reg_write(p, LTC3676_DVB3A, 0x1f);