git.sur5r.net Git - u-boot/blob - board/st-ericsson/u8500/u8500_href.c

   1 /*
   2  * Copyright (C) ST-Ericsson SA 2009
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License as published by
   6  * the Free Software Foundation; either version 2 of the License, or
   7  * (at your option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful,
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12  * GNU General Public License for more details.
  13  *
  14  * You should have received a copy of the GNU General Public License
  15  * along with this program; if not, write to the Free Software
  16  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  17  */
  18
  19 #include <config.h>
  20 #include <common.h>
  21 #include <i2c.h>
  22 #include <asm/types.h>
  23 #include <asm/io.h>
  24 #include <asm/errno.h>
  25 #include <asm/arch/clock.h>
  26 #include <asm/arch/gpio.h>
  27 #include <asm/arch/hardware.h>
  28 #include <asm/arch/sys_proto.h>
  29 #include <asm/arch/prcmu.h>
  30 #ifdef CONFIG_MMC
  31 #include "../../../drivers/mmc/arm_pl180_mmci.h"
  32 #endif
  33
  34 #define NOMADIK_PER4_BASE       (0x80150000)
  35 #define NOMADIK_BACKUPRAM0_BASE (NOMADIK_PER4_BASE + 0x00000)
  36 #define NOMADIK_BACKUPRAM1_BASE (NOMADIK_PER4_BASE + 0x01000)
  37
  38 /* Power, Reset, Clock Management Unit */
  39 /*
  40  * SVA: Smart Video Accelerator
  41  * SIA: Smart Imaging Accelerator
  42  * SGA: Smart Graphic accelerator
  43  * B2R2: Graphic blitter
  44  */
  45 #define PRCM_ARMCLKFIX_MGT_REG          (PRCMU_BASE + 0x000)
  46 #define PRCM_ACLK_MGT_REG               (PRCMU_BASE + 0x004)
  47 #define PRCM_SVAMMDSPCLK_MGT_REG        (PRCMU_BASE + 0x008)
  48 #define PRCM_SIAMMDSPCLK_MGT_REG        (PRCMU_BASE + 0x00C)
  49 #define PRCM_SAAMMDSPCLK_MGT_REG        (PRCMU_BASE + 0x010)
  50 #define PRCM_SGACLK_MGT_REG             (PRCMU_BASE + 0x014)
  51 #define PRCM_UARTCLK_MGT_REG            (PRCMU_BASE + 0x018)
  52 #define PRCM_MSPCLK_MGT_REG             (PRCMU_BASE + 0x01C)
  53 #define PRCM_I2CCLK_MGT_REG             (PRCMU_BASE + 0x020)
  54 #define PRCM_SDMMCCLK_MGT_REG           (PRCMU_BASE + 0x024)
  55 #define PRCM_SLIMCLK_MGT_REG            (PRCMU_BASE + 0x028)
  56 #define PRCM_PER1CLK_MGT_REG            (PRCMU_BASE + 0x02C)
  57 #define PRCM_PER2CLK_MGT_REG            (PRCMU_BASE + 0x030)
  58 #define PRCM_PER3CLK_MGT_REG            (PRCMU_BASE + 0x034)
  59 #define PRCM_PER5CLK_MGT_REG            (PRCMU_BASE + 0x038)
  60 #define PRCM_PER6CLK_MGT_REG            (PRCMU_BASE + 0x03C)
  61 #define PRCM_PER7CLK_MGT_REG            (PRCMU_BASE + 0x040)
  62 #define PRCM_DMACLK_MGT_REG             (PRCMU_BASE + 0x074)
  63 #define PRCM_B2R2CLK_MGT_REG            (PRCMU_BASE + 0x078)
  64
  65 #define PRCM_PLLSOC0_FREQ_REG           (PRCMU_BASE + 0x080)
  66 #define PRCM_PLLSOC1_FREQ_REG           (PRCMU_BASE + 0x084)
  67 #define PRCM_PLLARM_FREQ_REG            (PRCMU_BASE + 0x088)
  68 #define PRCM_PLLDDR_FREQ_REG            (PRCMU_BASE + 0x08C)
  69 #define PRCM_ARM_CHGCLKREQ_REG          (PRCMU_BASE + 0x114)
  70
  71 #define PRCM_TCR                        (PRCMU_BASE + 0x1C8)
  72
  73 /*
  74  * Memory controller register
  75  */
  76 #define DMC_BASE_ADDR                   0x80156000
  77 #define DMC_CTL_97                      (DMC_BASE_ADDR + 0x184)
  78
  79 int board_id;   /* set in board_late_init() */
  80
  81 /* PLLs for clock management registers */
  82 enum {
  83         GATED = 0,
  84         PLLSOC0,        /* pllsw = 001, ffs() = 1 */
  85         PLLSOC1,        /* pllsw = 010, ffs() = 2 */
  86         PLLDDR,         /* pllsw = 100, ffs() = 3 */
  87         PLLARM,
  88 };
  89
  90 static struct pll_freq_regs {
  91         int idx;        /* index fror pll_name and pll_khz arrays */
  92         uint32_t addr;
  93 } pll_freq_regs[] = {
  94         {PLLSOC0, PRCM_PLLSOC0_FREQ_REG},
  95         {PLLSOC1, PRCM_PLLSOC1_FREQ_REG},
  96         {PLLDDR, PRCM_PLLDDR_FREQ_REG},
  97         {PLLARM, PRCM_PLLARM_FREQ_REG},
  98         {0, 0},
  99 };
 100
 101 static const char *pll_name[5] = {"GATED", "SOC0", "SOC1", "DDR", "ARM"};
 102 static uint32_t pll_khz[5];     /* use ffs(pllsw(reg)) as index for 0..3 */
 103
 104 static struct clk_mgt_regs {
 105         uint32_t addr;
 106         uint32_t val;
 107         const char *descr;
 108 } clk_mgt_regs[] = {
 109         /* register content taken from bootrom settings */
 110         {PRCM_ARMCLKFIX_MGT_REG, 0x0120, "ARMCLKFIX"}, /* ena, SOC0/0, ??? */
 111         {PRCM_ACLK_MGT_REG, 0x0125, "ACLK"},    /* ena, SOC0/5, 160 MHz */
 112         {PRCM_SVAMMDSPCLK_MGT_REG, 0x1122, "SVA"}, /* ena, SOC0/2, 400 MHz */
 113         {PRCM_SIAMMDSPCLK_MGT_REG, 0x0022, "SIA"}, /* dis, SOC0/2, 400 MHz */
 114         {PRCM_SAAMMDSPCLK_MGT_REG, 0x0822, "SAA"}, /* dis, SOC0/4, 200 MHz */
 115         {PRCM_SGACLK_MGT_REG, 0x0024, "SGA"},   /* dis, SOC0/4, 200 MHz */
 116         {PRCM_UARTCLK_MGT_REG, 0x0300, "UART"}, /* ena, GATED, CLK38 */
 117         {PRCM_MSPCLK_MGT_REG, 0x0200, "MSP"},   /* dis, GATED, CLK38 */
 118         {PRCM_I2CCLK_MGT_REG, 0x0130, "I2C"},   /* ena, SOC0/16, 50 MHz */
 119         {PRCM_SDMMCCLK_MGT_REG, 0x0130, "SDMMC"}, /* ena, SOC0/16, 50 MHz */
 120         {PRCM_PER1CLK_MGT_REG, 0x126, "PER1"},  /* ena, SOC0/6, 133 MHz */
 121         {PRCM_PER2CLK_MGT_REG, 0x126, "PER2"},  /* ena, SOC0/6, 133 MHz */
 122         {PRCM_PER3CLK_MGT_REG, 0x126, "PER3"},  /* ena, SOC0/6, 133 MHz */
 123         {PRCM_PER5CLK_MGT_REG, 0x126, "PER5"},  /* ena, SOC0/6, 133 MHz */
 124         {PRCM_PER6CLK_MGT_REG, 0x126, "PER6"},  /* ena, SOC0/6, 133 MHz */
 125         {PRCM_PER7CLK_MGT_REG, 0x128, "PER7"},  /* ena, SOC0/8, 100 MHz */
 126         {PRCM_DMACLK_MGT_REG, 0x125, "DMA"},    /* ena, SOC0/5, 160 MHz */
 127         {PRCM_B2R2CLK_MGT_REG, 0x025, "B2R2"},  /* dis, SOC0/5, 160 MHz */
 128         {0, 0, NULL},
 129 };
 130
 131 static void init_regs(void);
 132
 133 DECLARE_GLOBAL_DATA_PTR;
 134 #if defined(CONFIG_SHOW_BOOT_PROGRESS)
 135 void show_boot_progress(int progress)
 136 {
 137         printf("Boot reached stage %d\n", progress);
 138 }
 139 #endif
 140
 141 /*
 142  * Miscellaneous platform dependent initialisations
 143  */
 144
 145 int board_early_init_f(void)
 146 {
 147         init_regs();
 148         return 0;
 149 }
 150
 151 int board_init(void)
 152 {
 153         uint32_t unused_cols_rows;
 154         unsigned int nrows;
 155         unsigned int ncols;
 156
 157         gd->bd->bi_arch_number = 0x1A4;
 158         gd->bd->bi_boot_params = 0x00000100;
 159         gd->bd->bi_dram[0].start = CONFIG_SYS_SDRAM_BASE;
 160
 161         /*
 162          * Assumption: 2 CS active, both CS have same layout.
 163          *             15 rows max, 11 cols max (controller spec).
 164          *             memory chip has 8 banks, I/O width 32 bit.
 165          * The correct way would be to read MR#8: I/O width and density,
 166          * but this requires locking against the PRCMU firmware.
 167          * Simplified approach:
 168          * Read number of unused rows and columns from mem controller.
 169          * size = nCS x 2^(rows+cols) x nbanks x buswidth_bytes
 170          */
 171         unused_cols_rows = readl(DMC_CTL_97);
 172         nrows = 15 - (unused_cols_rows & 0x07);
 173         ncols = 11 - ((unused_cols_rows & 0x0700) >> 8);
 174         gd->bd->bi_dram[0].size = 2 * (1 << (nrows + ncols)) * 8 * 4;
 175
 176         icache_enable();
 177
 178         return 0;
 179 }
 180
 181 int dram_init(void)
 182 {
 183         gd->ram_size = PHYS_SDRAM_SIZE_1;
 184
 185         return 0;
 186 }
 187
 188 unsigned int addr_vall_arr[] = {
 189         0x8011F000, 0x0000FFFF, /* Clocks for HSI TODO: Enable reqd only */
 190         0x8011F008, 0x00001CFF, /* Clocks for HSI TODO: Enable reqd only */
 191         0x8000F000, 0x00007FFF, /* Clocks for I2C TODO: Enable reqd only */
 192         0x8000F008, 0x00007FFF, /* Clocks for I2C TODO: Enable reqd only */
 193         0x80157020, 0x00000150, /* I2C 48MHz clock */
 194         0x8012F000, 0x00007FFF, /* Clocks for SD TODO: Enable reqd only */
 195         0x8012F008, 0x00007FFF, /* Clocks for SD TODO: Enable reqd only */
 196         0xA03DF000, 0x0000000D, /* Clock for MTU Timers */
 197         0x8011E00C, 0x00000000, /* GPIO ALT FUNC for EMMC */
 198         0x8011E004, 0x0000FFE0, /* GPIO ALT FUNC for EMMC */
 199         0x8011E020, 0x0000FFE0, /* GPIO ALT FUNC for EMMC */
 200         0x8011E024, 0x00000000, /* GPIO ALT FUNC for EMMC */
 201         0x8012E000, 0x20000000, /* GPIO ALT FUNC for UART */
 202         0x8012E00C, 0x00000000, /* GPIO ALT FUNC for SD */
 203         0x8012E004, 0x0FFC0000, /* GPIO ALT FUNC for SD */
 204         0x8012E020, 0x60000000, /* GPIO ALT FUNC for SD */
 205         0x8012E024, 0x60000000, /* GPIO ALT FUNC for SD */
 206         0x801571E4, 0x0000000C, /* PRCMU settings for B2R2,
 207                                    PRCM_APE_RESETN_SET_REG */
 208         0x80157024, 0x00000130, /* PRCMU settings for EMMC/SD */
 209         0xA03FF000, 0x00000003, /* USB */
 210         0xA03FF008, 0x00000001, /* USB */
 211         0xA03FE00C, 0x00000000, /* USB */
 212         0xA03FE020, 0x00000FFF, /* USB */
 213         0xA03FE024, 0x00000000  /* USB */
 214 };
 215
 216 #ifdef CONFIG_BOARD_LATE_INIT
 217 /*
 218  * called after all initialisation were done, but before the generic
 219  * mmc_initialize().
 220  */
 221 int board_late_init(void)
 222 {
 223         uchar byte;
 224
 225         /*
 226          * Determine and set board_id environment variable
 227          * 0: mop500, 1: href500
 228          * Above boards have different GPIO expander chips which we can
 229          * distinguish by the chip id.
 230          *
 231          * The board_id environment variable is needed for the Linux bootargs.
 232          */
 233         (void) i2c_set_bus_num(0);
 234         (void) i2c_read(CONFIG_SYS_I2C_GPIOE_ADDR, 0x80, 1, &byte, 1);
 235         if (byte == 0x01) {
 236                 board_id = 0;
 237                 setenv("board_id", "0");
 238         } else {
 239                 board_id = 1;
 240                 setenv("board_id", "1");
 241         }
 242 #ifdef CONFIG_MMC
 243         u8500_mmc_power_init();
 244
 245         /*
 246          * config extended GPIO pins for level shifter and
 247          * SDMMC_ENABLE
 248          */
 249         if (board_id == 0) {
 250                 /* MOP500 */
 251                 byte = 0x0c;
 252                 (void) i2c_write(CONFIG_SYS_I2C_GPIOE_ADDR, 0x89, 1, &byte, 1);
 253                 (void) i2c_write(CONFIG_SYS_I2C_GPIOE_ADDR, 0x83, 1, &byte, 1);
 254         } else {
 255                 /* HREF */
 256                 /* set the direction of GPIO KPY9 and KPY10 */
 257                 byte = 0x06;
 258                 (void) i2c_write(CONFIG_SYS_I2C_GPIOE_ADDR, 0xC8, 1, &byte, 1);
 259                 /* must be a multibyte access */
 260                 (void) i2c_write(CONFIG_SYS_I2C_GPIOE_ADDR, 0xC4, 1,
 261                                                 (uchar []) {0x06, 0x06}, 2);
 262         }
 263 #endif /* CONFIG_MMC */
 264         /*
 265          * Create a memargs variable which points uses either the memargs256 or
 266          * memargs512 environment variable, depending on the memory size.
 267          * memargs is used to build the bootargs, memargs256 and memargs512 are
 268          * stored in the environment.
 269          */
 270         if (gd->bd->bi_dram[0].size == 0x10000000) {
 271                 setenv("memargs", "setenv bootargs ${bootargs} ${memargs256}");
 272                 setenv("mem", "256M");
 273         } else {
 274                 setenv("memargs", "setenv bootargs ${bootargs} ${memargs512}");
 275                 setenv("mem", "512M");
 276         }
 277
 278         return 0;
 279 }
 280 #endif /* CONFIG_BOARD_LATE_INIT */
 281
 282 static void early_gpio_setup(struct gpio_register *gpio_reg, u32 bits)
 283 {
 284         writel(readl(&gpio_reg->gpio_dats) | bits, &gpio_reg->gpio_dats);
 285         writel(readl(&gpio_reg->gpio_pdis) & ~bits, &gpio_reg->gpio_pdis);
 286 }
 287
 288 static void init_regs(void)
 289 {
 290         /* FIXME Remove magic register array settings for ED also */
 291         struct prcmu *prcmu = (struct prcmu *) U8500_PRCMU_BASE;
 292
 293         /* Enable timers */
 294         writel(1 << 17, &prcmu->tcr);
 295
 296         u8500_prcmu_enable(&prcmu->per1clk_mgt);
 297         u8500_prcmu_enable(&prcmu->per2clk_mgt);
 298         u8500_prcmu_enable(&prcmu->per3clk_mgt);
 299         u8500_prcmu_enable(&prcmu->per5clk_mgt);
 300         u8500_prcmu_enable(&prcmu->per6clk_mgt);
 301         u8500_prcmu_enable(&prcmu->per7clk_mgt);
 302
 303         u8500_prcmu_enable(&prcmu->uartclk_mgt);
 304         u8500_prcmu_enable(&prcmu->i2cclk_mgt);
 305
 306         u8500_prcmu_enable(&prcmu->sdmmcclk_mgt);
 307
 308         u8500_clock_enable(1, 9, -1);   /* GPIO0 */
 309
 310         u8500_clock_enable(2, 11, -1);  /* GPIO1 */
 311
 312         u8500_clock_enable(3, 8, -1);   /* GPIO2 */
 313         u8500_clock_enable(5, 1, -1);   /* GPIO3 */
 314
 315         u8500_clock_enable(3, 6, 6);    /* UART2 */
 316
 317         gpio_altfuncenable(GPIO_ALT_I2C_0, "I2C0");
 318         u8500_clock_enable(3, 3, 3);    /* I2C0 */
 319
 320         early_gpio_setup((struct gpio_register *)U8500_GPIO_0_BASE, 0x60000000);
 321         gpio_altfuncenable(GPIO_ALT_UART_2, "UART2");
 322
 323         early_gpio_setup((struct gpio_register *)U8500_GPIO_6_BASE, 0x0000ffe0);
 324         gpio_altfuncenable(GPIO_ALT_EMMC, "EMMC");
 325
 326         early_gpio_setup((struct gpio_register *)U8500_GPIO_0_BASE, 0x0000ffe0);
 327         gpio_altfuncenable(GPIO_ALT_SD_CARD0, "SDCARD");
 328
 329         u8500_clock_enable(1, 5, 5);    /* SDI0 */
 330         u8500_clock_enable(2, 4, 2);    /* SDI4 */
 331
 332         u8500_clock_enable(6, 7, -1);   /* MTU0 */
 333         u8500_clock_enable(3, 4, 4);    /* SDI2 */
 334
 335         early_gpio_setup((struct gpio_register *)U8500_GPIO_4_BASE, 0x000007ff);
 336         gpio_altfuncenable(GPIO_ALT_POP_EMMC, "EMMC");
 337
 338         /*
 339          * Enabling clocks for all devices which are AMBA devices in the
 340          * kernel.  Otherwise they will not get probe()'d because the
 341          * peripheral ID register will not be powered.
 342          */
 343
 344         /* XXX: some of these differ between ED/V1 */
 345
 346         u8500_clock_enable(1, 1, 1);    /* UART1 */
 347         u8500_clock_enable(1, 0, 0);    /* UART0 */
 348
 349         u8500_clock_enable(3, 2, 2);    /* SSP1 */
 350         u8500_clock_enable(3, 1, 1);    /* SSP0 */
 351
 352         u8500_clock_enable(2, 8, -1);   /* SPI0 */
 353         u8500_clock_enable(2, 5, 3);    /* MSP2 */
 354 }
 355
 356 #ifdef CONFIG_MMC
 357 static int u8500_mmci_board_init(void)
 358 {
 359         enum gpio_error error;
 360         struct gpio_register *gpio_base_address;
 361
 362         gpio_base_address = (void *)(U8500_GPIO_0_BASE);
 363         gpio_base_address->gpio_dats |= 0xFFC0000;
 364         gpio_base_address->gpio_pdis &= ~0xFFC0000;
 365
 366         /* save the GPIO0 AFSELA register */
 367         error = gpio_altfuncenable(GPIO_ALT_SD_CARD0, "MMC");
 368         if (error != GPIO_OK) {
 369                 printf("u8500_mmci_board_init() gpio_altfuncenable failed\n");
 370                 return -ENODEV;
 371         }
 372         return 0;
 373 }
 374
 375 int board_mmc_init(bd_t *bd)
 376 {
 377         if (u8500_mmci_board_init())
 378                 return -ENODEV;
 379
 380         if (arm_pl180_mmci_init())
 381                 return -ENODEV;
 382         return 0;
 383 }
 384 #endif
 385
 386
 387 /*
 388  * get_pll_freq_khz - return PLL frequency in kHz
 389  */
 390 static uint32_t get_pll_freq_khz(uint32_t inclk_khz, uint32_t freq_reg)
 391 {
 392         uint32_t idf, ldf, odf, seldiv, phi;
 393
 394         /*
 395          * PLLOUTCLK = PHI = (INCLK*LDF)/(2*ODF*IDF) if SELDIV2=0
 396          * PLLOUTCLK = PHI = (INCLK*LDF)/(4*ODF*IDF) if SELDIV2=1
 397          * where:
 398          * IDF=R(2:0) (when R=000, IDF=1d)
 399          * LDF = 2*D(7:0) (D must be greater than or equal to 6)
 400          * ODF = N(5:0) (when N=000000, 0DF=1d)
 401          */
 402
 403         idf = (freq_reg & 0x70000) >> 16;
 404         ldf = (freq_reg & 0xff) * 2;
 405         odf = (freq_reg & 0x3f00) >> 8;
 406         seldiv = (freq_reg & 0x01000000) >> 24;
 407         phi = (inclk_khz * ldf) / (2 * odf * idf);
 408         if (seldiv)
 409                 phi = phi/2;
 410
 411         return phi;
 412 }
 413
 414 int do_clkinfo(cmd_tbl_t *cmdtp, int flag, int argc, char * const argv[])
 415 {
 416         uint32_t inclk_khz;
 417         uint32_t reg, phi;
 418         uint32_t clk_khz;
 419         unsigned int clk_sel;
 420         struct clk_mgt_regs *clks = clk_mgt_regs;
 421         struct pll_freq_regs *plls = pll_freq_regs;
 422
 423         /*
 424          * Go through list of PLLs.
 425          * Initialise pll out frequency array (pll_khz) and print frequency.
 426          */
 427         inclk_khz = 38400;      /* 38.4 MHz */
 428         while (plls->addr) {
 429                 reg = readl(plls->addr);
 430                 phi = get_pll_freq_khz(inclk_khz, reg);
 431                 pll_khz[plls->idx] = phi;
 432                 printf("%s PLL out frequency: %d.%d Mhz\n",
 433                                 pll_name[plls->idx], phi/1000, phi % 1000);
 434                 plls++;
 435         }
 436
 437         /* check ARM clock source */
 438         reg = readl(PRCM_ARM_CHGCLKREQ_REG);
 439         printf("A9 running on %s\n",
 440                 (reg & 1) ?  "external clock" : "ARM PLL");
 441
 442         /* go through list of clk_mgt_reg */
 443         printf("\n%19s %9s %7s %9s enabled\n",
 444                         "name(addr)", "value", "PLL", "CLK[MHz]");
 445         while (clks->addr) {
 446                 reg = readl(clks->addr);
 447
 448                 /* convert bit position into array index */
 449                 clk_sel = ffs((reg >> 5) & 0x7);        /* PLLSW[2:0] */
 450
 451                 if (reg & 0x200)
 452                         clk_khz = 38400;        /* CLK38 is set */
 453                 else if ((reg & 0x1f) == 0)
 454                         /* ARMCLKFIX_MGT is 0x120, e.g. div = 0 ! */
 455                         clk_khz = 0;
 456                 else
 457                         clk_khz = pll_khz[clk_sel] / (reg & 0x1f);
 458
 459                 printf("%9s(%08x): %08x, %6s, %4d.%03d, %s\n",
 460                         clks->descr, clks->addr, reg, pll_name[clk_sel],
 461                         clk_khz / 1000, clk_khz % 1000,
 462                         (reg & 0x100) ? "ena" : "dis");
 463                 clks++;
 464         }
 465
 466         return 0;
 467 }
 468
 469 U_BOOT_CMD(
 470         clkinfo,        1,      1,      do_clkinfo,
 471         "print clock info",
 472         ""
 473 );