git.sur5r.net Git - u-boot/blob - board/stxgp3/init.S

   1 /*
   2  * Copyright (C) 2004 Embedded Edge, LLC
   3  * Dan Malek <dan@embeddededge.com>
   4  * Copied from ADS85xx.
   5  * Updates for Silicon Tx GP3 8560.  We only support 32-bit flash
   6  * and DDR with SPD EEPROM configuration.
   7  *
   8  * Copyright 2004 Freescale Semiconductor.
   9  * Copyright (C) 2002,2003, Motorola Inc.
  10  * Xianghua Xiao <X.Xiao@motorola.com>
  11  *
  12  * See file CREDITS for list of people who contributed to this
  13  * project.
  14  *
  15  * This program is free software; you can redistribute it and/or
  16  * modify it under the terms of the GNU General Public License as
  17  * published by the Free Software Foundation; either version 2 of
  18  * the License, or (at your option) any later version.
  19  *
  20  * This program is distributed in the hope that it will be useful,
  21  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  22  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  23  * GNU General Public License for more details.
  24  *
  25  * You should have received a copy of the GNU General Public License
  26  * along with this program; if not, write to the Free Software
  27  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  28  * MA 02111-1307 USA
  29  */
  30
  31 #include <ppc_asm.tmpl>
  32 #include <ppc_defs.h>
  33 #include <asm/cache.h>
  34 #include <asm/mmu.h>
  35 #include <config.h>
  36 #include <mpc85xx.h>
  37
  38
  39 /*
  40  * TLB0 and TLB1 Entries
  41  *
  42  * Out of reset, TLB1's Entry 0 maps the highest 4K for CCSRBAR.
  43  * However, CCSRBAR is then relocated to CFG_CCSRBAR right after
  44  * these TLB entries are established.
  45  *
  46  * The TLB entries for DDR are dynamically setup in spd_sdram()
  47  * and use TLB1 Entries 8 through 15 as needed according to the
  48  * size of DDR memory.
  49  *
  50  * MAS0: tlbsel, esel, nv
  51  * MAS1: valid, iprot, tid, ts, tsize
  52  * MAS2: epn, x0, x1, w, i, m, g, e
  53  * MAS3: rpn, u0-u3, ux, sx, uw, sw, ur, sr
  54  */
  55
  56 #define entry_start \
  57         mflr    r1      ;       \
  58         bl      0f      ;
  59
  60 #define entry_end \
  61 0:      mflr    r0      ;       \
  62         mtlr    r1      ;       \
  63         blr             ;
  64
  65
  66         .section        .bootpg, "ax"
  67         .globl  tlb1_entry
  68 tlb1_entry:
  69         entry_start
  70
  71         /*
  72          * Number of TLB0 and TLB1 entries in the following table
  73          */
  74         .long 13
  75
  76 #if (CFG_CCSRBAR_DEFAULT != CFG_CCSRBAR)
  77         /*
  78          * TLB0         4K      Non-cacheable, guarded
  79          * 0xff700000   4K      Initial CCSRBAR mapping
  80          *
  81          * This ends up at a TLB0 Index==0 entry, and must not collide
  82          * with other TLB0 Entries.
  83          */
  84         .long FSL_BOOKE_MAS0(0, 0, 0)
  85         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
  86         .long FSL_BOOKE_MAS2(CFG_CCSRBAR_DEFAULT, (MAS2_I|MAS2_G))
  87         .long FSL_BOOKE_MAS3(CFG_CCSRBAR_DEFAULT, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
  88 #else
  89 #error("Update the number of table entries in tlb1_entry")
  90 #endif
  91
  92         /*
  93          * TLB0         16K     Cacheable, non-guarded
  94          * 0xd001_0000  16K     Temporary Global data for initialization
  95          *
  96          * Use four 4K TLB0 entries.  These entries must be cacheable
  97          * as they provide the bootstrap memory before the memory
  98          * controler and real memory have been configured.
  99          *
 100          * These entries end up at TLB0 Indicies 0x10, 0x14, 0x18 and 0x1c,
 101          * and must not collide with other TLB0 entries.
 102          */
 103         .long FSL_BOOKE_MAS0(0, 0, 0)
 104         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 105         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR, 0)
 106         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 107
 108         .long FSL_BOOKE_MAS0(0, 0, 0)
 109         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 110         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR + 4 * 1024, 0)
 111         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR + 4 * 1024, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 112
 113         .long FSL_BOOKE_MAS0(0, 0, 0)
 114         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 115         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR + 8 * 1024, 0)
 116         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR + 8 * 1024, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 117
 118         .long FSL_BOOKE_MAS0(0, 0, 0)
 119         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 120         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR + 12 * 1024, 0)
 121         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR + 12 * 1024, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 122
 123
 124         /*
 125          * TLB 0:       16M     Non-cacheable, guarded
 126          * 0xff000000   16M     FLASH
 127          * Out of reset this entry is only 4K.
 128          */
 129         .long FSL_BOOKE_MAS0(1, 0, 0)
 130         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_16M)
 131         .long FSL_BOOKE_MAS2(CFG_FLASH_BASE, (MAS2_I|MAS2_G))
 132         .long FSL_BOOKE_MAS3(CFG_FLASH_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 133
 134         /*
 135          * TLB 1:       256M    Non-cacheable, guarded
 136          * 0x80000000   256M    PCI1 MEM First half
 137          */
 138         .long FSL_BOOKE_MAS0(1, 1, 0)
 139         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_256M)
 140         .long FSL_BOOKE_MAS2(CFG_PCI1_MEM_BASE, (MAS2_I|MAS2_G))
 141         .long FSL_BOOKE_MAS3(CFG_PCI1_MEM_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 142
 143         /*
 144          * TLB 2:       256M    Non-cacheable, guarded
 145          * 0x90000000   256M    PCI1 MEM Second half
 146          */
 147         .long FSL_BOOKE_MAS0(1, 2, 0)
 148         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_256M)
 149         .long FSL_BOOKE_MAS2(CFG_PCI1_MEM_BASE + 0x10000000, (MAS2_I|MAS2_G))
 150         .long FSL_BOOKE_MAS3(CFG_PCI1_MEM_BASE + 0x10000000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 151
 152         /*
 153          * TLB 3:       256M    Non-cacheable, guarded
 154          * 0xc0000000   256M    Rapid IO MEM First half
 155          */
 156         .long FSL_BOOKE_MAS0(1, 3, 0)
 157         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_256M)
 158         .long FSL_BOOKE_MAS2(CFG_RIO_MEM_BASE, (MAS2_I|MAS2_G))
 159         .long FSL_BOOKE_MAS3(CFG_RIO_MEM_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 160
 161         /*
 162          * TLB 4:       256M    Non-cacheable, guarded
 163          * 0xd0000000   256M    Rapid IO MEM Second half
 164          */
 165         .long FSL_BOOKE_MAS0(1, 4, 0)
 166         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_256M)
 167         .long FSL_BOOKE_MAS2(CFG_RIO_MEM_BASE + 0x10000000, (MAS2_I|MAS2_G))
 168         .long FSL_BOOKE_MAS3(CFG_RIO_MEM_BASE + 0x10000000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 169
 170         /*
 171          * TLB 5:       64M     Non-cacheable, guarded
 172          * 0xe000_0000  1M      CCSRBAR
 173          * 0xe200_0000  16M     PCI1 IO
 174          */
 175         .long FSL_BOOKE_MAS0(1, 5, 0)
 176         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 177         .long FSL_BOOKE_MAS2(CFG_CCSRBAR, (MAS2_I|MAS2_G))
 178         .long FSL_BOOKE_MAS3(CFG_CCSRBAR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 179
 180         /*
 181          * TLB 6:       64M     Cacheable, non-guarded
 182          * 0xf000_0000  64M     LBC SDRAM
 183          */
 184         .long FSL_BOOKE_MAS0(1, 6, 0)
 185         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 186         .long FSL_BOOKE_MAS2(CFG_LBC_SDRAM_BASE, 0)
 187         .long FSL_BOOKE_MAS3(CFG_LBC_SDRAM_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 188
 189         /*
 190          * TLB 7:       16K     Non-cacheable, guarded
 191          * 0xfc000000   16K     Configuration Latch register
 192          */
 193         .long FSL_BOOKE_MAS0(1, 7, 0)
 194         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64K)
 195         .long FSL_BOOKE_MAS2(CFG_LBC_LCLDEVS_BASE, (MAS2_I|MAS2_G))
 196         .long FSL_BOOKE_MAS3(CFG_LBC_LCLDEVS_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 197
 198 #if !defined(CONFIG_SPD_EEPROM)
 199         /*
 200          * TLB 8, 9:    128M    DDR
 201          * 0x00000000   64M     DDR System memory
 202          * 0x04000000   64M     DDR System memory
 203          * Without SPD EEPROM configured DDR, this must be setup manually.
 204          * Make sure the TLB count at the top of this table is correct.
 205          * Likely it needs to be increased by two for these entries.
 206          */
 207 #error("Update the number of table entries in tlb1_entry")
 208         .long FSL_BOOKE_MAS0(1, 8, 0)
 209         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 210         .long FSL_BOOKE_MAS2(CFG_DDR_SDRAM_BASE, 0)
 211         .long FSL_BOOKE_MAS3(CFG_DDR_SDRAM_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 212
 213         .long FSL_BOOKE_MAS0(1, 9, 0)
 214         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 215         .long FSL_BOOKE_MAS2(CFG_DDR_SDRAM_BASE + 0x4000000, 0)
 216         .long FSL_BOOKE_MAS3(CFG_DDR_SDRAM_BASE + 0x4000000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 217 #endif
 218
 219         entry_end
 220
 221 /*
 222  * LAW(Local Access Window) configuration:
 223  *
 224  * 0x0000_0000     0x7fff_ffff     DDR                     2G
 225  * 0x8000_0000     0x9fff_ffff     PCI1 MEM                512M
 226  * 0xc000_0000     0xdfff_ffff     RapidIO                 512M
 227  * 0xe000_0000     0xe000_ffff     CCSR                    1M
 228  * 0xe200_0000     0xe2ff_ffff     PCI1 IO                 16M
 229  * 0xf000_0000     0xf7ff_ffff     SDRAM                   128M
 230  * 0xfc00_0000     0xfc00_ffff     Config Latch            64K
 231  * 0xff00_0000     0xffff_ffff     FLASH (boot bank)       16M
 232  *
 233  * Notes:
 234  *    CCSRBAR and L2-as-SRAM don't need a configured Local Access Window.
 235  *    If flash is 8M at default position (last 8M), no LAW needed.
 236  */
 237
 238 #if !defined(CONFIG_SPD_EEPROM)
 239 #define LAWBAR0 ((CFG_DDR_SDRAM_BASE>>12) & 0xfffff)
 240 #define LAWAR0  (LAWAR_EN | LAWAR_TRGT_IF_DDR | (LAWAR_SIZE & LAWAR_SIZE_128M))
 241 #else
 242 #define LAWBAR0 0
 243 #define LAWAR0  ((LAWAR_TRGT_IF_DDR | (LAWAR_SIZE & LAWAR_SIZE_128M)) & ~LAWAR_EN)
 244 #endif
 245
 246 #define LAWBAR1 ((CFG_PCI1_MEM_BASE>>12) & 0xfffff)
 247 #define LAWAR1  (LAWAR_EN | LAWAR_TRGT_IF_PCIX | (LAWAR_SIZE & LAWAR_SIZE_512M))
 248
 249 /*
 250  * This is not so much the SDRAM map as it is the whole localbus map.
 251  */
 252 #define LAWBAR2 ((CFG_LBC_SDRAM_BASE>>12) & 0xfffff)
 253 #define LAWAR2  (LAWAR_EN | LAWAR_TRGT_IF_LBC | (LAWAR_SIZE & LAWAR_SIZE_256M))
 254
 255 #define LAWBAR3 ((CFG_PCI1_IO_BASE>>12) & 0xfffff)
 256 #define LAWAR3  (LAWAR_EN | LAWAR_TRGT_IF_PCIX | (LAWAR_SIZE & LAWAR_SIZE_16M))
 257
 258 /*
 259  * Rapid IO at 0xc000_0000 for 512 M
 260  */
 261 #define LAWBAR4 ((CFG_RIO_MEM_BASE>>12) & 0xfffff)
 262 #define LAWAR4  (LAWAR_EN | LAWAR_TRGT_IF_RIO | (LAWAR_SIZE & LAWAR_SIZE_512M))
 263
 264
 265         .section .bootpg, "ax"
 266         .globl  law_entry
 267 law_entry:
 268         entry_start
 269         .long 0x05
 270         .long LAWBAR0,LAWAR0,LAWBAR1,LAWAR1,LAWBAR2,LAWAR2,LAWBAR3,LAWAR3
 271         .long LAWBAR4,LAWAR4
 272         entry_end