git.sur5r.net Git - u-boot/blob - board/xilinx/zynq/zynq-zybo/ps7_init_gpl.c

   1 /*
   2  * Copyright (c) Xilinx, Inc.
   3  *
   4  * SPDX-License-Identifier:     GPL-2.0+
   5  */
   6
   7 #include "ps7_init_gpl.h"
   8
   9 unsigned long ps7_pll_init_data_3_0[] = {
  10         /* START: top */
  11         /* .. START: SLCR SETTINGS */
  12         /* .. UNLOCK_KEY = 0XDF0D */
  13         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
  14         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
  15         /* .. */
  16         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
  17         /* .. FINISH: SLCR SETTINGS */
  18         /* .. START: PLL SLCR REGISTERS */
  19         /* .. .. START: ARM PLL INIT */
  20         /* .. .. PLL_RES = 0xc */
  21         /* .. .. ==> 0XF8000110[7:4] = 0x0000000CU */
  22         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
  23         /* .. .. PLL_CP = 0x2 */
  24         /* .. .. ==> 0XF8000110[11:8] = 0x00000002U */
  25         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
  26         /* .. .. LOCK_CNT = 0x177 */
  27         /* .. .. ==> 0XF8000110[21:12] = 0x00000177U */
  28         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00177000U */
  29         /* .. .. */
  30         EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U, 0x001772C0U),
  31         /* .. .. .. START: UPDATE FB_DIV */
  32         /* .. .. .. PLL_FDIV = 0x1a */
  33         /* .. .. .. ==> 0XF8000100[18:12] = 0x0000001AU */
  34         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001A000U */
  35         /* .. .. .. */
  36         EMIT_MASKWRITE(0XF8000100, 0x0007F000U, 0x0001A000U),
  37         /* .. .. .. FINISH: UPDATE FB_DIV */
  38         /* .. .. .. START: BY PASS PLL */
  39         /* .. .. .. PLL_BYPASS_FORCE = 1 */
  40         /* .. .. .. ==> 0XF8000100[4:4] = 0x00000001U */
  41         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
  42         /* .. .. .. */
  43         EMIT_MASKWRITE(0XF8000100, 0x00000010U, 0x00000010U),
  44         /* .. .. .. FINISH: BY PASS PLL */
  45         /* .. .. .. START: ASSERT RESET */
  46         /* .. .. .. PLL_RESET = 1 */
  47         /* .. .. .. ==> 0XF8000100[0:0] = 0x00000001U */
  48         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
  49         /* .. .. .. */
  50         EMIT_MASKWRITE(0XF8000100, 0x00000001U, 0x00000001U),
  51         /* .. .. .. FINISH: ASSERT RESET */
  52         /* .. .. .. START: DEASSERT RESET */
  53         /* .. .. .. PLL_RESET = 0 */
  54         /* .. .. .. ==> 0XF8000100[0:0] = 0x00000000U */
  55         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
  56         /* .. .. .. */
  57         EMIT_MASKWRITE(0XF8000100, 0x00000001U, 0x00000000U),
  58         /* .. .. .. FINISH: DEASSERT RESET */
  59         /* .. .. .. START: CHECK PLL STATUS */
  60         /* .. .. .. ARM_PLL_LOCK = 1 */
  61         /* .. .. .. ==> 0XF800010C[0:0] = 0x00000001U */
  62         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
  63         /* .. .. .. */
  64         EMIT_MASKPOLL(0XF800010C, 0x00000001U),
  65         /* .. .. .. FINISH: CHECK PLL STATUS */
  66         /* .. .. .. START: REMOVE PLL BY PASS */
  67         /* .. .. .. PLL_BYPASS_FORCE = 0 */
  68         /* .. .. .. ==> 0XF8000100[4:4] = 0x00000000U */
  69         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
  70         /* .. .. .. */
  71         EMIT_MASKWRITE(0XF8000100, 0x00000010U, 0x00000000U),
  72         /* .. .. .. FINISH: REMOVE PLL BY PASS */
  73         /* .. .. .. SRCSEL = 0x0 */
  74         /* .. .. .. ==> 0XF8000120[5:4] = 0x00000000U */
  75         /* .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
  76         /* .. .. .. DIVISOR = 0x2 */
  77         /* .. .. .. ==> 0XF8000120[13:8] = 0x00000002U */
  78         /* .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U */
  79         /* .. .. .. CPU_6OR4XCLKACT = 0x1 */
  80         /* .. .. .. ==> 0XF8000120[24:24] = 0x00000001U */
  81         /* .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U */
  82         /* .. .. .. CPU_3OR2XCLKACT = 0x1 */
  83         /* .. .. .. ==> 0XF8000120[25:25] = 0x00000001U */
  84         /* .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U */
  85         /* .. .. .. CPU_2XCLKACT = 0x1 */
  86         /* .. .. .. ==> 0XF8000120[26:26] = 0x00000001U */
  87         /* .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U */
  88         /* .. .. .. CPU_1XCLKACT = 0x1 */
  89         /* .. .. .. ==> 0XF8000120[27:27] = 0x00000001U */
  90         /* .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U */
  91         /* .. .. .. CPU_PERI_CLKACT = 0x1 */
  92         /* .. .. .. ==> 0XF8000120[28:28] = 0x00000001U */
  93         /* .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
  94         /* .. .. .. */
  95         EMIT_MASKWRITE(0XF8000120, 0x1F003F30U, 0x1F000200U),
  96         /* .. .. FINISH: ARM PLL INIT */
  97         /* .. .. START: DDR PLL INIT */
  98         /* .. .. PLL_RES = 0xc */
  99         /* .. .. ==> 0XF8000114[7:4] = 0x0000000CU */
 100         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
 101         /* .. .. PLL_CP = 0x2 */
 102         /* .. .. ==> 0XF8000114[11:8] = 0x00000002U */
 103         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
 104         /* .. .. LOCK_CNT = 0x1db */
 105         /* .. .. ==> 0XF8000114[21:12] = 0x000001DBU */
 106         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x001DB000U */
 107         /* .. .. */
 108         EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U, 0x001DB2C0U),
 109         /* .. .. .. START: UPDATE FB_DIV */
 110         /* .. .. .. PLL_FDIV = 0x15 */
 111         /* .. .. .. ==> 0XF8000104[18:12] = 0x00000015U */
 112         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00015000U */
 113         /* .. .. .. */
 114         EMIT_MASKWRITE(0XF8000104, 0x0007F000U, 0x00015000U),
 115         /* .. .. .. FINISH: UPDATE FB_DIV */
 116         /* .. .. .. START: BY PASS PLL */
 117         /* .. .. .. PLL_BYPASS_FORCE = 1 */
 118         /* .. .. .. ==> 0XF8000104[4:4] = 0x00000001U */
 119         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
 120         /* .. .. .. */
 121         EMIT_MASKWRITE(0XF8000104, 0x00000010U, 0x00000010U),
 122         /* .. .. .. FINISH: BY PASS PLL */
 123         /* .. .. .. START: ASSERT RESET */
 124         /* .. .. .. PLL_RESET = 1 */
 125         /* .. .. .. ==> 0XF8000104[0:0] = 0x00000001U */
 126         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 127         /* .. .. .. */
 128         EMIT_MASKWRITE(0XF8000104, 0x00000001U, 0x00000001U),
 129         /* .. .. .. FINISH: ASSERT RESET */
 130         /* .. .. .. START: DEASSERT RESET */
 131         /* .. .. .. PLL_RESET = 0 */
 132         /* .. .. .. ==> 0XF8000104[0:0] = 0x00000000U */
 133         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 134         /* .. .. .. */
 135         EMIT_MASKWRITE(0XF8000104, 0x00000001U, 0x00000000U),
 136         /* .. .. .. FINISH: DEASSERT RESET */
 137         /* .. .. .. START: CHECK PLL STATUS */
 138         /* .. .. .. DDR_PLL_LOCK = 1 */
 139         /* .. .. .. ==> 0XF800010C[1:1] = 0x00000001U */
 140         /* .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
 141         /* .. .. .. */
 142         EMIT_MASKPOLL(0XF800010C, 0x00000002U),
 143         /* .. .. .. FINISH: CHECK PLL STATUS */
 144         /* .. .. .. START: REMOVE PLL BY PASS */
 145         /* .. .. .. PLL_BYPASS_FORCE = 0 */
 146         /* .. .. .. ==> 0XF8000104[4:4] = 0x00000000U */
 147         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
 148         /* .. .. .. */
 149         EMIT_MASKWRITE(0XF8000104, 0x00000010U, 0x00000000U),
 150         /* .. .. .. FINISH: REMOVE PLL BY PASS */
 151         /* .. .. .. DDR_3XCLKACT = 0x1 */
 152         /* .. .. .. ==> 0XF8000124[0:0] = 0x00000001U */
 153         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 154         /* .. .. .. DDR_2XCLKACT = 0x1 */
 155         /* .. .. .. ==> 0XF8000124[1:1] = 0x00000001U */
 156         /* .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
 157         /* .. .. .. DDR_3XCLK_DIVISOR = 0x2 */
 158         /* .. .. .. ==> 0XF8000124[25:20] = 0x00000002U */
 159         /* .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U */
 160         /* .. .. .. DDR_2XCLK_DIVISOR = 0x3 */
 161         /* .. .. .. ==> 0XF8000124[31:26] = 0x00000003U */
 162         /* .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U */
 163         /* .. .. .. */
 164         EMIT_MASKWRITE(0XF8000124, 0xFFF00003U, 0x0C200003U),
 165         /* .. .. FINISH: DDR PLL INIT */
 166         /* .. .. START: IO PLL INIT */
 167         /* .. .. PLL_RES = 0xc */
 168         /* .. .. ==> 0XF8000118[7:4] = 0x0000000CU */
 169         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
 170         /* .. .. PLL_CP = 0x2 */
 171         /* .. .. ==> 0XF8000118[11:8] = 0x00000002U */
 172         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
 173         /* .. .. LOCK_CNT = 0x1f4 */
 174         /* .. .. ==> 0XF8000118[21:12] = 0x000001F4U */
 175         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x001F4000U */
 176         /* .. .. */
 177         EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U, 0x001F42C0U),
 178         /* .. .. .. START: UPDATE FB_DIV */
 179         /* .. .. .. PLL_FDIV = 0x14 */
 180         /* .. .. .. ==> 0XF8000108[18:12] = 0x00000014U */
 181         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00014000U */
 182         /* .. .. .. */
 183         EMIT_MASKWRITE(0XF8000108, 0x0007F000U, 0x00014000U),
 184         /* .. .. .. FINISH: UPDATE FB_DIV */
 185         /* .. .. .. START: BY PASS PLL */
 186         /* .. .. .. PLL_BYPASS_FORCE = 1 */
 187         /* .. .. .. ==> 0XF8000108[4:4] = 0x00000001U */
 188         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
 189         /* .. .. .. */
 190         EMIT_MASKWRITE(0XF8000108, 0x00000010U, 0x00000010U),
 191         /* .. .. .. FINISH: BY PASS PLL */
 192         /* .. .. .. START: ASSERT RESET */
 193         /* .. .. .. PLL_RESET = 1 */
 194         /* .. .. .. ==> 0XF8000108[0:0] = 0x00000001U */
 195         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 196         /* .. .. .. */
 197         EMIT_MASKWRITE(0XF8000108, 0x00000001U, 0x00000001U),
 198         /* .. .. .. FINISH: ASSERT RESET */
 199         /* .. .. .. START: DEASSERT RESET */
 200         /* .. .. .. PLL_RESET = 0 */
 201         /* .. .. .. ==> 0XF8000108[0:0] = 0x00000000U */
 202         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 203         /* .. .. .. */
 204         EMIT_MASKWRITE(0XF8000108, 0x00000001U, 0x00000000U),
 205         /* .. .. .. FINISH: DEASSERT RESET */
 206         /* .. .. .. START: CHECK PLL STATUS */
 207         /* .. .. .. IO_PLL_LOCK = 1 */
 208         /* .. .. .. ==> 0XF800010C[2:2] = 0x00000001U */
 209         /* .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
 210         /* .. .. .. */
 211         EMIT_MASKPOLL(0XF800010C, 0x00000004U),
 212         /* .. .. .. FINISH: CHECK PLL STATUS */
 213         /* .. .. .. START: REMOVE PLL BY PASS */
 214         /* .. .. .. PLL_BYPASS_FORCE = 0 */
 215         /* .. .. .. ==> 0XF8000108[4:4] = 0x00000000U */
 216         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
 217         /* .. .. .. */
 218         EMIT_MASKWRITE(0XF8000108, 0x00000010U, 0x00000000U),
 219         /* .. .. .. FINISH: REMOVE PLL BY PASS */
 220         /* .. .. FINISH: IO PLL INIT */
 221         /* .. FINISH: PLL SLCR REGISTERS */
 222         /* .. START: LOCK IT BACK */
 223         /* .. LOCK_KEY = 0X767B */
 224         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
 225         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
 226         /* .. */
 227         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
 228         /* .. FINISH: LOCK IT BACK */
 229         /* FINISH: top */
 230         /* */
 231         EMIT_EXIT(),
 232
 233         /* */
 234 };
 235
 236 unsigned long ps7_clock_init_data_3_0[] = {
 237         /* START: top */
 238         /* .. START: SLCR SETTINGS */
 239         /* .. UNLOCK_KEY = 0XDF0D */
 240         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
 241         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
 242         /* .. */
 243         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
 244         /* .. FINISH: SLCR SETTINGS */
 245         /* .. START: CLOCK CONTROL SLCR REGISTERS */
 246         /* .. CLKACT = 0x1 */
 247         /* .. ==> 0XF8000128[0:0] = 0x00000001U */
 248         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 249         /* .. DIVISOR0 = 0x34 */
 250         /* .. ==> 0XF8000128[13:8] = 0x00000034U */
 251         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00003400U */
 252         /* .. DIVISOR1 = 0x2 */
 253         /* .. ==> 0XF8000128[25:20] = 0x00000002U */
 254         /* ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U */
 255         /* .. */
 256         EMIT_MASKWRITE(0XF8000128, 0x03F03F01U, 0x00203401U),
 257         /* .. CLKACT = 0x1 */
 258         /* .. ==> 0XF8000138[0:0] = 0x00000001U */
 259         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 260         /* .. SRCSEL = 0x0 */
 261         /* .. ==> 0XF8000138[4:4] = 0x00000000U */
 262         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
 263         /* .. */
 264         EMIT_MASKWRITE(0XF8000138, 0x00000011U, 0x00000001U),
 265         /* .. CLKACT = 0x1 */
 266         /* .. ==> 0XF8000140[0:0] = 0x00000001U */
 267         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 268         /* .. SRCSEL = 0x0 */
 269         /* .. ==> 0XF8000140[6:4] = 0x00000000U */
 270         /* ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
 271         /* .. DIVISOR = 0x8 */
 272         /* .. ==> 0XF8000140[13:8] = 0x00000008U */
 273         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U */
 274         /* .. DIVISOR1 = 0x1 */
 275         /* .. ==> 0XF8000140[25:20] = 0x00000001U */
 276         /* ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
 277         /* .. */
 278         EMIT_MASKWRITE(0XF8000140, 0x03F03F71U, 0x00100801U),
 279         /* .. CLKACT = 0x1 */
 280         /* .. ==> 0XF800014C[0:0] = 0x00000001U */
 281         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 282         /* .. SRCSEL = 0x0 */
 283         /* .. ==> 0XF800014C[5:4] = 0x00000000U */
 284         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 285         /* .. DIVISOR = 0x5 */
 286         /* .. ==> 0XF800014C[13:8] = 0x00000005U */
 287         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
 288         /* .. */
 289         EMIT_MASKWRITE(0XF800014C, 0x00003F31U, 0x00000501U),
 290         /* .. CLKACT0 = 0x1 */
 291         /* .. ==> 0XF8000150[0:0] = 0x00000001U */
 292         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 293         /* .. CLKACT1 = 0x0 */
 294         /* .. ==> 0XF8000150[1:1] = 0x00000000U */
 295         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
 296         /* .. SRCSEL = 0x0 */
 297         /* .. ==> 0XF8000150[5:4] = 0x00000000U */
 298         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 299         /* .. DIVISOR = 0x14 */
 300         /* .. ==> 0XF8000150[13:8] = 0x00000014U */
 301         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U */
 302         /* .. */
 303         EMIT_MASKWRITE(0XF8000150, 0x00003F33U, 0x00001401U),
 304         /* .. CLKACT0 = 0x0 */
 305         /* .. ==> 0XF8000154[0:0] = 0x00000000U */
 306         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 307         /* .. CLKACT1 = 0x1 */
 308         /* .. ==> 0XF8000154[1:1] = 0x00000001U */
 309         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
 310         /* .. SRCSEL = 0x0 */
 311         /* .. ==> 0XF8000154[5:4] = 0x00000000U */
 312         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 313         /* .. DIVISOR = 0xa */
 314         /* .. ==> 0XF8000154[13:8] = 0x0000000AU */
 315         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U */
 316         /* .. */
 317         EMIT_MASKWRITE(0XF8000154, 0x00003F33U, 0x00000A02U),
 318         /* .. .. START: TRACE CLOCK */
 319         /* .. .. FINISH: TRACE CLOCK */
 320         /* .. .. CLKACT = 0x1 */
 321         /* .. .. ==> 0XF8000168[0:0] = 0x00000001U */
 322         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 323         /* .. .. SRCSEL = 0x0 */
 324         /* .. .. ==> 0XF8000168[5:4] = 0x00000000U */
 325         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 326         /* .. .. DIVISOR = 0x5 */
 327         /* .. .. ==> 0XF8000168[13:8] = 0x00000005U */
 328         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
 329         /* .. .. */
 330         EMIT_MASKWRITE(0XF8000168, 0x00003F31U, 0x00000501U),
 331         /* .. .. SRCSEL = 0x0 */
 332         /* .. .. ==> 0XF8000170[5:4] = 0x00000000U */
 333         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 334         /* .. .. DIVISOR0 = 0xa */
 335         /* .. .. ==> 0XF8000170[13:8] = 0x0000000AU */
 336         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U */
 337         /* .. .. DIVISOR1 = 0x1 */
 338         /* .. .. ==> 0XF8000170[25:20] = 0x00000001U */
 339         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
 340         /* .. .. */
 341         EMIT_MASKWRITE(0XF8000170, 0x03F03F30U, 0x00100A00U),
 342         /* .. .. SRCSEL = 0x0 */
 343         /* .. .. ==> 0XF8000180[5:4] = 0x00000000U */
 344         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 345         /* .. .. DIVISOR0 = 0x7 */
 346         /* .. .. ==> 0XF8000180[13:8] = 0x00000007U */
 347         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000700U */
 348         /* .. .. DIVISOR1 = 0x1 */
 349         /* .. .. ==> 0XF8000180[25:20] = 0x00000001U */
 350         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
 351         /* .. .. */
 352         EMIT_MASKWRITE(0XF8000180, 0x03F03F30U, 0x00100700U),
 353         /* .. .. SRCSEL = 0x0 */
 354         /* .. .. ==> 0XF8000190[5:4] = 0x00000000U */
 355         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 356         /* .. .. DIVISOR0 = 0x5 */
 357         /* .. .. ==> 0XF8000190[13:8] = 0x00000005U */
 358         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
 359         /* .. .. DIVISOR1 = 0x1 */
 360         /* .. .. ==> 0XF8000190[25:20] = 0x00000001U */
 361         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
 362         /* .. .. */
 363         EMIT_MASKWRITE(0XF8000190, 0x03F03F30U, 0x00100500U),
 364         /* .. .. SRCSEL = 0x0 */
 365         /* .. .. ==> 0XF80001A0[5:4] = 0x00000000U */
 366         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
 367         /* .. .. DIVISOR0 = 0x14 */
 368         /* .. .. ==> 0XF80001A0[13:8] = 0x00000014U */
 369         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U */
 370         /* .. .. DIVISOR1 = 0x1 */
 371         /* .. .. ==> 0XF80001A0[25:20] = 0x00000001U */
 372         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
 373         /* .. .. */
 374         EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U, 0x00101400U),
 375         /* .. .. CLK_621_TRUE = 0x1 */
 376         /* .. .. ==> 0XF80001C4[0:0] = 0x00000001U */
 377         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 378         /* .. .. */
 379         EMIT_MASKWRITE(0XF80001C4, 0x00000001U, 0x00000001U),
 380         /* .. .. DMA_CPU_2XCLKACT = 0x1 */
 381         /* .. .. ==> 0XF800012C[0:0] = 0x00000001U */
 382         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 383         /* .. .. USB0_CPU_1XCLKACT = 0x1 */
 384         /* .. .. ==> 0XF800012C[2:2] = 0x00000001U */
 385         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
 386         /* .. .. USB1_CPU_1XCLKACT = 0x1 */
 387         /* .. .. ==> 0XF800012C[3:3] = 0x00000001U */
 388         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
 389         /* .. .. GEM0_CPU_1XCLKACT = 0x1 */
 390         /* .. .. ==> 0XF800012C[6:6] = 0x00000001U */
 391         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000040U */
 392         /* .. .. GEM1_CPU_1XCLKACT = 0x0 */
 393         /* .. .. ==> 0XF800012C[7:7] = 0x00000000U */
 394         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
 395         /* .. .. SDI0_CPU_1XCLKACT = 0x1 */
 396         /* .. .. ==> 0XF800012C[10:10] = 0x00000001U */
 397         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000400U */
 398         /* .. .. SDI1_CPU_1XCLKACT = 0x0 */
 399         /* .. .. ==> 0XF800012C[11:11] = 0x00000000U */
 400         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
 401         /* .. .. SPI0_CPU_1XCLKACT = 0x0 */
 402         /* .. .. ==> 0XF800012C[14:14] = 0x00000000U */
 403         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
 404         /* .. .. SPI1_CPU_1XCLKACT = 0x0 */
 405         /* .. .. ==> 0XF800012C[15:15] = 0x00000000U */
 406         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
 407         /* .. .. CAN0_CPU_1XCLKACT = 0x0 */
 408         /* .. .. ==> 0XF800012C[16:16] = 0x00000000U */
 409         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
 410         /* .. .. CAN1_CPU_1XCLKACT = 0x0 */
 411         /* .. .. ==> 0XF800012C[17:17] = 0x00000000U */
 412         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
 413         /* .. .. I2C0_CPU_1XCLKACT = 0x1 */
 414         /* .. .. ==> 0XF800012C[18:18] = 0x00000001U */
 415         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00040000U */
 416         /* .. .. I2C1_CPU_1XCLKACT = 0x1 */
 417         /* .. .. ==> 0XF800012C[19:19] = 0x00000001U */
 418         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
 419         /* .. .. UART0_CPU_1XCLKACT = 0x0 */
 420         /* .. .. ==> 0XF800012C[20:20] = 0x00000000U */
 421         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
 422         /* .. .. UART1_CPU_1XCLKACT = 0x1 */
 423         /* .. .. ==> 0XF800012C[21:21] = 0x00000001U */
 424         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U */
 425         /* .. .. GPIO_CPU_1XCLKACT = 0x1 */
 426         /* .. .. ==> 0XF800012C[22:22] = 0x00000001U */
 427         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00400000U */
 428         /* .. .. LQSPI_CPU_1XCLKACT = 0x1 */
 429         /* .. .. ==> 0XF800012C[23:23] = 0x00000001U */
 430         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00800000U */
 431         /* .. .. SMC_CPU_1XCLKACT = 0x1 */
 432         /* .. .. ==> 0XF800012C[24:24] = 0x00000001U */
 433         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U */
 434         /* .. .. */
 435         EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU, 0x01EC044DU),
 436         /* .. FINISH: CLOCK CONTROL SLCR REGISTERS */
 437         /* .. START: THIS SHOULD BE BLANK */
 438         /* .. FINISH: THIS SHOULD BE BLANK */
 439         /* .. START: LOCK IT BACK */
 440         /* .. LOCK_KEY = 0X767B */
 441         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
 442         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
 443         /* .. */
 444         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
 445         /* .. FINISH: LOCK IT BACK */
 446         /* FINISH: top */
 447         /* */
 448         EMIT_EXIT(),
 449
 450         /* */
 451 };
 452
 453 unsigned long ps7_ddr_init_data_3_0[] = {
 454         /* START: top */
 455         /* .. START: DDR INITIALIZATION */
 456         /* .. .. START: LOCK DDR */
 457         /* .. .. reg_ddrc_soft_rstb = 0 */
 458         /* .. .. ==> 0XF8006000[0:0] = 0x00000000U */
 459         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 460         /* .. .. reg_ddrc_powerdown_en = 0x0 */
 461         /* .. .. ==> 0XF8006000[1:1] = 0x00000000U */
 462         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
 463         /* .. .. reg_ddrc_data_bus_width = 0x0 */
 464         /* .. .. ==> 0XF8006000[3:2] = 0x00000000U */
 465         /* .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U */
 466         /* .. .. reg_ddrc_burst8_refresh = 0x0 */
 467         /* .. .. ==> 0XF8006000[6:4] = 0x00000000U */
 468         /* .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
 469         /* .. .. reg_ddrc_rdwr_idle_gap = 0x1 */
 470         /* .. .. ==> 0XF8006000[13:7] = 0x00000001U */
 471         /* .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U */
 472         /* .. .. reg_ddrc_dis_rd_bypass = 0x0 */
 473         /* .. .. ==> 0XF8006000[14:14] = 0x00000000U */
 474         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
 475         /* .. .. reg_ddrc_dis_act_bypass = 0x0 */
 476         /* .. .. ==> 0XF8006000[15:15] = 0x00000000U */
 477         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
 478         /* .. .. reg_ddrc_dis_auto_refresh = 0x0 */
 479         /* .. .. ==> 0XF8006000[16:16] = 0x00000000U */
 480         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
 481         /* .. .. */
 482         EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU, 0x00000080U),
 483         /* .. .. FINISH: LOCK DDR */
 484         /* .. .. reg_ddrc_t_rfc_nom_x32 = 0x7f */
 485         /* .. .. ==> 0XF8006004[11:0] = 0x0000007FU */
 486         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x0000007FU */
 487         /* .. .. reserved_reg_ddrc_active_ranks = 0x1 */
 488         /* .. .. ==> 0XF8006004[13:12] = 0x00000001U */
 489         /* .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U */
 490         /* .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 */
 491         /* .. .. ==> 0XF8006004[18:14] = 0x00000000U */
 492         /* .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U */
 493         /* .. .. */
 494         EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU, 0x0000107FU),
 495         /* .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf */
 496         /* .. .. ==> 0XF8006008[10:0] = 0x0000000FU */
 497         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU */
 498         /* .. .. reg_ddrc_hpr_max_starve_x32 = 0xf */
 499         /* .. .. ==> 0XF8006008[21:11] = 0x0000000FU */
 500         /* .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U */
 501         /* .. .. reg_ddrc_hpr_xact_run_length = 0xf */
 502         /* .. .. ==> 0XF8006008[25:22] = 0x0000000FU */
 503         /* .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U */
 504         /* .. .. */
 505         EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU, 0x03C0780FU),
 506         /* .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 */
 507         /* .. .. ==> 0XF800600C[10:0] = 0x00000001U */
 508         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U */
 509         /* .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 */
 510         /* .. .. ==> 0XF800600C[21:11] = 0x00000002U */
 511         /* .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U */
 512         /* .. .. reg_ddrc_lpr_xact_run_length = 0x8 */
 513         /* .. .. ==> 0XF800600C[25:22] = 0x00000008U */
 514         /* .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U */
 515         /* .. .. */
 516         EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU, 0x02001001U),
 517         /* .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 */
 518         /* .. .. ==> 0XF8006010[10:0] = 0x00000001U */
 519         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U */
 520         /* .. .. reg_ddrc_w_xact_run_length = 0x8 */
 521         /* .. .. ==> 0XF8006010[14:11] = 0x00000008U */
 522         /* .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U */
 523         /* .. .. reg_ddrc_w_max_starve_x32 = 0x2 */
 524         /* .. .. ==> 0XF8006010[25:15] = 0x00000002U */
 525         /* .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U */
 526         /* .. .. */
 527         EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU, 0x00014001U),
 528         /* .. .. reg_ddrc_t_rc = 0x1a */
 529         /* .. .. ==> 0XF8006014[5:0] = 0x0000001AU */
 530         /* .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001AU */
 531         /* .. .. reg_ddrc_t_rfc_min = 0x54 */
 532         /* .. .. ==> 0XF8006014[13:6] = 0x00000054U */
 533         /* .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001500U */
 534         /* .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 */
 535         /* .. .. ==> 0XF8006014[20:14] = 0x00000010U */
 536         /* .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U */
 537         /* .. .. */
 538         EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU, 0x0004151AU),
 539         /* .. .. reg_ddrc_wr2pre = 0x12 */
 540         /* .. .. ==> 0XF8006018[4:0] = 0x00000012U */
 541         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U */
 542         /* .. .. reg_ddrc_powerdown_to_x32 = 0x6 */
 543         /* .. .. ==> 0XF8006018[9:5] = 0x00000006U */
 544         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U */
 545         /* .. .. reg_ddrc_t_faw = 0x15 */
 546         /* .. .. ==> 0XF8006018[15:10] = 0x00000015U */
 547         /* .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00005400U */
 548         /* .. .. reg_ddrc_t_ras_max = 0x23 */
 549         /* .. .. ==> 0XF8006018[21:16] = 0x00000023U */
 550         /* .. ..     ==> MASK : 0x003F0000U    VAL : 0x00230000U */
 551         /* .. .. reg_ddrc_t_ras_min = 0x13 */
 552         /* .. .. ==> 0XF8006018[26:22] = 0x00000013U */
 553         /* .. ..     ==> MASK : 0x07C00000U    VAL : 0x04C00000U */
 554         /* .. .. reg_ddrc_t_cke = 0x4 */
 555         /* .. .. ==> 0XF8006018[31:28] = 0x00000004U */
 556         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U */
 557         /* .. .. */
 558         EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU, 0x44E354D2U),
 559         /* .. .. reg_ddrc_write_latency = 0x5 */
 560         /* .. .. ==> 0XF800601C[4:0] = 0x00000005U */
 561         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U */
 562         /* .. .. reg_ddrc_rd2wr = 0x7 */
 563         /* .. .. ==> 0XF800601C[9:5] = 0x00000007U */
 564         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U */
 565         /* .. .. reg_ddrc_wr2rd = 0xe */
 566         /* .. .. ==> 0XF800601C[14:10] = 0x0000000EU */
 567         /* .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U */
 568         /* .. .. reg_ddrc_t_xp = 0x4 */
 569         /* .. .. ==> 0XF800601C[19:15] = 0x00000004U */
 570         /* .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U */
 571         /* .. .. reg_ddrc_pad_pd = 0x0 */
 572         /* .. .. ==> 0XF800601C[22:20] = 0x00000000U */
 573         /* .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U */
 574         /* .. .. reg_ddrc_rd2pre = 0x4 */
 575         /* .. .. ==> 0XF800601C[27:23] = 0x00000004U */
 576         /* .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U */
 577         /* .. .. reg_ddrc_t_rcd = 0x7 */
 578         /* .. .. ==> 0XF800601C[31:28] = 0x00000007U */
 579         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U */
 580         /* .. .. */
 581         EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU, 0x720238E5U),
 582         /* .. .. reg_ddrc_t_ccd = 0x4 */
 583         /* .. .. ==> 0XF8006020[4:2] = 0x00000004U */
 584         /* .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U */
 585         /* .. .. reg_ddrc_t_rrd = 0x6 */
 586         /* .. .. ==> 0XF8006020[7:5] = 0x00000006U */
 587         /* .. ..     ==> MASK : 0x000000E0U    VAL : 0x000000C0U */
 588         /* .. .. reg_ddrc_refresh_margin = 0x2 */
 589         /* .. .. ==> 0XF8006020[11:8] = 0x00000002U */
 590         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
 591         /* .. .. reg_ddrc_t_rp = 0x7 */
 592         /* .. .. ==> 0XF8006020[15:12] = 0x00000007U */
 593         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U */
 594         /* .. .. reg_ddrc_refresh_to_x32 = 0x8 */
 595         /* .. .. ==> 0XF8006020[20:16] = 0x00000008U */
 596         /* .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U */
 597         /* .. .. reg_ddrc_mobile = 0x0 */
 598         /* .. .. ==> 0XF8006020[22:22] = 0x00000000U */
 599         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
 600         /* .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0 */
 601         /* .. .. ==> 0XF8006020[23:23] = 0x00000000U */
 602         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
 603         /* .. .. reg_ddrc_read_latency = 0x7 */
 604         /* .. .. ==> 0XF8006020[28:24] = 0x00000007U */
 605         /* .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U */
 606         /* .. .. reg_phy_mode_ddr1_ddr2 = 0x1 */
 607         /* .. .. ==> 0XF8006020[29:29] = 0x00000001U */
 608         /* .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U */
 609         /* .. .. reg_ddrc_dis_pad_pd = 0x0 */
 610         /* .. .. ==> 0XF8006020[30:30] = 0x00000000U */
 611         /* .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U */
 612         /* .. .. */
 613         EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU, 0x270872D0U),
 614         /* .. .. reg_ddrc_en_2t_timing_mode = 0x0 */
 615         /* .. .. ==> 0XF8006024[0:0] = 0x00000000U */
 616         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 617         /* .. .. reg_ddrc_prefer_write = 0x0 */
 618         /* .. .. ==> 0XF8006024[1:1] = 0x00000000U */
 619         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
 620         /* .. .. reg_ddrc_mr_wr = 0x0 */
 621         /* .. .. ==> 0XF8006024[6:6] = 0x00000000U */
 622         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U */
 623         /* .. .. reg_ddrc_mr_addr = 0x0 */
 624         /* .. .. ==> 0XF8006024[8:7] = 0x00000000U */
 625         /* .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U */
 626         /* .. .. reg_ddrc_mr_data = 0x0 */
 627         /* .. .. ==> 0XF8006024[24:9] = 0x00000000U */
 628         /* .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U */
 629         /* .. .. ddrc_reg_mr_wr_busy = 0x0 */
 630         /* .. .. ==> 0XF8006024[25:25] = 0x00000000U */
 631         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
 632         /* .. .. reg_ddrc_mr_type = 0x0 */
 633         /* .. .. ==> 0XF8006024[26:26] = 0x00000000U */
 634         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U */
 635         /* .. .. reg_ddrc_mr_rdata_valid = 0x0 */
 636         /* .. .. ==> 0XF8006024[27:27] = 0x00000000U */
 637         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U */
 638         /* .. .. */
 639         EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U, 0x00000000U),
 640         /* .. .. reg_ddrc_final_wait_x32 = 0x7 */
 641         /* .. .. ==> 0XF8006028[6:0] = 0x00000007U */
 642         /* .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U */
 643         /* .. .. reg_ddrc_pre_ocd_x32 = 0x0 */
 644         /* .. .. ==> 0XF8006028[10:7] = 0x00000000U */
 645         /* .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U */
 646         /* .. .. reg_ddrc_t_mrd = 0x4 */
 647         /* .. .. ==> 0XF8006028[13:11] = 0x00000004U */
 648         /* .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U */
 649         /* .. .. */
 650         EMIT_MASKWRITE(0XF8006028, 0x00003FFFU, 0x00002007U),
 651         /* .. .. reg_ddrc_emr2 = 0x8 */
 652         /* .. .. ==> 0XF800602C[15:0] = 0x00000008U */
 653         /* .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U */
 654         /* .. .. reg_ddrc_emr3 = 0x0 */
 655         /* .. .. ==> 0XF800602C[31:16] = 0x00000000U */
 656         /* .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U */
 657         /* .. .. */
 658         EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU, 0x00000008U),
 659         /* .. .. reg_ddrc_mr = 0x930 */
 660         /* .. .. ==> 0XF8006030[15:0] = 0x00000930U */
 661         /* .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U */
 662         /* .. .. reg_ddrc_emr = 0x4 */
 663         /* .. .. ==> 0XF8006030[31:16] = 0x00000004U */
 664         /* .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U */
 665         /* .. .. */
 666         EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU, 0x00040930U),
 667         /* .. .. reg_ddrc_burst_rdwr = 0x4 */
 668         /* .. .. ==> 0XF8006034[3:0] = 0x00000004U */
 669         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U */
 670         /* .. .. reg_ddrc_pre_cke_x1024 = 0x167 */
 671         /* .. .. ==> 0XF8006034[13:4] = 0x00000167U */
 672         /* .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001670U */
 673         /* .. .. reg_ddrc_post_cke_x1024 = 0x1 */
 674         /* .. .. ==> 0XF8006034[25:16] = 0x00000001U */
 675         /* .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U */
 676         /* .. .. reg_ddrc_burstchop = 0x0 */
 677         /* .. .. ==> 0XF8006034[28:28] = 0x00000000U */
 678         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U */
 679         /* .. .. */
 680         EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU, 0x00011674U),
 681         /* .. .. reg_ddrc_force_low_pri_n = 0x0 */
 682         /* .. .. ==> 0XF8006038[0:0] = 0x00000000U */
 683         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 684         /* .. .. reg_ddrc_dis_dq = 0x0 */
 685         /* .. .. ==> 0XF8006038[1:1] = 0x00000000U */
 686         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
 687         /* .. .. */
 688         EMIT_MASKWRITE(0XF8006038, 0x00000003U, 0x00000000U),
 689         /* .. .. reg_ddrc_addrmap_bank_b0 = 0x7 */
 690         /* .. .. ==> 0XF800603C[3:0] = 0x00000007U */
 691         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U */
 692         /* .. .. reg_ddrc_addrmap_bank_b1 = 0x7 */
 693         /* .. .. ==> 0XF800603C[7:4] = 0x00000007U */
 694         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U */
 695         /* .. .. reg_ddrc_addrmap_bank_b2 = 0x7 */
 696         /* .. .. ==> 0XF800603C[11:8] = 0x00000007U */
 697         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U */
 698         /* .. .. reg_ddrc_addrmap_col_b5 = 0x0 */
 699         /* .. .. ==> 0XF800603C[15:12] = 0x00000000U */
 700         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U */
 701         /* .. .. reg_ddrc_addrmap_col_b6 = 0x0 */
 702         /* .. .. ==> 0XF800603C[19:16] = 0x00000000U */
 703         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U */
 704         /* .. .. */
 705         EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU, 0x00000777U),
 706         /* .. .. reg_ddrc_addrmap_col_b2 = 0x0 */
 707         /* .. .. ==> 0XF8006040[3:0] = 0x00000000U */
 708         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
 709         /* .. .. reg_ddrc_addrmap_col_b3 = 0x0 */
 710         /* .. .. ==> 0XF8006040[7:4] = 0x00000000U */
 711         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
 712         /* .. .. reg_ddrc_addrmap_col_b4 = 0x0 */
 713         /* .. .. ==> 0XF8006040[11:8] = 0x00000000U */
 714         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U */
 715         /* .. .. reg_ddrc_addrmap_col_b7 = 0x0 */
 716         /* .. .. ==> 0XF8006040[15:12] = 0x00000000U */
 717         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U */
 718         /* .. .. reg_ddrc_addrmap_col_b8 = 0x0 */
 719         /* .. .. ==> 0XF8006040[19:16] = 0x00000000U */
 720         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U */
 721         /* .. .. reg_ddrc_addrmap_col_b9 = 0xf */
 722         /* .. .. ==> 0XF8006040[23:20] = 0x0000000FU */
 723         /* .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U */
 724         /* .. .. reg_ddrc_addrmap_col_b10 = 0xf */
 725         /* .. .. ==> 0XF8006040[27:24] = 0x0000000FU */
 726         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U */
 727         /* .. .. reg_ddrc_addrmap_col_b11 = 0xf */
 728         /* .. .. ==> 0XF8006040[31:28] = 0x0000000FU */
 729         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U */
 730         /* .. .. */
 731         EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU, 0xFFF00000U),
 732         /* .. .. reg_ddrc_addrmap_row_b0 = 0x6 */
 733         /* .. .. ==> 0XF8006044[3:0] = 0x00000006U */
 734         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U */
 735         /* .. .. reg_ddrc_addrmap_row_b1 = 0x6 */
 736         /* .. .. ==> 0XF8006044[7:4] = 0x00000006U */
 737         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U */
 738         /* .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 */
 739         /* .. .. ==> 0XF8006044[11:8] = 0x00000006U */
 740         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U */
 741         /* .. .. reg_ddrc_addrmap_row_b12 = 0x6 */
 742         /* .. .. ==> 0XF8006044[15:12] = 0x00000006U */
 743         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U */
 744         /* .. .. reg_ddrc_addrmap_row_b13 = 0x6 */
 745         /* .. .. ==> 0XF8006044[19:16] = 0x00000006U */
 746         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U */
 747         /* .. .. reg_ddrc_addrmap_row_b14 = 0xf */
 748         /* .. .. ==> 0XF8006044[23:20] = 0x0000000FU */
 749         /* .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U */
 750         /* .. .. reg_ddrc_addrmap_row_b15 = 0xf */
 751         /* .. .. ==> 0XF8006044[27:24] = 0x0000000FU */
 752         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U */
 753         /* .. .. */
 754         EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU, 0x0FF66666U),
 755         /* .. .. reg_phy_rd_local_odt = 0x0 */
 756         /* .. .. ==> 0XF8006048[13:12] = 0x00000000U */
 757         /* .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U */
 758         /* .. .. reg_phy_wr_local_odt = 0x3 */
 759         /* .. .. ==> 0XF8006048[15:14] = 0x00000003U */
 760         /* .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U */
 761         /* .. .. reg_phy_idle_local_odt = 0x3 */
 762         /* .. .. ==> 0XF8006048[17:16] = 0x00000003U */
 763         /* .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U */
 764         /* .. .. reserved_reg_ddrc_rank0_wr_odt = 0x1 */
 765         /* .. .. ==> 0XF8006048[5:3] = 0x00000001U */
 766         /* .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U */
 767         /* .. .. reserved_reg_ddrc_rank0_rd_odt = 0x0 */
 768         /* .. .. ==> 0XF8006048[2:0] = 0x00000000U */
 769         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U */
 770         /* .. .. */
 771         EMIT_MASKWRITE(0XF8006048, 0x0003F03FU, 0x0003C008U),
 772         /* .. .. reg_phy_rd_cmd_to_data = 0x0 */
 773         /* .. .. ==> 0XF8006050[3:0] = 0x00000000U */
 774         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
 775         /* .. .. reg_phy_wr_cmd_to_data = 0x0 */
 776         /* .. .. ==> 0XF8006050[7:4] = 0x00000000U */
 777         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
 778         /* .. .. reg_phy_rdc_we_to_re_delay = 0x8 */
 779         /* .. .. ==> 0XF8006050[11:8] = 0x00000008U */
 780         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U */
 781         /* .. .. reg_phy_rdc_fifo_rst_disable = 0x0 */
 782         /* .. .. ==> 0XF8006050[15:15] = 0x00000000U */
 783         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
 784         /* .. .. reg_phy_use_fixed_re = 0x1 */
 785         /* .. .. ==> 0XF8006050[16:16] = 0x00000001U */
 786         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U */
 787         /* .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 */
 788         /* .. .. ==> 0XF8006050[17:17] = 0x00000000U */
 789         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
 790         /* .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 */
 791         /* .. .. ==> 0XF8006050[18:18] = 0x00000000U */
 792         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
 793         /* .. .. reg_phy_clk_stall_level = 0x0 */
 794         /* .. .. ==> 0XF8006050[19:19] = 0x00000000U */
 795         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
 796         /* .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 */
 797         /* .. .. ==> 0XF8006050[27:24] = 0x00000007U */
 798         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U */
 799         /* .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 */
 800         /* .. .. ==> 0XF8006050[31:28] = 0x00000007U */
 801         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U */
 802         /* .. .. */
 803         EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU, 0x77010800U),
 804         /* .. .. reg_ddrc_dis_dll_calib = 0x0 */
 805         /* .. .. ==> 0XF8006058[16:16] = 0x00000000U */
 806         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
 807         /* .. .. */
 808         EMIT_MASKWRITE(0XF8006058, 0x00010000U, 0x00000000U),
 809         /* .. .. reg_ddrc_rd_odt_delay = 0x3 */
 810         /* .. .. ==> 0XF800605C[3:0] = 0x00000003U */
 811         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U */
 812         /* .. .. reg_ddrc_wr_odt_delay = 0x0 */
 813         /* .. .. ==> 0XF800605C[7:4] = 0x00000000U */
 814         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
 815         /* .. .. reg_ddrc_rd_odt_hold = 0x0 */
 816         /* .. .. ==> 0XF800605C[11:8] = 0x00000000U */
 817         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U */
 818         /* .. .. reg_ddrc_wr_odt_hold = 0x5 */
 819         /* .. .. ==> 0XF800605C[15:12] = 0x00000005U */
 820         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U */
 821         /* .. .. */
 822         EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU, 0x00005003U),
 823         /* .. .. reg_ddrc_pageclose = 0x0 */
 824         /* .. .. ==> 0XF8006060[0:0] = 0x00000000U */
 825         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 826         /* .. .. reg_ddrc_lpr_num_entries = 0x1f */
 827         /* .. .. ==> 0XF8006060[6:1] = 0x0000001FU */
 828         /* .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU */
 829         /* .. .. reg_ddrc_auto_pre_en = 0x0 */
 830         /* .. .. ==> 0XF8006060[7:7] = 0x00000000U */
 831         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
 832         /* .. .. reg_ddrc_refresh_update_level = 0x0 */
 833         /* .. .. ==> 0XF8006060[8:8] = 0x00000000U */
 834         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
 835         /* .. .. reg_ddrc_dis_wc = 0x0 */
 836         /* .. .. ==> 0XF8006060[9:9] = 0x00000000U */
 837         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
 838         /* .. .. reg_ddrc_dis_collision_page_opt = 0x0 */
 839         /* .. .. ==> 0XF8006060[10:10] = 0x00000000U */
 840         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
 841         /* .. .. reg_ddrc_selfref_en = 0x0 */
 842         /* .. .. ==> 0XF8006060[12:12] = 0x00000000U */
 843         /* .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
 844         /* .. .. */
 845         EMIT_MASKWRITE(0XF8006060, 0x000017FFU, 0x0000003EU),
 846         /* .. .. reg_ddrc_go2critical_hysteresis = 0x0 */
 847         /* .. .. ==> 0XF8006064[12:5] = 0x00000000U */
 848         /* .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U */
 849         /* .. .. reg_arb_go2critical_en = 0x1 */
 850         /* .. .. ==> 0XF8006064[17:17] = 0x00000001U */
 851         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U */
 852         /* .. .. */
 853         EMIT_MASKWRITE(0XF8006064, 0x00021FE0U, 0x00020000U),
 854         /* .. .. reg_ddrc_wrlvl_ww = 0x41 */
 855         /* .. .. ==> 0XF8006068[7:0] = 0x00000041U */
 856         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U */
 857         /* .. .. reg_ddrc_rdlvl_rr = 0x41 */
 858         /* .. .. ==> 0XF8006068[15:8] = 0x00000041U */
 859         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U */
 860         /* .. .. reg_ddrc_dfi_t_wlmrd = 0x28 */
 861         /* .. .. ==> 0XF8006068[25:16] = 0x00000028U */
 862         /* .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U */
 863         /* .. .. */
 864         EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU, 0x00284141U),
 865         /* .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 */
 866         /* .. .. ==> 0XF800606C[7:0] = 0x00000010U */
 867         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U */
 868         /* .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 */
 869         /* .. .. ==> 0XF800606C[15:8] = 0x00000016U */
 870         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U */
 871         /* .. .. */
 872         EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU, 0x00001610U),
 873         /* .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 */
 874         /* .. .. ==> 0XF8006078[3:0] = 0x00000001U */
 875         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U */
 876         /* .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 */
 877         /* .. .. ==> 0XF8006078[7:4] = 0x00000001U */
 878         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U */
 879         /* .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 */
 880         /* .. .. ==> 0XF8006078[11:8] = 0x00000001U */
 881         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U */
 882         /* .. .. reg_ddrc_t_cksre = 0x6 */
 883         /* .. .. ==> 0XF8006078[15:12] = 0x00000006U */
 884         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U */
 885         /* .. .. reg_ddrc_t_cksrx = 0x6 */
 886         /* .. .. ==> 0XF8006078[19:16] = 0x00000006U */
 887         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U */
 888         /* .. .. reg_ddrc_t_ckesr = 0x4 */
 889         /* .. .. ==> 0XF8006078[25:20] = 0x00000004U */
 890         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U */
 891         /* .. .. */
 892         EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU, 0x00466111U),
 893         /* .. .. reg_ddrc_t_ckpde = 0x2 */
 894         /* .. .. ==> 0XF800607C[3:0] = 0x00000002U */
 895         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U */
 896         /* .. .. reg_ddrc_t_ckpdx = 0x2 */
 897         /* .. .. ==> 0XF800607C[7:4] = 0x00000002U */
 898         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U */
 899         /* .. .. reg_ddrc_t_ckdpde = 0x2 */
 900         /* .. .. ==> 0XF800607C[11:8] = 0x00000002U */
 901         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
 902         /* .. .. reg_ddrc_t_ckdpdx = 0x2 */
 903         /* .. .. ==> 0XF800607C[15:12] = 0x00000002U */
 904         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U */
 905         /* .. .. reg_ddrc_t_ckcsx = 0x3 */
 906         /* .. .. ==> 0XF800607C[19:16] = 0x00000003U */
 907         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U */
 908         /* .. .. */
 909         EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU, 0x00032222U),
 910         /* .. .. reg_ddrc_dis_auto_zq = 0x0 */
 911         /* .. .. ==> 0XF80060A4[0:0] = 0x00000000U */
 912         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 913         /* .. .. reg_ddrc_ddr3 = 0x1 */
 914         /* .. .. ==> 0XF80060A4[1:1] = 0x00000001U */
 915         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
 916         /* .. .. reg_ddrc_t_mod = 0x200 */
 917         /* .. .. ==> 0XF80060A4[11:2] = 0x00000200U */
 918         /* .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U */
 919         /* .. .. reg_ddrc_t_zq_long_nop = 0x200 */
 920         /* .. .. ==> 0XF80060A4[21:12] = 0x00000200U */
 921         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U */
 922         /* .. .. reg_ddrc_t_zq_short_nop = 0x40 */
 923         /* .. .. ==> 0XF80060A4[31:22] = 0x00000040U */
 924         /* .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U */
 925         /* .. .. */
 926         EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU, 0x10200802U),
 927         /* .. .. t_zq_short_interval_x1024 = 0xc845 */
 928         /* .. .. ==> 0XF80060A8[19:0] = 0x0000C845U */
 929         /* .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000C845U */
 930         /* .. .. dram_rstn_x1024 = 0x67 */
 931         /* .. .. ==> 0XF80060A8[27:20] = 0x00000067U */
 932         /* .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06700000U */
 933         /* .. .. */
 934         EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU, 0x0670C845U),
 935         /* .. .. deeppowerdown_en = 0x0 */
 936         /* .. .. ==> 0XF80060AC[0:0] = 0x00000000U */
 937         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 938         /* .. .. deeppowerdown_to_x1024 = 0xff */
 939         /* .. .. ==> 0XF80060AC[8:1] = 0x000000FFU */
 940         /* .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU */
 941         /* .. .. */
 942         EMIT_MASKWRITE(0XF80060AC, 0x000001FFU, 0x000001FEU),
 943         /* .. .. dfi_wrlvl_max_x1024 = 0xfff */
 944         /* .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU */
 945         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU */
 946         /* .. .. dfi_rdlvl_max_x1024 = 0xfff */
 947         /* .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU */
 948         /* .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U */
 949         /* .. .. ddrc_reg_twrlvl_max_error = 0x0 */
 950         /* .. .. ==> 0XF80060B0[24:24] = 0x00000000U */
 951         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
 952         /* .. .. ddrc_reg_trdlvl_max_error = 0x0 */
 953         /* .. .. ==> 0XF80060B0[25:25] = 0x00000000U */
 954         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
 955         /* .. .. reg_ddrc_dfi_wr_level_en = 0x1 */
 956         /* .. .. ==> 0XF80060B0[26:26] = 0x00000001U */
 957         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U */
 958         /* .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 */
 959         /* .. .. ==> 0XF80060B0[27:27] = 0x00000001U */
 960         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U */
 961         /* .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 */
 962         /* .. .. ==> 0XF80060B0[28:28] = 0x00000001U */
 963         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
 964         /* .. .. */
 965         EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU, 0x1CFFFFFFU),
 966         /* .. .. reg_ddrc_skip_ocd = 0x1 */
 967         /* .. .. ==> 0XF80060B4[9:9] = 0x00000001U */
 968         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U */
 969         /* .. .. */
 970         EMIT_MASKWRITE(0XF80060B4, 0x00000200U, 0x00000200U),
 971         /* .. .. reg_ddrc_dfi_t_rddata_en = 0x6 */
 972         /* .. .. ==> 0XF80060B8[4:0] = 0x00000006U */
 973         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U */
 974         /* .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 */
 975         /* .. .. ==> 0XF80060B8[14:5] = 0x00000003U */
 976         /* .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U */
 977         /* .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 */
 978         /* .. .. ==> 0XF80060B8[24:15] = 0x00000040U */
 979         /* .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U */
 980         /* .. .. */
 981         EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU, 0x00200066U),
 982         /* .. .. START: RESET ECC ERROR */
 983         /* .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 */
 984         /* .. .. ==> 0XF80060C4[0:0] = 0x00000001U */
 985         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
 986         /* .. .. Clear_Correctable_DRAM_ECC_error = 1 */
 987         /* .. .. ==> 0XF80060C4[1:1] = 0x00000001U */
 988         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
 989         /* .. .. */
 990         EMIT_MASKWRITE(0XF80060C4, 0x00000003U, 0x00000003U),
 991         /* .. .. FINISH: RESET ECC ERROR */
 992         /* .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 */
 993         /* .. .. ==> 0XF80060C4[0:0] = 0x00000000U */
 994         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
 995         /* .. .. Clear_Correctable_DRAM_ECC_error = 0x0 */
 996         /* .. .. ==> 0XF80060C4[1:1] = 0x00000000U */
 997         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
 998         /* .. .. */
 999         EMIT_MASKWRITE(0XF80060C4, 0x00000003U, 0x00000000U),
1000         /* .. .. CORR_ECC_LOG_VALID = 0x0 */
1001         /* .. .. ==> 0XF80060C8[0:0] = 0x00000000U */
1002         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1003         /* .. .. ECC_CORRECTED_BIT_NUM = 0x0 */
1004         /* .. .. ==> 0XF80060C8[7:1] = 0x00000000U */
1005         /* .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U */
1006         /* .. .. */
1007         EMIT_MASKWRITE(0XF80060C8, 0x000000FFU, 0x00000000U),
1008         /* .. .. UNCORR_ECC_LOG_VALID = 0x0 */
1009         /* .. .. ==> 0XF80060DC[0:0] = 0x00000000U */
1010         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1011         /* .. .. */
1012         EMIT_MASKWRITE(0XF80060DC, 0x00000001U, 0x00000000U),
1013         /* .. .. STAT_NUM_CORR_ERR = 0x0 */
1014         /* .. .. ==> 0XF80060F0[15:8] = 0x00000000U */
1015         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U */
1016         /* .. .. STAT_NUM_UNCORR_ERR = 0x0 */
1017         /* .. .. ==> 0XF80060F0[7:0] = 0x00000000U */
1018         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U */
1019         /* .. .. */
1020         EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU, 0x00000000U),
1021         /* .. .. reg_ddrc_ecc_mode = 0x0 */
1022         /* .. .. ==> 0XF80060F4[2:0] = 0x00000000U */
1023         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U */
1024         /* .. .. reg_ddrc_dis_scrub = 0x1 */
1025         /* .. .. ==> 0XF80060F4[3:3] = 0x00000001U */
1026         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
1027         /* .. .. */
1028         EMIT_MASKWRITE(0XF80060F4, 0x0000000FU, 0x00000008U),
1029         /* .. .. reg_phy_dif_on = 0x0 */
1030         /* .. .. ==> 0XF8006114[3:0] = 0x00000000U */
1031         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
1032         /* .. .. reg_phy_dif_off = 0x0 */
1033         /* .. .. ==> 0XF8006114[7:4] = 0x00000000U */
1034         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
1035         /* .. .. */
1036         EMIT_MASKWRITE(0XF8006114, 0x000000FFU, 0x00000000U),
1037         /* .. .. reg_phy_data_slice_in_use = 0x1 */
1038         /* .. .. ==> 0XF8006118[0:0] = 0x00000001U */
1039         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1040         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
1041         /* .. .. ==> 0XF8006118[1:1] = 0x00000000U */
1042         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
1043         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
1044         /* .. .. ==> 0XF8006118[2:2] = 0x00000000U */
1045         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1046         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
1047         /* .. .. ==> 0XF8006118[3:3] = 0x00000000U */
1048         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1049         /* .. .. reg_phy_bist_shift_dq = 0x0 */
1050         /* .. .. ==> 0XF8006118[14:6] = 0x00000000U */
1051         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
1052         /* .. .. reg_phy_bist_err_clr = 0x0 */
1053         /* .. .. ==> 0XF8006118[23:15] = 0x00000000U */
1054         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
1055         /* .. .. reg_phy_dq_offset = 0x40 */
1056         /* .. .. ==> 0XF8006118[30:24] = 0x00000040U */
1057         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
1058         /* .. .. */
1059         EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU, 0x40000001U),
1060         /* .. .. reg_phy_data_slice_in_use = 0x1 */
1061         /* .. .. ==> 0XF800611C[0:0] = 0x00000001U */
1062         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1063         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
1064         /* .. .. ==> 0XF800611C[1:1] = 0x00000000U */
1065         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
1066         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
1067         /* .. .. ==> 0XF800611C[2:2] = 0x00000000U */
1068         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1069         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
1070         /* .. .. ==> 0XF800611C[3:3] = 0x00000000U */
1071         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1072         /* .. .. reg_phy_bist_shift_dq = 0x0 */
1073         /* .. .. ==> 0XF800611C[14:6] = 0x00000000U */
1074         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
1075         /* .. .. reg_phy_bist_err_clr = 0x0 */
1076         /* .. .. ==> 0XF800611C[23:15] = 0x00000000U */
1077         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
1078         /* .. .. reg_phy_dq_offset = 0x40 */
1079         /* .. .. ==> 0XF800611C[30:24] = 0x00000040U */
1080         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
1081         /* .. .. */
1082         EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU, 0x40000001U),
1083         /* .. .. reg_phy_data_slice_in_use = 0x1 */
1084         /* .. .. ==> 0XF8006120[0:0] = 0x00000001U */
1085         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1086         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
1087         /* .. .. ==> 0XF8006120[1:1] = 0x00000000U */
1088         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
1089         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
1090         /* .. .. ==> 0XF8006120[2:2] = 0x00000000U */
1091         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1092         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
1093         /* .. .. ==> 0XF8006120[3:3] = 0x00000000U */
1094         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1095         /* .. .. reg_phy_bist_shift_dq = 0x0 */
1096         /* .. .. ==> 0XF8006120[14:6] = 0x00000000U */
1097         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
1098         /* .. .. reg_phy_bist_err_clr = 0x0 */
1099         /* .. .. ==> 0XF8006120[23:15] = 0x00000000U */
1100         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
1101         /* .. .. reg_phy_dq_offset = 0x40 */
1102         /* .. .. ==> 0XF8006120[30:24] = 0x00000040U */
1103         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
1104         /* .. .. */
1105         EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU, 0x40000001U),
1106         /* .. .. reg_phy_data_slice_in_use = 0x1 */
1107         /* .. .. ==> 0XF8006124[0:0] = 0x00000001U */
1108         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1109         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
1110         /* .. .. ==> 0XF8006124[1:1] = 0x00000000U */
1111         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
1112         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
1113         /* .. .. ==> 0XF8006124[2:2] = 0x00000000U */
1114         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1115         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
1116         /* .. .. ==> 0XF8006124[3:3] = 0x00000000U */
1117         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1118         /* .. .. reg_phy_bist_shift_dq = 0x0 */
1119         /* .. .. ==> 0XF8006124[14:6] = 0x00000000U */
1120         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
1121         /* .. .. reg_phy_bist_err_clr = 0x0 */
1122         /* .. .. ==> 0XF8006124[23:15] = 0x00000000U */
1123         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
1124         /* .. .. reg_phy_dq_offset = 0x40 */
1125         /* .. .. ==> 0XF8006124[30:24] = 0x00000040U */
1126         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
1127         /* .. .. */
1128         EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU, 0x40000001U),
1129         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
1130         /* .. .. ==> 0XF800612C[9:0] = 0x00000000U */
1131         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
1132         /* .. .. reg_phy_gatelvl_init_ratio = 0x8f */
1133         /* .. .. ==> 0XF800612C[19:10] = 0x0000008FU */
1134         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00023C00U */
1135         /* .. .. */
1136         EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU, 0x00023C00U),
1137         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
1138         /* .. .. ==> 0XF8006130[9:0] = 0x00000000U */
1139         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
1140         /* .. .. reg_phy_gatelvl_init_ratio = 0x8a */
1141         /* .. .. ==> 0XF8006130[19:10] = 0x0000008AU */
1142         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00022800U */
1143         /* .. .. */
1144         EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU, 0x00022800U),
1145         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
1146         /* .. .. ==> 0XF8006134[9:0] = 0x00000000U */
1147         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
1148         /* .. .. reg_phy_gatelvl_init_ratio = 0x8b */
1149         /* .. .. ==> 0XF8006134[19:10] = 0x0000008BU */
1150         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00022C00U */
1151         /* .. .. */
1152         EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU, 0x00022C00U),
1153         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
1154         /* .. .. ==> 0XF8006138[9:0] = 0x00000000U */
1155         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
1156         /* .. .. reg_phy_gatelvl_init_ratio = 0x92 */
1157         /* .. .. ==> 0XF8006138[19:10] = 0x00000092U */
1158         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00024800U */
1159         /* .. .. */
1160         EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU, 0x00024800U),
1161         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
1162         /* .. .. ==> 0XF8006140[9:0] = 0x00000035U */
1163         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
1164         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
1165         /* .. .. ==> 0XF8006140[10:10] = 0x00000000U */
1166         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1167         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
1168         /* .. .. ==> 0XF8006140[19:11] = 0x00000000U */
1169         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1170         /* .. .. */
1171         EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU, 0x00000035U),
1172         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
1173         /* .. .. ==> 0XF8006144[9:0] = 0x00000035U */
1174         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
1175         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
1176         /* .. .. ==> 0XF8006144[10:10] = 0x00000000U */
1177         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1178         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
1179         /* .. .. ==> 0XF8006144[19:11] = 0x00000000U */
1180         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1181         /* .. .. */
1182         EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU, 0x00000035U),
1183         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
1184         /* .. .. ==> 0XF8006148[9:0] = 0x00000035U */
1185         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
1186         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
1187         /* .. .. ==> 0XF8006148[10:10] = 0x00000000U */
1188         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1189         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
1190         /* .. .. ==> 0XF8006148[19:11] = 0x00000000U */
1191         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1192         /* .. .. */
1193         EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU, 0x00000035U),
1194         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
1195         /* .. .. ==> 0XF800614C[9:0] = 0x00000035U */
1196         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
1197         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
1198         /* .. .. ==> 0XF800614C[10:10] = 0x00000000U */
1199         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1200         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
1201         /* .. .. ==> 0XF800614C[19:11] = 0x00000000U */
1202         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1203         /* .. .. */
1204         EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU, 0x00000035U),
1205         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x77 */
1206         /* .. .. ==> 0XF8006154[9:0] = 0x00000077U */
1207         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000077U */
1208         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
1209         /* .. .. ==> 0XF8006154[10:10] = 0x00000000U */
1210         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1211         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
1212         /* .. .. ==> 0XF8006154[19:11] = 0x00000000U */
1213         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1214         /* .. .. */
1215         EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU, 0x00000077U),
1216         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x7c */
1217         /* .. .. ==> 0XF8006158[9:0] = 0x0000007CU */
1218         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000007CU */
1219         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
1220         /* .. .. ==> 0XF8006158[10:10] = 0x00000000U */
1221         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1222         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
1223         /* .. .. ==> 0XF8006158[19:11] = 0x00000000U */
1224         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1225         /* .. .. */
1226         EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU, 0x0000007CU),
1227         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x7c */
1228         /* .. .. ==> 0XF800615C[9:0] = 0x0000007CU */
1229         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000007CU */
1230         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
1231         /* .. .. ==> 0XF800615C[10:10] = 0x00000000U */
1232         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1233         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
1234         /* .. .. ==> 0XF800615C[19:11] = 0x00000000U */
1235         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1236         /* .. .. */
1237         EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU, 0x0000007CU),
1238         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x75 */
1239         /* .. .. ==> 0XF8006160[9:0] = 0x00000075U */
1240         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000075U */
1241         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
1242         /* .. .. ==> 0XF8006160[10:10] = 0x00000000U */
1243         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1244         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
1245         /* .. .. ==> 0XF8006160[19:11] = 0x00000000U */
1246         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1247         /* .. .. */
1248         EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU, 0x00000075U),
1249         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe4 */
1250         /* .. .. ==> 0XF8006168[10:0] = 0x000000E4U */
1251         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E4U */
1252         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
1253         /* .. .. ==> 0XF8006168[11:11] = 0x00000000U */
1254         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1255         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
1256         /* .. .. ==> 0XF8006168[20:12] = 0x00000000U */
1257         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
1258         /* .. .. */
1259         EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU, 0x000000E4U),
1260         /* .. .. reg_phy_fifo_we_slave_ratio = 0xdf */
1261         /* .. .. ==> 0XF800616C[10:0] = 0x000000DFU */
1262         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000DFU */
1263         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
1264         /* .. .. ==> 0XF800616C[11:11] = 0x00000000U */
1265         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1266         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
1267         /* .. .. ==> 0XF800616C[20:12] = 0x00000000U */
1268         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
1269         /* .. .. */
1270         EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU, 0x000000DFU),
1271         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe0 */
1272         /* .. .. ==> 0XF8006170[10:0] = 0x000000E0U */
1273         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E0U */
1274         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
1275         /* .. .. ==> 0XF8006170[11:11] = 0x00000000U */
1276         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1277         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
1278         /* .. .. ==> 0XF8006170[20:12] = 0x00000000U */
1279         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
1280         /* .. .. */
1281         EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU, 0x000000E0U),
1282         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe7 */
1283         /* .. .. ==> 0XF8006174[10:0] = 0x000000E7U */
1284         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E7U */
1285         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
1286         /* .. .. ==> 0XF8006174[11:11] = 0x00000000U */
1287         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1288         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
1289         /* .. .. ==> 0XF8006174[20:12] = 0x00000000U */
1290         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
1291         /* .. .. */
1292         EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU, 0x000000E7U),
1293         /* .. .. reg_phy_wr_data_slave_ratio = 0xb7 */
1294         /* .. .. ==> 0XF800617C[9:0] = 0x000000B7U */
1295         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B7U */
1296         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
1297         /* .. .. ==> 0XF800617C[10:10] = 0x00000000U */
1298         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1299         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
1300         /* .. .. ==> 0XF800617C[19:11] = 0x00000000U */
1301         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1302         /* .. .. */
1303         EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU, 0x000000B7U),
1304         /* .. .. reg_phy_wr_data_slave_ratio = 0xbc */
1305         /* .. .. ==> 0XF8006180[9:0] = 0x000000BCU */
1306         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000BCU */
1307         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
1308         /* .. .. ==> 0XF8006180[10:10] = 0x00000000U */
1309         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1310         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
1311         /* .. .. ==> 0XF8006180[19:11] = 0x00000000U */
1312         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1313         /* .. .. */
1314         EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU, 0x000000BCU),
1315         /* .. .. reg_phy_wr_data_slave_ratio = 0xbc */
1316         /* .. .. ==> 0XF8006184[9:0] = 0x000000BCU */
1317         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000BCU */
1318         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
1319         /* .. .. ==> 0XF8006184[10:10] = 0x00000000U */
1320         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1321         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
1322         /* .. .. ==> 0XF8006184[19:11] = 0x00000000U */
1323         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1324         /* .. .. */
1325         EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU, 0x000000BCU),
1326         /* .. .. reg_phy_wr_data_slave_ratio = 0xb5 */
1327         /* .. .. ==> 0XF8006188[9:0] = 0x000000B5U */
1328         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B5U */
1329         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
1330         /* .. .. ==> 0XF8006188[10:10] = 0x00000000U */
1331         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
1332         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
1333         /* .. .. ==> 0XF8006188[19:11] = 0x00000000U */
1334         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
1335         /* .. .. */
1336         EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU, 0x000000B5U),
1337         /* .. .. reg_phy_bl2 = 0x0 */
1338         /* .. .. ==> 0XF8006190[1:1] = 0x00000000U */
1339         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
1340         /* .. .. reg_phy_at_spd_atpg = 0x0 */
1341         /* .. .. ==> 0XF8006190[2:2] = 0x00000000U */
1342         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1343         /* .. .. reg_phy_bist_enable = 0x0 */
1344         /* .. .. ==> 0XF8006190[3:3] = 0x00000000U */
1345         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1346         /* .. .. reg_phy_bist_force_err = 0x0 */
1347         /* .. .. ==> 0XF8006190[4:4] = 0x00000000U */
1348         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
1349         /* .. .. reg_phy_bist_mode = 0x0 */
1350         /* .. .. ==> 0XF8006190[6:5] = 0x00000000U */
1351         /* .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
1352         /* .. .. reg_phy_invert_clkout = 0x1 */
1353         /* .. .. ==> 0XF8006190[7:7] = 0x00000001U */
1354         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
1355         /* .. .. reg_phy_sel_logic = 0x0 */
1356         /* .. .. ==> 0XF8006190[9:9] = 0x00000000U */
1357         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
1358         /* .. .. reg_phy_ctrl_slave_ratio = 0x100 */
1359         /* .. .. ==> 0XF8006190[19:10] = 0x00000100U */
1360         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U */
1361         /* .. .. reg_phy_ctrl_slave_force = 0x0 */
1362         /* .. .. ==> 0XF8006190[20:20] = 0x00000000U */
1363         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
1364         /* .. .. reg_phy_ctrl_slave_delay = 0x0 */
1365         /* .. .. ==> 0XF8006190[27:21] = 0x00000000U */
1366         /* .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U */
1367         /* .. .. reg_phy_lpddr = 0x0 */
1368         /* .. .. ==> 0XF8006190[29:29] = 0x00000000U */
1369         /* .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U */
1370         /* .. .. reg_phy_cmd_latency = 0x0 */
1371         /* .. .. ==> 0XF8006190[30:30] = 0x00000000U */
1372         /* .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U */
1373         /* .. .. */
1374         EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU, 0x00040080U),
1375         /* .. .. reg_phy_wr_rl_delay = 0x2 */
1376         /* .. .. ==> 0XF8006194[4:0] = 0x00000002U */
1377         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U */
1378         /* .. .. reg_phy_rd_rl_delay = 0x4 */
1379         /* .. .. ==> 0XF8006194[9:5] = 0x00000004U */
1380         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U */
1381         /* .. .. reg_phy_dll_lock_diff = 0xf */
1382         /* .. .. ==> 0XF8006194[13:10] = 0x0000000FU */
1383         /* .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U */
1384         /* .. .. reg_phy_use_wr_level = 0x1 */
1385         /* .. .. ==> 0XF8006194[14:14] = 0x00000001U */
1386         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U */
1387         /* .. .. reg_phy_use_rd_dqs_gate_level = 0x1 */
1388         /* .. .. ==> 0XF8006194[15:15] = 0x00000001U */
1389         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U */
1390         /* .. .. reg_phy_use_rd_data_eye_level = 0x1 */
1391         /* .. .. ==> 0XF8006194[16:16] = 0x00000001U */
1392         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U */
1393         /* .. .. reg_phy_dis_calib_rst = 0x0 */
1394         /* .. .. ==> 0XF8006194[17:17] = 0x00000000U */
1395         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1396         /* .. .. reg_phy_ctrl_slave_delay = 0x0 */
1397         /* .. .. ==> 0XF8006194[19:18] = 0x00000000U */
1398         /* .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U */
1399         /* .. .. */
1400         EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU, 0x0001FC82U),
1401         /* .. .. reg_arb_page_addr_mask = 0x0 */
1402         /* .. .. ==> 0XF8006204[31:0] = 0x00000000U */
1403         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U */
1404         /* .. .. */
1405         EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU, 0x00000000U),
1406         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
1407         /* .. .. ==> 0XF8006208[9:0] = 0x000003FFU */
1408         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1409         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
1410         /* .. .. ==> 0XF8006208[16:16] = 0x00000000U */
1411         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1412         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
1413         /* .. .. ==> 0XF8006208[17:17] = 0x00000000U */
1414         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1415         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
1416         /* .. .. ==> 0XF8006208[18:18] = 0x00000000U */
1417         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1418         /* .. .. */
1419         EMIT_MASKWRITE(0XF8006208, 0x000703FFU, 0x000003FFU),
1420         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
1421         /* .. .. ==> 0XF800620C[9:0] = 0x000003FFU */
1422         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1423         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
1424         /* .. .. ==> 0XF800620C[16:16] = 0x00000000U */
1425         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1426         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
1427         /* .. .. ==> 0XF800620C[17:17] = 0x00000000U */
1428         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1429         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
1430         /* .. .. ==> 0XF800620C[18:18] = 0x00000000U */
1431         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1432         /* .. .. */
1433         EMIT_MASKWRITE(0XF800620C, 0x000703FFU, 0x000003FFU),
1434         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
1435         /* .. .. ==> 0XF8006210[9:0] = 0x000003FFU */
1436         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1437         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
1438         /* .. .. ==> 0XF8006210[16:16] = 0x00000000U */
1439         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1440         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
1441         /* .. .. ==> 0XF8006210[17:17] = 0x00000000U */
1442         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1443         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
1444         /* .. .. ==> 0XF8006210[18:18] = 0x00000000U */
1445         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1446         /* .. .. */
1447         EMIT_MASKWRITE(0XF8006210, 0x000703FFU, 0x000003FFU),
1448         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
1449         /* .. .. ==> 0XF8006214[9:0] = 0x000003FFU */
1450         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1451         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
1452         /* .. .. ==> 0XF8006214[16:16] = 0x00000000U */
1453         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1454         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
1455         /* .. .. ==> 0XF8006214[17:17] = 0x00000000U */
1456         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1457         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
1458         /* .. .. ==> 0XF8006214[18:18] = 0x00000000U */
1459         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1460         /* .. .. */
1461         EMIT_MASKWRITE(0XF8006214, 0x000703FFU, 0x000003FFU),
1462         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
1463         /* .. .. ==> 0XF8006218[9:0] = 0x000003FFU */
1464         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1465         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
1466         /* .. .. ==> 0XF8006218[16:16] = 0x00000000U */
1467         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1468         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
1469         /* .. .. ==> 0XF8006218[17:17] = 0x00000000U */
1470         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1471         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
1472         /* .. .. ==> 0XF8006218[18:18] = 0x00000000U */
1473         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1474         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
1475         /* .. .. ==> 0XF8006218[19:19] = 0x00000000U */
1476         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
1477         /* .. .. */
1478         EMIT_MASKWRITE(0XF8006218, 0x000F03FFU, 0x000003FFU),
1479         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
1480         /* .. .. ==> 0XF800621C[9:0] = 0x000003FFU */
1481         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1482         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
1483         /* .. .. ==> 0XF800621C[16:16] = 0x00000000U */
1484         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1485         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
1486         /* .. .. ==> 0XF800621C[17:17] = 0x00000000U */
1487         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1488         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
1489         /* .. .. ==> 0XF800621C[18:18] = 0x00000000U */
1490         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1491         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
1492         /* .. .. ==> 0XF800621C[19:19] = 0x00000000U */
1493         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
1494         /* .. .. */
1495         EMIT_MASKWRITE(0XF800621C, 0x000F03FFU, 0x000003FFU),
1496         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
1497         /* .. .. ==> 0XF8006220[9:0] = 0x000003FFU */
1498         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1499         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
1500         /* .. .. ==> 0XF8006220[16:16] = 0x00000000U */
1501         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1502         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
1503         /* .. .. ==> 0XF8006220[17:17] = 0x00000000U */
1504         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1505         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
1506         /* .. .. ==> 0XF8006220[18:18] = 0x00000000U */
1507         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1508         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
1509         /* .. .. ==> 0XF8006220[19:19] = 0x00000000U */
1510         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
1511         /* .. .. */
1512         EMIT_MASKWRITE(0XF8006220, 0x000F03FFU, 0x000003FFU),
1513         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
1514         /* .. .. ==> 0XF8006224[9:0] = 0x000003FFU */
1515         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
1516         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
1517         /* .. .. ==> 0XF8006224[16:16] = 0x00000000U */
1518         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1519         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
1520         /* .. .. ==> 0XF8006224[17:17] = 0x00000000U */
1521         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
1522         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
1523         /* .. .. ==> 0XF8006224[18:18] = 0x00000000U */
1524         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
1525         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
1526         /* .. .. ==> 0XF8006224[19:19] = 0x00000000U */
1527         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
1528         /* .. .. */
1529         EMIT_MASKWRITE(0XF8006224, 0x000F03FFU, 0x000003FFU),
1530         /* .. .. reg_ddrc_lpddr2 = 0x0 */
1531         /* .. .. ==> 0XF80062A8[0:0] = 0x00000000U */
1532         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1533         /* .. .. reg_ddrc_derate_enable = 0x0 */
1534         /* .. .. ==> 0XF80062A8[2:2] = 0x00000000U */
1535         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1536         /* .. .. reg_ddrc_mr4_margin = 0x0 */
1537         /* .. .. ==> 0XF80062A8[11:4] = 0x00000000U */
1538         /* .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U */
1539         /* .. .. */
1540         EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U, 0x00000000U),
1541         /* .. .. reg_ddrc_mr4_read_interval = 0x0 */
1542         /* .. .. ==> 0XF80062AC[31:0] = 0x00000000U */
1543         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U */
1544         /* .. .. */
1545         EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU, 0x00000000U),
1546         /* .. .. reg_ddrc_min_stable_clock_x1 = 0x5 */
1547         /* .. .. ==> 0XF80062B0[3:0] = 0x00000005U */
1548         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U */
1549         /* .. .. reg_ddrc_idle_after_reset_x32 = 0x12 */
1550         /* .. .. ==> 0XF80062B0[11:4] = 0x00000012U */
1551         /* .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U */
1552         /* .. .. reg_ddrc_t_mrw = 0x5 */
1553         /* .. .. ==> 0XF80062B0[21:12] = 0x00000005U */
1554         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U */
1555         /* .. .. */
1556         EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU, 0x00005125U),
1557         /* .. .. reg_ddrc_max_auto_init_x1024 = 0xa6 */
1558         /* .. .. ==> 0XF80062B4[7:0] = 0x000000A6U */
1559         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A6U */
1560         /* .. .. reg_ddrc_dev_zqinit_x32 = 0x12 */
1561         /* .. .. ==> 0XF80062B4[17:8] = 0x00000012U */
1562         /* .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U */
1563         /* .. .. */
1564         EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU, 0x000012A6U),
1565         /* .. .. START: POLL ON DCI STATUS */
1566         /* .. .. DONE = 1 */
1567         /* .. .. ==> 0XF8000B74[13:13] = 0x00000001U */
1568         /* .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
1569         /* .. .. */
1570         EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
1571         /* .. .. FINISH: POLL ON DCI STATUS */
1572         /* .. .. START: UNLOCK DDR */
1573         /* .. .. reg_ddrc_soft_rstb = 0x1 */
1574         /* .. .. ==> 0XF8006000[0:0] = 0x00000001U */
1575         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1576         /* .. .. reg_ddrc_powerdown_en = 0x0 */
1577         /* .. .. ==> 0XF8006000[1:1] = 0x00000000U */
1578         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
1579         /* .. .. reg_ddrc_data_bus_width = 0x0 */
1580         /* .. .. ==> 0XF8006000[3:2] = 0x00000000U */
1581         /* .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U */
1582         /* .. .. reg_ddrc_burst8_refresh = 0x0 */
1583         /* .. .. ==> 0XF8006000[6:4] = 0x00000000U */
1584         /* .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
1585         /* .. .. reg_ddrc_rdwr_idle_gap = 1 */
1586         /* .. .. ==> 0XF8006000[13:7] = 0x00000001U */
1587         /* .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U */
1588         /* .. .. reg_ddrc_dis_rd_bypass = 0x0 */
1589         /* .. .. ==> 0XF8006000[14:14] = 0x00000000U */
1590         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
1591         /* .. .. reg_ddrc_dis_act_bypass = 0x0 */
1592         /* .. .. ==> 0XF8006000[15:15] = 0x00000000U */
1593         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
1594         /* .. .. reg_ddrc_dis_auto_refresh = 0x0 */
1595         /* .. .. ==> 0XF8006000[16:16] = 0x00000000U */
1596         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
1597         /* .. .. */
1598         EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU, 0x00000081U),
1599         /* .. .. FINISH: UNLOCK DDR */
1600         /* .. .. START: CHECK DDR STATUS */
1601         /* .. .. ddrc_reg_operating_mode = 1 */
1602         /* .. .. ==> 0XF8006054[2:0] = 0x00000001U */
1603         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U */
1604         /* .. .. */
1605         EMIT_MASKPOLL(0XF8006054, 0x00000007U),
1606         /* .. .. FINISH: CHECK DDR STATUS */
1607         /* .. FINISH: DDR INITIALIZATION */
1608         /* FINISH: top */
1609         /* */
1610         EMIT_EXIT(),
1611
1612         /* */
1613 };
1614
1615 unsigned long ps7_mio_init_data_3_0[] = {
1616         /* START: top */
1617         /* .. START: SLCR SETTINGS */
1618         /* .. UNLOCK_KEY = 0XDF0D */
1619         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
1620         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
1621         /* .. */
1622         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
1623         /* .. FINISH: SLCR SETTINGS */
1624         /* .. START: OCM REMAPPING */
1625         /* .. VREF_EN = 0x1 */
1626         /* .. ==> 0XF8000B00[0:0] = 0x00000001U */
1627         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1628         /* .. VREF_SEL = 0x0 */
1629         /* .. ==> 0XF8000B00[6:4] = 0x00000000U */
1630         /* ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
1631         /* .. */
1632         EMIT_MASKWRITE(0XF8000B00, 0x00000071U, 0x00000001U),
1633         /* .. FINISH: OCM REMAPPING */
1634         /* .. START: DDRIOB SETTINGS */
1635         /* .. reserved_INP_POWER = 0x0 */
1636         /* .. ==> 0XF8000B40[0:0] = 0x00000000U */
1637         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1638         /* .. INP_TYPE = 0x0 */
1639         /* .. ==> 0XF8000B40[2:1] = 0x00000000U */
1640         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
1641         /* .. DCI_UPDATE_B = 0x0 */
1642         /* .. ==> 0XF8000B40[3:3] = 0x00000000U */
1643         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1644         /* .. TERM_EN = 0x0 */
1645         /* .. ==> 0XF8000B40[4:4] = 0x00000000U */
1646         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
1647         /* .. DCI_TYPE = 0x0 */
1648         /* .. ==> 0XF8000B40[6:5] = 0x00000000U */
1649         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
1650         /* .. IBUF_DISABLE_MODE = 0x0 */
1651         /* .. ==> 0XF8000B40[7:7] = 0x00000000U */
1652         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1653         /* .. TERM_DISABLE_MODE = 0x0 */
1654         /* .. ==> 0XF8000B40[8:8] = 0x00000000U */
1655         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1656         /* .. OUTPUT_EN = 0x3 */
1657         /* .. ==> 0XF8000B40[10:9] = 0x00000003U */
1658         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1659         /* .. PULLUP_EN = 0x0 */
1660         /* .. ==> 0XF8000B40[11:11] = 0x00000000U */
1661         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1662         /* .. */
1663         EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU, 0x00000600U),
1664         /* .. reserved_INP_POWER = 0x0 */
1665         /* .. ==> 0XF8000B44[0:0] = 0x00000000U */
1666         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1667         /* .. INP_TYPE = 0x0 */
1668         /* .. ==> 0XF8000B44[2:1] = 0x00000000U */
1669         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
1670         /* .. DCI_UPDATE_B = 0x0 */
1671         /* .. ==> 0XF8000B44[3:3] = 0x00000000U */
1672         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1673         /* .. TERM_EN = 0x0 */
1674         /* .. ==> 0XF8000B44[4:4] = 0x00000000U */
1675         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
1676         /* .. DCI_TYPE = 0x0 */
1677         /* .. ==> 0XF8000B44[6:5] = 0x00000000U */
1678         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
1679         /* .. IBUF_DISABLE_MODE = 0x0 */
1680         /* .. ==> 0XF8000B44[7:7] = 0x00000000U */
1681         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1682         /* .. TERM_DISABLE_MODE = 0x0 */
1683         /* .. ==> 0XF8000B44[8:8] = 0x00000000U */
1684         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1685         /* .. OUTPUT_EN = 0x3 */
1686         /* .. ==> 0XF8000B44[10:9] = 0x00000003U */
1687         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1688         /* .. PULLUP_EN = 0x0 */
1689         /* .. ==> 0XF8000B44[11:11] = 0x00000000U */
1690         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1691         /* .. */
1692         EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU, 0x00000600U),
1693         /* .. reserved_INP_POWER = 0x0 */
1694         /* .. ==> 0XF8000B48[0:0] = 0x00000000U */
1695         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1696         /* .. INP_TYPE = 0x1 */
1697         /* .. ==> 0XF8000B48[2:1] = 0x00000001U */
1698         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000002U */
1699         /* .. DCI_UPDATE_B = 0x0 */
1700         /* .. ==> 0XF8000B48[3:3] = 0x00000000U */
1701         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1702         /* .. TERM_EN = 0x1 */
1703         /* .. ==> 0XF8000B48[4:4] = 0x00000001U */
1704         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
1705         /* .. DCI_TYPE = 0x3 */
1706         /* .. ==> 0XF8000B48[6:5] = 0x00000003U */
1707         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
1708         /* .. IBUF_DISABLE_MODE = 0 */
1709         /* .. ==> 0XF8000B48[7:7] = 0x00000000U */
1710         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1711         /* .. TERM_DISABLE_MODE = 0 */
1712         /* .. ==> 0XF8000B48[8:8] = 0x00000000U */
1713         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1714         /* .. OUTPUT_EN = 0x3 */
1715         /* .. ==> 0XF8000B48[10:9] = 0x00000003U */
1716         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1717         /* .. PULLUP_EN = 0x0 */
1718         /* .. ==> 0XF8000B48[11:11] = 0x00000000U */
1719         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1720         /* .. */
1721         EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU, 0x00000672U),
1722         /* .. reserved_INP_POWER = 0x0 */
1723         /* .. ==> 0XF8000B4C[0:0] = 0x00000000U */
1724         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1725         /* .. INP_TYPE = 0x1 */
1726         /* .. ==> 0XF8000B4C[2:1] = 0x00000001U */
1727         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000002U */
1728         /* .. DCI_UPDATE_B = 0x0 */
1729         /* .. ==> 0XF8000B4C[3:3] = 0x00000000U */
1730         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1731         /* .. TERM_EN = 0x1 */
1732         /* .. ==> 0XF8000B4C[4:4] = 0x00000001U */
1733         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
1734         /* .. DCI_TYPE = 0x3 */
1735         /* .. ==> 0XF8000B4C[6:5] = 0x00000003U */
1736         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
1737         /* .. IBUF_DISABLE_MODE = 0 */
1738         /* .. ==> 0XF8000B4C[7:7] = 0x00000000U */
1739         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1740         /* .. TERM_DISABLE_MODE = 0 */
1741         /* .. ==> 0XF8000B4C[8:8] = 0x00000000U */
1742         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1743         /* .. OUTPUT_EN = 0x3 */
1744         /* .. ==> 0XF8000B4C[10:9] = 0x00000003U */
1745         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1746         /* .. PULLUP_EN = 0x0 */
1747         /* .. ==> 0XF8000B4C[11:11] = 0x00000000U */
1748         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1749         /* .. */
1750         EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU, 0x00000672U),
1751         /* .. reserved_INP_POWER = 0x0 */
1752         /* .. ==> 0XF8000B50[0:0] = 0x00000000U */
1753         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1754         /* .. INP_TYPE = 0x2 */
1755         /* .. ==> 0XF8000B50[2:1] = 0x00000002U */
1756         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000004U */
1757         /* .. DCI_UPDATE_B = 0x0 */
1758         /* .. ==> 0XF8000B50[3:3] = 0x00000000U */
1759         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1760         /* .. TERM_EN = 0x1 */
1761         /* .. ==> 0XF8000B50[4:4] = 0x00000001U */
1762         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
1763         /* .. DCI_TYPE = 0x3 */
1764         /* .. ==> 0XF8000B50[6:5] = 0x00000003U */
1765         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
1766         /* .. IBUF_DISABLE_MODE = 0 */
1767         /* .. ==> 0XF8000B50[7:7] = 0x00000000U */
1768         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1769         /* .. TERM_DISABLE_MODE = 0 */
1770         /* .. ==> 0XF8000B50[8:8] = 0x00000000U */
1771         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1772         /* .. OUTPUT_EN = 0x3 */
1773         /* .. ==> 0XF8000B50[10:9] = 0x00000003U */
1774         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1775         /* .. PULLUP_EN = 0x0 */
1776         /* .. ==> 0XF8000B50[11:11] = 0x00000000U */
1777         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1778         /* .. */
1779         EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU, 0x00000674U),
1780         /* .. reserved_INP_POWER = 0x0 */
1781         /* .. ==> 0XF8000B54[0:0] = 0x00000000U */
1782         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1783         /* .. INP_TYPE = 0x2 */
1784         /* .. ==> 0XF8000B54[2:1] = 0x00000002U */
1785         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000004U */
1786         /* .. DCI_UPDATE_B = 0x0 */
1787         /* .. ==> 0XF8000B54[3:3] = 0x00000000U */
1788         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1789         /* .. TERM_EN = 0x1 */
1790         /* .. ==> 0XF8000B54[4:4] = 0x00000001U */
1791         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
1792         /* .. DCI_TYPE = 0x3 */
1793         /* .. ==> 0XF8000B54[6:5] = 0x00000003U */
1794         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
1795         /* .. IBUF_DISABLE_MODE = 0 */
1796         /* .. ==> 0XF8000B54[7:7] = 0x00000000U */
1797         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1798         /* .. TERM_DISABLE_MODE = 0 */
1799         /* .. ==> 0XF8000B54[8:8] = 0x00000000U */
1800         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1801         /* .. OUTPUT_EN = 0x3 */
1802         /* .. ==> 0XF8000B54[10:9] = 0x00000003U */
1803         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1804         /* .. PULLUP_EN = 0x0 */
1805         /* .. ==> 0XF8000B54[11:11] = 0x00000000U */
1806         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1807         /* .. */
1808         EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU, 0x00000674U),
1809         /* .. reserved_INP_POWER = 0x0 */
1810         /* .. ==> 0XF8000B58[0:0] = 0x00000000U */
1811         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1812         /* .. INP_TYPE = 0x0 */
1813         /* .. ==> 0XF8000B58[2:1] = 0x00000000U */
1814         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
1815         /* .. DCI_UPDATE_B = 0x0 */
1816         /* .. ==> 0XF8000B58[3:3] = 0x00000000U */
1817         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1818         /* .. TERM_EN = 0x0 */
1819         /* .. ==> 0XF8000B58[4:4] = 0x00000000U */
1820         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
1821         /* .. DCI_TYPE = 0x0 */
1822         /* .. ==> 0XF8000B58[6:5] = 0x00000000U */
1823         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
1824         /* .. IBUF_DISABLE_MODE = 0x0 */
1825         /* .. ==> 0XF8000B58[7:7] = 0x00000000U */
1826         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
1827         /* .. TERM_DISABLE_MODE = 0x0 */
1828         /* .. ==> 0XF8000B58[8:8] = 0x00000000U */
1829         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
1830         /* .. OUTPUT_EN = 0x3 */
1831         /* .. ==> 0XF8000B58[10:9] = 0x00000003U */
1832         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
1833         /* .. PULLUP_EN = 0x0 */
1834         /* .. ==> 0XF8000B58[11:11] = 0x00000000U */
1835         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
1836         /* .. */
1837         EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU, 0x00000600U),
1838         /* .. reserved_DRIVE_P = 0x1c */
1839         /* .. ==> 0XF8000B5C[6:0] = 0x0000001CU */
1840         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
1841         /* .. reserved_DRIVE_N = 0xc */
1842         /* .. ==> 0XF8000B5C[13:7] = 0x0000000CU */
1843         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
1844         /* .. reserved_SLEW_P = 0x3 */
1845         /* .. ==> 0XF8000B5C[18:14] = 0x00000003U */
1846         /* ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U */
1847         /* .. reserved_SLEW_N = 0x3 */
1848         /* .. ==> 0XF8000B5C[23:19] = 0x00000003U */
1849         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U */
1850         /* .. reserved_GTL = 0x0 */
1851         /* .. ==> 0XF8000B5C[26:24] = 0x00000000U */
1852         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
1853         /* .. reserved_RTERM = 0x0 */
1854         /* .. ==> 0XF8000B5C[31:27] = 0x00000000U */
1855         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
1856         /* .. */
1857         EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU, 0x0018C61CU),
1858         /* .. reserved_DRIVE_P = 0x1c */
1859         /* .. ==> 0XF8000B60[6:0] = 0x0000001CU */
1860         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
1861         /* .. reserved_DRIVE_N = 0xc */
1862         /* .. ==> 0XF8000B60[13:7] = 0x0000000CU */
1863         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
1864         /* .. reserved_SLEW_P = 0x6 */
1865         /* .. ==> 0XF8000B60[18:14] = 0x00000006U */
1866         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
1867         /* .. reserved_SLEW_N = 0x1f */
1868         /* .. ==> 0XF8000B60[23:19] = 0x0000001FU */
1869         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
1870         /* .. reserved_GTL = 0x0 */
1871         /* .. ==> 0XF8000B60[26:24] = 0x00000000U */
1872         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
1873         /* .. reserved_RTERM = 0x0 */
1874         /* .. ==> 0XF8000B60[31:27] = 0x00000000U */
1875         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
1876         /* .. */
1877         EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU, 0x00F9861CU),
1878         /* .. reserved_DRIVE_P = 0x1c */
1879         /* .. ==> 0XF8000B64[6:0] = 0x0000001CU */
1880         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
1881         /* .. reserved_DRIVE_N = 0xc */
1882         /* .. ==> 0XF8000B64[13:7] = 0x0000000CU */
1883         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
1884         /* .. reserved_SLEW_P = 0x6 */
1885         /* .. ==> 0XF8000B64[18:14] = 0x00000006U */
1886         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
1887         /* .. reserved_SLEW_N = 0x1f */
1888         /* .. ==> 0XF8000B64[23:19] = 0x0000001FU */
1889         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
1890         /* .. reserved_GTL = 0x0 */
1891         /* .. ==> 0XF8000B64[26:24] = 0x00000000U */
1892         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
1893         /* .. reserved_RTERM = 0x0 */
1894         /* .. ==> 0XF8000B64[31:27] = 0x00000000U */
1895         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
1896         /* .. */
1897         EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU, 0x00F9861CU),
1898         /* .. reserved_DRIVE_P = 0x1c */
1899         /* .. ==> 0XF8000B68[6:0] = 0x0000001CU */
1900         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
1901         /* .. reserved_DRIVE_N = 0xc */
1902         /* .. ==> 0XF8000B68[13:7] = 0x0000000CU */
1903         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
1904         /* .. reserved_SLEW_P = 0x6 */
1905         /* .. ==> 0XF8000B68[18:14] = 0x00000006U */
1906         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
1907         /* .. reserved_SLEW_N = 0x1f */
1908         /* .. ==> 0XF8000B68[23:19] = 0x0000001FU */
1909         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
1910         /* .. reserved_GTL = 0x0 */
1911         /* .. ==> 0XF8000B68[26:24] = 0x00000000U */
1912         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
1913         /* .. reserved_RTERM = 0x0 */
1914         /* .. ==> 0XF8000B68[31:27] = 0x00000000U */
1915         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
1916         /* .. */
1917         EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU, 0x00F9861CU),
1918         /* .. VREF_INT_EN = 0x0 */
1919         /* .. ==> 0XF8000B6C[0:0] = 0x00000000U */
1920         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1921         /* .. VREF_SEL = 0x0 */
1922         /* .. ==> 0XF8000B6C[4:1] = 0x00000000U */
1923         /* ..     ==> MASK : 0x0000001EU    VAL : 0x00000000U */
1924         /* .. VREF_EXT_EN = 0x3 */
1925         /* .. ==> 0XF8000B6C[6:5] = 0x00000003U */
1926         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
1927         /* .. reserved_VREF_PULLUP_EN = 0x0 */
1928         /* .. ==> 0XF8000B6C[8:7] = 0x00000000U */
1929         /* ..     ==> MASK : 0x00000180U    VAL : 0x00000000U */
1930         /* .. REFIO_EN = 0x1 */
1931         /* .. ==> 0XF8000B6C[9:9] = 0x00000001U */
1932         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000200U */
1933         /* .. reserved_REFIO_TEST = 0x0 */
1934         /* .. ==> 0XF8000B6C[11:10] = 0x00000000U */
1935         /* ..     ==> MASK : 0x00000C00U    VAL : 0x00000000U */
1936         /* .. reserved_REFIO_PULLUP_EN = 0x0 */
1937         /* .. ==> 0XF8000B6C[12:12] = 0x00000000U */
1938         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
1939         /* .. reserved_DRST_B_PULLUP_EN = 0x0 */
1940         /* .. ==> 0XF8000B6C[13:13] = 0x00000000U */
1941         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
1942         /* .. reserved_CKE_PULLUP_EN = 0x0 */
1943         /* .. ==> 0XF8000B6C[14:14] = 0x00000000U */
1944         /* ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
1945         /* .. */
1946         EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU, 0x00000260U),
1947         /* .. .. START: ASSERT RESET */
1948         /* .. .. RESET = 1 */
1949         /* .. .. ==> 0XF8000B70[0:0] = 0x00000001U */
1950         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1951         /* .. .. */
1952         EMIT_MASKWRITE(0XF8000B70, 0x00000001U, 0x00000001U),
1953         /* .. .. FINISH: ASSERT RESET */
1954         /* .. .. START: DEASSERT RESET */
1955         /* .. .. RESET = 0 */
1956         /* .. .. ==> 0XF8000B70[0:0] = 0x00000000U */
1957         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
1958         /* .. .. reserved_VRN_OUT = 0x1 */
1959         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
1960         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
1961         /* .. .. */
1962         EMIT_MASKWRITE(0XF8000B70, 0x00000021U, 0x00000020U),
1963         /* .. .. FINISH: DEASSERT RESET */
1964         /* .. .. RESET = 0x1 */
1965         /* .. .. ==> 0XF8000B70[0:0] = 0x00000001U */
1966         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
1967         /* .. .. ENABLE = 0x1 */
1968         /* .. .. ==> 0XF8000B70[1:1] = 0x00000001U */
1969         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
1970         /* .. .. reserved_VRP_TRI = 0x0 */
1971         /* .. .. ==> 0XF8000B70[2:2] = 0x00000000U */
1972         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
1973         /* .. .. reserved_VRN_TRI = 0x0 */
1974         /* .. .. ==> 0XF8000B70[3:3] = 0x00000000U */
1975         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
1976         /* .. .. reserved_VRP_OUT = 0x0 */
1977         /* .. .. ==> 0XF8000B70[4:4] = 0x00000000U */
1978         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
1979         /* .. .. reserved_VRN_OUT = 0x1 */
1980         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
1981         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
1982         /* .. .. NREF_OPT1 = 0x0 */
1983         /* .. .. ==> 0XF8000B70[7:6] = 0x00000000U */
1984         /* .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U */
1985         /* .. .. NREF_OPT2 = 0x0 */
1986         /* .. .. ==> 0XF8000B70[10:8] = 0x00000000U */
1987         /* .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U */
1988         /* .. .. NREF_OPT4 = 0x1 */
1989         /* .. .. ==> 0XF8000B70[13:11] = 0x00000001U */
1990         /* .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U */
1991         /* .. .. PREF_OPT1 = 0x0 */
1992         /* .. .. ==> 0XF8000B70[15:14] = 0x00000000U */
1993         /* .. ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U */
1994         /* .. .. PREF_OPT2 = 0x0 */
1995         /* .. .. ==> 0XF8000B70[19:17] = 0x00000000U */
1996         /* .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U */
1997         /* .. .. UPDATE_CONTROL = 0x0 */
1998         /* .. .. ==> 0XF8000B70[20:20] = 0x00000000U */
1999         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
2000         /* .. .. reserved_INIT_COMPLETE = 0x0 */
2001         /* .. .. ==> 0XF8000B70[21:21] = 0x00000000U */
2002         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
2003         /* .. .. reserved_TST_CLK = 0x0 */
2004         /* .. .. ==> 0XF8000B70[22:22] = 0x00000000U */
2005         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
2006         /* .. .. reserved_TST_HLN = 0x0 */
2007         /* .. .. ==> 0XF8000B70[23:23] = 0x00000000U */
2008         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
2009         /* .. .. reserved_TST_HLP = 0x0 */
2010         /* .. .. ==> 0XF8000B70[24:24] = 0x00000000U */
2011         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
2012         /* .. .. reserved_TST_RST = 0x0 */
2013         /* .. .. ==> 0XF8000B70[25:25] = 0x00000000U */
2014         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
2015         /* .. .. reserved_INT_DCI_EN = 0x0 */
2016         /* .. .. ==> 0XF8000B70[26:26] = 0x00000000U */
2017         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U */
2018         /* .. .. */
2019         EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU, 0x00000823U),
2020         /* .. FINISH: DDRIOB SETTINGS */
2021         /* .. START: MIO PROGRAMMING */
2022         /* .. TRI_ENABLE = 0 */
2023         /* .. ==> 0XF8000700[0:0] = 0x00000000U */
2024         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2025         /* .. L0_SEL = 0 */
2026         /* .. ==> 0XF8000700[1:1] = 0x00000000U */
2027         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2028         /* .. L1_SEL = 0 */
2029         /* .. ==> 0XF8000700[2:2] = 0x00000000U */
2030         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2031         /* .. L2_SEL = 0 */
2032         /* .. ==> 0XF8000700[4:3] = 0x00000000U */
2033         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2034         /* .. L3_SEL = 0 */
2035         /* .. ==> 0XF8000700[7:5] = 0x00000000U */
2036         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2037         /* .. Speed = 0 */
2038         /* .. ==> 0XF8000700[8:8] = 0x00000000U */
2039         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2040         /* .. IO_Type = 3 */
2041         /* .. ==> 0XF8000700[11:9] = 0x00000003U */
2042         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2043         /* .. PULLUP = 1 */
2044         /* .. ==> 0XF8000700[12:12] = 0x00000001U */
2045         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2046         /* .. DisableRcvr = 0 */
2047         /* .. ==> 0XF8000700[13:13] = 0x00000000U */
2048         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2049         /* .. */
2050         EMIT_MASKWRITE(0XF8000700, 0x00003FFFU, 0x00001600U),
2051         /* .. TRI_ENABLE = 0 */
2052         /* .. ==> 0XF8000704[0:0] = 0x00000000U */
2053         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2054         /* .. L0_SEL = 1 */
2055         /* .. ==> 0XF8000704[1:1] = 0x00000001U */
2056         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2057         /* .. L1_SEL = 0 */
2058         /* .. ==> 0XF8000704[2:2] = 0x00000000U */
2059         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2060         /* .. L2_SEL = 0 */
2061         /* .. ==> 0XF8000704[4:3] = 0x00000000U */
2062         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2063         /* .. L3_SEL = 0 */
2064         /* .. ==> 0XF8000704[7:5] = 0x00000000U */
2065         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2066         /* .. Speed = 1 */
2067         /* .. ==> 0XF8000704[8:8] = 0x00000001U */
2068         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2069         /* .. IO_Type = 3 */
2070         /* .. ==> 0XF8000704[11:9] = 0x00000003U */
2071         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2072         /* .. PULLUP = 0 */
2073         /* .. ==> 0XF8000704[12:12] = 0x00000000U */
2074         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2075         /* .. DisableRcvr = 0 */
2076         /* .. ==> 0XF8000704[13:13] = 0x00000000U */
2077         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2078         /* .. */
2079         EMIT_MASKWRITE(0XF8000704, 0x00003FFFU, 0x00000702U),
2080         /* .. TRI_ENABLE = 0 */
2081         /* .. ==> 0XF8000708[0:0] = 0x00000000U */
2082         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2083         /* .. L0_SEL = 1 */
2084         /* .. ==> 0XF8000708[1:1] = 0x00000001U */
2085         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2086         /* .. L1_SEL = 0 */
2087         /* .. ==> 0XF8000708[2:2] = 0x00000000U */
2088         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2089         /* .. L2_SEL = 0 */
2090         /* .. ==> 0XF8000708[4:3] = 0x00000000U */
2091         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2092         /* .. L3_SEL = 0 */
2093         /* .. ==> 0XF8000708[7:5] = 0x00000000U */
2094         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2095         /* .. Speed = 1 */
2096         /* .. ==> 0XF8000708[8:8] = 0x00000001U */
2097         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2098         /* .. IO_Type = 3 */
2099         /* .. ==> 0XF8000708[11:9] = 0x00000003U */
2100         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2101         /* .. PULLUP = 0 */
2102         /* .. ==> 0XF8000708[12:12] = 0x00000000U */
2103         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2104         /* .. DisableRcvr = 0 */
2105         /* .. ==> 0XF8000708[13:13] = 0x00000000U */
2106         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2107         /* .. */
2108         EMIT_MASKWRITE(0XF8000708, 0x00003FFFU, 0x00000702U),
2109         /* .. TRI_ENABLE = 0 */
2110         /* .. ==> 0XF800070C[0:0] = 0x00000000U */
2111         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2112         /* .. L0_SEL = 1 */
2113         /* .. ==> 0XF800070C[1:1] = 0x00000001U */
2114         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2115         /* .. L1_SEL = 0 */
2116         /* .. ==> 0XF800070C[2:2] = 0x00000000U */
2117         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2118         /* .. L2_SEL = 0 */
2119         /* .. ==> 0XF800070C[4:3] = 0x00000000U */
2120         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2121         /* .. L3_SEL = 0 */
2122         /* .. ==> 0XF800070C[7:5] = 0x00000000U */
2123         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2124         /* .. Speed = 1 */
2125         /* .. ==> 0XF800070C[8:8] = 0x00000001U */
2126         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2127         /* .. IO_Type = 3 */
2128         /* .. ==> 0XF800070C[11:9] = 0x00000003U */
2129         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2130         /* .. PULLUP = 0 */
2131         /* .. ==> 0XF800070C[12:12] = 0x00000000U */
2132         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2133         /* .. DisableRcvr = 0 */
2134         /* .. ==> 0XF800070C[13:13] = 0x00000000U */
2135         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2136         /* .. */
2137         EMIT_MASKWRITE(0XF800070C, 0x00003FFFU, 0x00000702U),
2138         /* .. TRI_ENABLE = 0 */
2139         /* .. ==> 0XF8000710[0:0] = 0x00000000U */
2140         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2141         /* .. L0_SEL = 1 */
2142         /* .. ==> 0XF8000710[1:1] = 0x00000001U */
2143         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2144         /* .. L1_SEL = 0 */
2145         /* .. ==> 0XF8000710[2:2] = 0x00000000U */
2146         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2147         /* .. L2_SEL = 0 */
2148         /* .. ==> 0XF8000710[4:3] = 0x00000000U */
2149         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2150         /* .. L3_SEL = 0 */
2151         /* .. ==> 0XF8000710[7:5] = 0x00000000U */
2152         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2153         /* .. Speed = 1 */
2154         /* .. ==> 0XF8000710[8:8] = 0x00000001U */
2155         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2156         /* .. IO_Type = 3 */
2157         /* .. ==> 0XF8000710[11:9] = 0x00000003U */
2158         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2159         /* .. PULLUP = 0 */
2160         /* .. ==> 0XF8000710[12:12] = 0x00000000U */
2161         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2162         /* .. DisableRcvr = 0 */
2163         /* .. ==> 0XF8000710[13:13] = 0x00000000U */
2164         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2165         /* .. */
2166         EMIT_MASKWRITE(0XF8000710, 0x00003FFFU, 0x00000702U),
2167         /* .. TRI_ENABLE = 0 */
2168         /* .. ==> 0XF8000714[0:0] = 0x00000000U */
2169         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2170         /* .. L0_SEL = 1 */
2171         /* .. ==> 0XF8000714[1:1] = 0x00000001U */
2172         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2173         /* .. L1_SEL = 0 */
2174         /* .. ==> 0XF8000714[2:2] = 0x00000000U */
2175         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2176         /* .. L2_SEL = 0 */
2177         /* .. ==> 0XF8000714[4:3] = 0x00000000U */
2178         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2179         /* .. L3_SEL = 0 */
2180         /* .. ==> 0XF8000714[7:5] = 0x00000000U */
2181         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2182         /* .. Speed = 1 */
2183         /* .. ==> 0XF8000714[8:8] = 0x00000001U */
2184         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2185         /* .. IO_Type = 3 */
2186         /* .. ==> 0XF8000714[11:9] = 0x00000003U */
2187         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2188         /* .. PULLUP = 0 */
2189         /* .. ==> 0XF8000714[12:12] = 0x00000000U */
2190         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2191         /* .. DisableRcvr = 0 */
2192         /* .. ==> 0XF8000714[13:13] = 0x00000000U */
2193         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2194         /* .. */
2195         EMIT_MASKWRITE(0XF8000714, 0x00003FFFU, 0x00000702U),
2196         /* .. TRI_ENABLE = 0 */
2197         /* .. ==> 0XF8000718[0:0] = 0x00000000U */
2198         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2199         /* .. L0_SEL = 1 */
2200         /* .. ==> 0XF8000718[1:1] = 0x00000001U */
2201         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2202         /* .. L1_SEL = 0 */
2203         /* .. ==> 0XF8000718[2:2] = 0x00000000U */
2204         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2205         /* .. L2_SEL = 0 */
2206         /* .. ==> 0XF8000718[4:3] = 0x00000000U */
2207         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2208         /* .. L3_SEL = 0 */
2209         /* .. ==> 0XF8000718[7:5] = 0x00000000U */
2210         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2211         /* .. Speed = 1 */
2212         /* .. ==> 0XF8000718[8:8] = 0x00000001U */
2213         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2214         /* .. IO_Type = 3 */
2215         /* .. ==> 0XF8000718[11:9] = 0x00000003U */
2216         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2217         /* .. PULLUP = 0 */
2218         /* .. ==> 0XF8000718[12:12] = 0x00000000U */
2219         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2220         /* .. DisableRcvr = 0 */
2221         /* .. ==> 0XF8000718[13:13] = 0x00000000U */
2222         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2223         /* .. */
2224         EMIT_MASKWRITE(0XF8000718, 0x00003FFFU, 0x00000702U),
2225         /* .. TRI_ENABLE = 0 */
2226         /* .. ==> 0XF800071C[0:0] = 0x00000000U */
2227         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2228         /* .. L0_SEL = 0 */
2229         /* .. ==> 0XF800071C[1:1] = 0x00000000U */
2230         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2231         /* .. L1_SEL = 0 */
2232         /* .. ==> 0XF800071C[2:2] = 0x00000000U */
2233         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2234         /* .. L2_SEL = 0 */
2235         /* .. ==> 0XF800071C[4:3] = 0x00000000U */
2236         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2237         /* .. L3_SEL = 0 */
2238         /* .. ==> 0XF800071C[7:5] = 0x00000000U */
2239         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2240         /* .. Speed = 0 */
2241         /* .. ==> 0XF800071C[8:8] = 0x00000000U */
2242         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2243         /* .. IO_Type = 3 */
2244         /* .. ==> 0XF800071C[11:9] = 0x00000003U */
2245         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2246         /* .. PULLUP = 0 */
2247         /* .. ==> 0XF800071C[12:12] = 0x00000000U */
2248         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2249         /* .. DisableRcvr = 0 */
2250         /* .. ==> 0XF800071C[13:13] = 0x00000000U */
2251         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2252         /* .. */
2253         EMIT_MASKWRITE(0XF800071C, 0x00003FFFU, 0x00000600U),
2254         /* .. TRI_ENABLE = 0 */
2255         /* .. ==> 0XF8000720[0:0] = 0x00000000U */
2256         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2257         /* .. L0_SEL = 1 */
2258         /* .. ==> 0XF8000720[1:1] = 0x00000001U */
2259         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2260         /* .. L1_SEL = 0 */
2261         /* .. ==> 0XF8000720[2:2] = 0x00000000U */
2262         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2263         /* .. L2_SEL = 0 */
2264         /* .. ==> 0XF8000720[4:3] = 0x00000000U */
2265         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2266         /* .. L3_SEL = 0 */
2267         /* .. ==> 0XF8000720[7:5] = 0x00000000U */
2268         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2269         /* .. Speed = 1 */
2270         /* .. ==> 0XF8000720[8:8] = 0x00000001U */
2271         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2272         /* .. IO_Type = 3 */
2273         /* .. ==> 0XF8000720[11:9] = 0x00000003U */
2274         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2275         /* .. PULLUP = 0 */
2276         /* .. ==> 0XF8000720[12:12] = 0x00000000U */
2277         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2278         /* .. DisableRcvr = 0 */
2279         /* .. ==> 0XF8000720[13:13] = 0x00000000U */
2280         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2281         /* .. */
2282         EMIT_MASKWRITE(0XF8000720, 0x00003FFFU, 0x00000702U),
2283         /* .. TRI_ENABLE = 0 */
2284         /* .. ==> 0XF8000724[0:0] = 0x00000000U */
2285         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2286         /* .. L0_SEL = 0 */
2287         /* .. ==> 0XF8000724[1:1] = 0x00000000U */
2288         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2289         /* .. L1_SEL = 0 */
2290         /* .. ==> 0XF8000724[2:2] = 0x00000000U */
2291         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2292         /* .. L2_SEL = 0 */
2293         /* .. ==> 0XF8000724[4:3] = 0x00000000U */
2294         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2295         /* .. L3_SEL = 0 */
2296         /* .. ==> 0XF8000724[7:5] = 0x00000000U */
2297         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2298         /* .. Speed = 0 */
2299         /* .. ==> 0XF8000724[8:8] = 0x00000000U */
2300         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2301         /* .. IO_Type = 3 */
2302         /* .. ==> 0XF8000724[11:9] = 0x00000003U */
2303         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2304         /* .. PULLUP = 1 */
2305         /* .. ==> 0XF8000724[12:12] = 0x00000001U */
2306         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2307         /* .. DisableRcvr = 0 */
2308         /* .. ==> 0XF8000724[13:13] = 0x00000000U */
2309         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2310         /* .. */
2311         EMIT_MASKWRITE(0XF8000724, 0x00003FFFU, 0x00001600U),
2312         /* .. TRI_ENABLE = 0 */
2313         /* .. ==> 0XF8000728[0:0] = 0x00000000U */
2314         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2315         /* .. L0_SEL = 0 */
2316         /* .. ==> 0XF8000728[1:1] = 0x00000000U */
2317         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2318         /* .. L1_SEL = 0 */
2319         /* .. ==> 0XF8000728[2:2] = 0x00000000U */
2320         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2321         /* .. L2_SEL = 0 */
2322         /* .. ==> 0XF8000728[4:3] = 0x00000000U */
2323         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2324         /* .. L3_SEL = 0 */
2325         /* .. ==> 0XF8000728[7:5] = 0x00000000U */
2326         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2327         /* .. Speed = 0 */
2328         /* .. ==> 0XF8000728[8:8] = 0x00000000U */
2329         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2330         /* .. IO_Type = 3 */
2331         /* .. ==> 0XF8000728[11:9] = 0x00000003U */
2332         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2333         /* .. PULLUP = 1 */
2334         /* .. ==> 0XF8000728[12:12] = 0x00000001U */
2335         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2336         /* .. DisableRcvr = 0 */
2337         /* .. ==> 0XF8000728[13:13] = 0x00000000U */
2338         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2339         /* .. */
2340         EMIT_MASKWRITE(0XF8000728, 0x00003FFFU, 0x00001600U),
2341         /* .. TRI_ENABLE = 0 */
2342         /* .. ==> 0XF800072C[0:0] = 0x00000000U */
2343         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2344         /* .. L0_SEL = 0 */
2345         /* .. ==> 0XF800072C[1:1] = 0x00000000U */
2346         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2347         /* .. L1_SEL = 0 */
2348         /* .. ==> 0XF800072C[2:2] = 0x00000000U */
2349         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2350         /* .. L2_SEL = 0 */
2351         /* .. ==> 0XF800072C[4:3] = 0x00000000U */
2352         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2353         /* .. L3_SEL = 0 */
2354         /* .. ==> 0XF800072C[7:5] = 0x00000000U */
2355         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2356         /* .. Speed = 0 */
2357         /* .. ==> 0XF800072C[8:8] = 0x00000000U */
2358         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2359         /* .. IO_Type = 3 */
2360         /* .. ==> 0XF800072C[11:9] = 0x00000003U */
2361         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2362         /* .. PULLUP = 1 */
2363         /* .. ==> 0XF800072C[12:12] = 0x00000001U */
2364         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2365         /* .. DisableRcvr = 0 */
2366         /* .. ==> 0XF800072C[13:13] = 0x00000000U */
2367         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2368         /* .. */
2369         EMIT_MASKWRITE(0XF800072C, 0x00003FFFU, 0x00001600U),
2370         /* .. TRI_ENABLE = 0 */
2371         /* .. ==> 0XF8000730[0:0] = 0x00000000U */
2372         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2373         /* .. L0_SEL = 0 */
2374         /* .. ==> 0XF8000730[1:1] = 0x00000000U */
2375         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2376         /* .. L1_SEL = 0 */
2377         /* .. ==> 0XF8000730[2:2] = 0x00000000U */
2378         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2379         /* .. L2_SEL = 0 */
2380         /* .. ==> 0XF8000730[4:3] = 0x00000000U */
2381         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2382         /* .. L3_SEL = 0 */
2383         /* .. ==> 0XF8000730[7:5] = 0x00000000U */
2384         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2385         /* .. Speed = 0 */
2386         /* .. ==> 0XF8000730[8:8] = 0x00000000U */
2387         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2388         /* .. IO_Type = 3 */
2389         /* .. ==> 0XF8000730[11:9] = 0x00000003U */
2390         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2391         /* .. PULLUP = 1 */
2392         /* .. ==> 0XF8000730[12:12] = 0x00000001U */
2393         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2394         /* .. DisableRcvr = 0 */
2395         /* .. ==> 0XF8000730[13:13] = 0x00000000U */
2396         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2397         /* .. */
2398         EMIT_MASKWRITE(0XF8000730, 0x00003FFFU, 0x00001600U),
2399         /* .. TRI_ENABLE = 0 */
2400         /* .. ==> 0XF8000734[0:0] = 0x00000000U */
2401         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2402         /* .. L0_SEL = 0 */
2403         /* .. ==> 0XF8000734[1:1] = 0x00000000U */
2404         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2405         /* .. L1_SEL = 0 */
2406         /* .. ==> 0XF8000734[2:2] = 0x00000000U */
2407         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2408         /* .. L2_SEL = 0 */
2409         /* .. ==> 0XF8000734[4:3] = 0x00000000U */
2410         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2411         /* .. L3_SEL = 0 */
2412         /* .. ==> 0XF8000734[7:5] = 0x00000000U */
2413         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2414         /* .. Speed = 0 */
2415         /* .. ==> 0XF8000734[8:8] = 0x00000000U */
2416         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2417         /* .. IO_Type = 3 */
2418         /* .. ==> 0XF8000734[11:9] = 0x00000003U */
2419         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2420         /* .. PULLUP = 1 */
2421         /* .. ==> 0XF8000734[12:12] = 0x00000001U */
2422         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2423         /* .. DisableRcvr = 0 */
2424         /* .. ==> 0XF8000734[13:13] = 0x00000000U */
2425         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2426         /* .. */
2427         EMIT_MASKWRITE(0XF8000734, 0x00003FFFU, 0x00001600U),
2428         /* .. TRI_ENABLE = 0 */
2429         /* .. ==> 0XF8000738[0:0] = 0x00000000U */
2430         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2431         /* .. L0_SEL = 0 */
2432         /* .. ==> 0XF8000738[1:1] = 0x00000000U */
2433         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2434         /* .. L1_SEL = 0 */
2435         /* .. ==> 0XF8000738[2:2] = 0x00000000U */
2436         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2437         /* .. L2_SEL = 0 */
2438         /* .. ==> 0XF8000738[4:3] = 0x00000000U */
2439         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2440         /* .. L3_SEL = 0 */
2441         /* .. ==> 0XF8000738[7:5] = 0x00000000U */
2442         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2443         /* .. Speed = 0 */
2444         /* .. ==> 0XF8000738[8:8] = 0x00000000U */
2445         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2446         /* .. IO_Type = 3 */
2447         /* .. ==> 0XF8000738[11:9] = 0x00000003U */
2448         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2449         /* .. PULLUP = 1 */
2450         /* .. ==> 0XF8000738[12:12] = 0x00000001U */
2451         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2452         /* .. DisableRcvr = 0 */
2453         /* .. ==> 0XF8000738[13:13] = 0x00000000U */
2454         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2455         /* .. */
2456         EMIT_MASKWRITE(0XF8000738, 0x00003FFFU, 0x00001600U),
2457         /* .. TRI_ENABLE = 0 */
2458         /* .. ==> 0XF800073C[0:0] = 0x00000000U */
2459         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2460         /* .. L0_SEL = 0 */
2461         /* .. ==> 0XF800073C[1:1] = 0x00000000U */
2462         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2463         /* .. L1_SEL = 0 */
2464         /* .. ==> 0XF800073C[2:2] = 0x00000000U */
2465         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2466         /* .. L2_SEL = 0 */
2467         /* .. ==> 0XF800073C[4:3] = 0x00000000U */
2468         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2469         /* .. L3_SEL = 0 */
2470         /* .. ==> 0XF800073C[7:5] = 0x00000000U */
2471         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2472         /* .. Speed = 0 */
2473         /* .. ==> 0XF800073C[8:8] = 0x00000000U */
2474         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
2475         /* .. IO_Type = 3 */
2476         /* .. ==> 0XF800073C[11:9] = 0x00000003U */
2477         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
2478         /* .. PULLUP = 1 */
2479         /* .. ==> 0XF800073C[12:12] = 0x00000001U */
2480         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
2481         /* .. DisableRcvr = 0 */
2482         /* .. ==> 0XF800073C[13:13] = 0x00000000U */
2483         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2484         /* .. */
2485         EMIT_MASKWRITE(0XF800073C, 0x00003FFFU, 0x00001600U),
2486         /* .. TRI_ENABLE = 0 */
2487         /* .. ==> 0XF8000740[0:0] = 0x00000000U */
2488         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2489         /* .. L0_SEL = 1 */
2490         /* .. ==> 0XF8000740[1:1] = 0x00000001U */
2491         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2492         /* .. L1_SEL = 0 */
2493         /* .. ==> 0XF8000740[2:2] = 0x00000000U */
2494         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2495         /* .. L2_SEL = 0 */
2496         /* .. ==> 0XF8000740[4:3] = 0x00000000U */
2497         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2498         /* .. L3_SEL = 0 */
2499         /* .. ==> 0XF8000740[7:5] = 0x00000000U */
2500         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2501         /* .. Speed = 1 */
2502         /* .. ==> 0XF8000740[8:8] = 0x00000001U */
2503         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2504         /* .. IO_Type = 4 */
2505         /* .. ==> 0XF8000740[11:9] = 0x00000004U */
2506         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2507         /* .. PULLUP = 0 */
2508         /* .. ==> 0XF8000740[12:12] = 0x00000000U */
2509         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2510         /* .. DisableRcvr = 1 */
2511         /* .. ==> 0XF8000740[13:13] = 0x00000001U */
2512         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
2513         /* .. */
2514         EMIT_MASKWRITE(0XF8000740, 0x00003FFFU, 0x00002902U),
2515         /* .. TRI_ENABLE = 0 */
2516         /* .. ==> 0XF8000744[0:0] = 0x00000000U */
2517         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2518         /* .. L0_SEL = 1 */
2519         /* .. ==> 0XF8000744[1:1] = 0x00000001U */
2520         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2521         /* .. L1_SEL = 0 */
2522         /* .. ==> 0XF8000744[2:2] = 0x00000000U */
2523         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2524         /* .. L2_SEL = 0 */
2525         /* .. ==> 0XF8000744[4:3] = 0x00000000U */
2526         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2527         /* .. L3_SEL = 0 */
2528         /* .. ==> 0XF8000744[7:5] = 0x00000000U */
2529         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2530         /* .. Speed = 1 */
2531         /* .. ==> 0XF8000744[8:8] = 0x00000001U */
2532         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2533         /* .. IO_Type = 4 */
2534         /* .. ==> 0XF8000744[11:9] = 0x00000004U */
2535         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2536         /* .. PULLUP = 0 */
2537         /* .. ==> 0XF8000744[12:12] = 0x00000000U */
2538         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2539         /* .. DisableRcvr = 1 */
2540         /* .. ==> 0XF8000744[13:13] = 0x00000001U */
2541         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
2542         /* .. */
2543         EMIT_MASKWRITE(0XF8000744, 0x00003FFFU, 0x00002902U),
2544         /* .. TRI_ENABLE = 0 */
2545         /* .. ==> 0XF8000748[0:0] = 0x00000000U */
2546         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2547         /* .. L0_SEL = 1 */
2548         /* .. ==> 0XF8000748[1:1] = 0x00000001U */
2549         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2550         /* .. L1_SEL = 0 */
2551         /* .. ==> 0XF8000748[2:2] = 0x00000000U */
2552         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2553         /* .. L2_SEL = 0 */
2554         /* .. ==> 0XF8000748[4:3] = 0x00000000U */
2555         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2556         /* .. L3_SEL = 0 */
2557         /* .. ==> 0XF8000748[7:5] = 0x00000000U */
2558         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2559         /* .. Speed = 1 */
2560         /* .. ==> 0XF8000748[8:8] = 0x00000001U */
2561         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2562         /* .. IO_Type = 4 */
2563         /* .. ==> 0XF8000748[11:9] = 0x00000004U */
2564         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2565         /* .. PULLUP = 0 */
2566         /* .. ==> 0XF8000748[12:12] = 0x00000000U */
2567         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2568         /* .. DisableRcvr = 1 */
2569         /* .. ==> 0XF8000748[13:13] = 0x00000001U */
2570         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
2571         /* .. */
2572         EMIT_MASKWRITE(0XF8000748, 0x00003FFFU, 0x00002902U),
2573         /* .. TRI_ENABLE = 0 */
2574         /* .. ==> 0XF800074C[0:0] = 0x00000000U */
2575         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2576         /* .. L0_SEL = 1 */
2577         /* .. ==> 0XF800074C[1:1] = 0x00000001U */
2578         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2579         /* .. L1_SEL = 0 */
2580         /* .. ==> 0XF800074C[2:2] = 0x00000000U */
2581         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2582         /* .. L2_SEL = 0 */
2583         /* .. ==> 0XF800074C[4:3] = 0x00000000U */
2584         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2585         /* .. L3_SEL = 0 */
2586         /* .. ==> 0XF800074C[7:5] = 0x00000000U */
2587         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2588         /* .. Speed = 1 */
2589         /* .. ==> 0XF800074C[8:8] = 0x00000001U */
2590         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2591         /* .. IO_Type = 4 */
2592         /* .. ==> 0XF800074C[11:9] = 0x00000004U */
2593         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2594         /* .. PULLUP = 0 */
2595         /* .. ==> 0XF800074C[12:12] = 0x00000000U */
2596         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2597         /* .. DisableRcvr = 1 */
2598         /* .. ==> 0XF800074C[13:13] = 0x00000001U */
2599         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
2600         /* .. */
2601         EMIT_MASKWRITE(0XF800074C, 0x00003FFFU, 0x00002902U),
2602         /* .. TRI_ENABLE = 0 */
2603         /* .. ==> 0XF8000750[0:0] = 0x00000000U */
2604         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2605         /* .. L0_SEL = 1 */
2606         /* .. ==> 0XF8000750[1:1] = 0x00000001U */
2607         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2608         /* .. L1_SEL = 0 */
2609         /* .. ==> 0XF8000750[2:2] = 0x00000000U */
2610         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2611         /* .. L2_SEL = 0 */
2612         /* .. ==> 0XF8000750[4:3] = 0x00000000U */
2613         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2614         /* .. L3_SEL = 0 */
2615         /* .. ==> 0XF8000750[7:5] = 0x00000000U */
2616         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2617         /* .. Speed = 1 */
2618         /* .. ==> 0XF8000750[8:8] = 0x00000001U */
2619         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2620         /* .. IO_Type = 4 */
2621         /* .. ==> 0XF8000750[11:9] = 0x00000004U */
2622         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2623         /* .. PULLUP = 0 */
2624         /* .. ==> 0XF8000750[12:12] = 0x00000000U */
2625         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2626         /* .. DisableRcvr = 1 */
2627         /* .. ==> 0XF8000750[13:13] = 0x00000001U */
2628         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
2629         /* .. */
2630         EMIT_MASKWRITE(0XF8000750, 0x00003FFFU, 0x00002902U),
2631         /* .. TRI_ENABLE = 0 */
2632         /* .. ==> 0XF8000754[0:0] = 0x00000000U */
2633         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2634         /* .. L0_SEL = 1 */
2635         /* .. ==> 0XF8000754[1:1] = 0x00000001U */
2636         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2637         /* .. L1_SEL = 0 */
2638         /* .. ==> 0XF8000754[2:2] = 0x00000000U */
2639         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2640         /* .. L2_SEL = 0 */
2641         /* .. ==> 0XF8000754[4:3] = 0x00000000U */
2642         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2643         /* .. L3_SEL = 0 */
2644         /* .. ==> 0XF8000754[7:5] = 0x00000000U */
2645         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2646         /* .. Speed = 1 */
2647         /* .. ==> 0XF8000754[8:8] = 0x00000001U */
2648         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2649         /* .. IO_Type = 4 */
2650         /* .. ==> 0XF8000754[11:9] = 0x00000004U */
2651         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2652         /* .. PULLUP = 0 */
2653         /* .. ==> 0XF8000754[12:12] = 0x00000000U */
2654         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2655         /* .. DisableRcvr = 1 */
2656         /* .. ==> 0XF8000754[13:13] = 0x00000001U */
2657         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
2658         /* .. */
2659         EMIT_MASKWRITE(0XF8000754, 0x00003FFFU, 0x00002902U),
2660         /* .. TRI_ENABLE = 1 */
2661         /* .. ==> 0XF8000758[0:0] = 0x00000001U */
2662         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2663         /* .. L0_SEL = 1 */
2664         /* .. ==> 0XF8000758[1:1] = 0x00000001U */
2665         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2666         /* .. L1_SEL = 0 */
2667         /* .. ==> 0XF8000758[2:2] = 0x00000000U */
2668         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2669         /* .. L2_SEL = 0 */
2670         /* .. ==> 0XF8000758[4:3] = 0x00000000U */
2671         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2672         /* .. L3_SEL = 0 */
2673         /* .. ==> 0XF8000758[7:5] = 0x00000000U */
2674         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2675         /* .. Speed = 1 */
2676         /* .. ==> 0XF8000758[8:8] = 0x00000001U */
2677         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2678         /* .. IO_Type = 4 */
2679         /* .. ==> 0XF8000758[11:9] = 0x00000004U */
2680         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2681         /* .. PULLUP = 0 */
2682         /* .. ==> 0XF8000758[12:12] = 0x00000000U */
2683         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2684         /* .. DisableRcvr = 0 */
2685         /* .. ==> 0XF8000758[13:13] = 0x00000000U */
2686         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2687         /* .. */
2688         EMIT_MASKWRITE(0XF8000758, 0x00003FFFU, 0x00000903U),
2689         /* .. TRI_ENABLE = 1 */
2690         /* .. ==> 0XF800075C[0:0] = 0x00000001U */
2691         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2692         /* .. L0_SEL = 1 */
2693         /* .. ==> 0XF800075C[1:1] = 0x00000001U */
2694         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2695         /* .. L1_SEL = 0 */
2696         /* .. ==> 0XF800075C[2:2] = 0x00000000U */
2697         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2698         /* .. L2_SEL = 0 */
2699         /* .. ==> 0XF800075C[4:3] = 0x00000000U */
2700         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2701         /* .. L3_SEL = 0 */
2702         /* .. ==> 0XF800075C[7:5] = 0x00000000U */
2703         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2704         /* .. Speed = 1 */
2705         /* .. ==> 0XF800075C[8:8] = 0x00000001U */
2706         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2707         /* .. IO_Type = 4 */
2708         /* .. ==> 0XF800075C[11:9] = 0x00000004U */
2709         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2710         /* .. PULLUP = 0 */
2711         /* .. ==> 0XF800075C[12:12] = 0x00000000U */
2712         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2713         /* .. DisableRcvr = 0 */
2714         /* .. ==> 0XF800075C[13:13] = 0x00000000U */
2715         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2716         /* .. */
2717         EMIT_MASKWRITE(0XF800075C, 0x00003FFFU, 0x00000903U),
2718         /* .. TRI_ENABLE = 1 */
2719         /* .. ==> 0XF8000760[0:0] = 0x00000001U */
2720         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2721         /* .. L0_SEL = 1 */
2722         /* .. ==> 0XF8000760[1:1] = 0x00000001U */
2723         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2724         /* .. L1_SEL = 0 */
2725         /* .. ==> 0XF8000760[2:2] = 0x00000000U */
2726         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2727         /* .. L2_SEL = 0 */
2728         /* .. ==> 0XF8000760[4:3] = 0x00000000U */
2729         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2730         /* .. L3_SEL = 0 */
2731         /* .. ==> 0XF8000760[7:5] = 0x00000000U */
2732         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2733         /* .. Speed = 1 */
2734         /* .. ==> 0XF8000760[8:8] = 0x00000001U */
2735         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2736         /* .. IO_Type = 4 */
2737         /* .. ==> 0XF8000760[11:9] = 0x00000004U */
2738         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2739         /* .. PULLUP = 0 */
2740         /* .. ==> 0XF8000760[12:12] = 0x00000000U */
2741         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2742         /* .. DisableRcvr = 0 */
2743         /* .. ==> 0XF8000760[13:13] = 0x00000000U */
2744         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2745         /* .. */
2746         EMIT_MASKWRITE(0XF8000760, 0x00003FFFU, 0x00000903U),
2747         /* .. TRI_ENABLE = 1 */
2748         /* .. ==> 0XF8000764[0:0] = 0x00000001U */
2749         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2750         /* .. L0_SEL = 1 */
2751         /* .. ==> 0XF8000764[1:1] = 0x00000001U */
2752         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2753         /* .. L1_SEL = 0 */
2754         /* .. ==> 0XF8000764[2:2] = 0x00000000U */
2755         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2756         /* .. L2_SEL = 0 */
2757         /* .. ==> 0XF8000764[4:3] = 0x00000000U */
2758         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2759         /* .. L3_SEL = 0 */
2760         /* .. ==> 0XF8000764[7:5] = 0x00000000U */
2761         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2762         /* .. Speed = 1 */
2763         /* .. ==> 0XF8000764[8:8] = 0x00000001U */
2764         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2765         /* .. IO_Type = 4 */
2766         /* .. ==> 0XF8000764[11:9] = 0x00000004U */
2767         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2768         /* .. PULLUP = 0 */
2769         /* .. ==> 0XF8000764[12:12] = 0x00000000U */
2770         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2771         /* .. DisableRcvr = 0 */
2772         /* .. ==> 0XF8000764[13:13] = 0x00000000U */
2773         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2774         /* .. */
2775         EMIT_MASKWRITE(0XF8000764, 0x00003FFFU, 0x00000903U),
2776         /* .. TRI_ENABLE = 1 */
2777         /* .. ==> 0XF8000768[0:0] = 0x00000001U */
2778         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2779         /* .. L0_SEL = 1 */
2780         /* .. ==> 0XF8000768[1:1] = 0x00000001U */
2781         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2782         /* .. L1_SEL = 0 */
2783         /* .. ==> 0XF8000768[2:2] = 0x00000000U */
2784         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2785         /* .. L2_SEL = 0 */
2786         /* .. ==> 0XF8000768[4:3] = 0x00000000U */
2787         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2788         /* .. L3_SEL = 0 */
2789         /* .. ==> 0XF8000768[7:5] = 0x00000000U */
2790         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2791         /* .. Speed = 1 */
2792         /* .. ==> 0XF8000768[8:8] = 0x00000001U */
2793         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2794         /* .. IO_Type = 4 */
2795         /* .. ==> 0XF8000768[11:9] = 0x00000004U */
2796         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2797         /* .. PULLUP = 0 */
2798         /* .. ==> 0XF8000768[12:12] = 0x00000000U */
2799         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2800         /* .. DisableRcvr = 0 */
2801         /* .. ==> 0XF8000768[13:13] = 0x00000000U */
2802         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2803         /* .. */
2804         EMIT_MASKWRITE(0XF8000768, 0x00003FFFU, 0x00000903U),
2805         /* .. TRI_ENABLE = 1 */
2806         /* .. ==> 0XF800076C[0:0] = 0x00000001U */
2807         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2808         /* .. L0_SEL = 1 */
2809         /* .. ==> 0XF800076C[1:1] = 0x00000001U */
2810         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
2811         /* .. L1_SEL = 0 */
2812         /* .. ==> 0XF800076C[2:2] = 0x00000000U */
2813         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
2814         /* .. L2_SEL = 0 */
2815         /* .. ==> 0XF800076C[4:3] = 0x00000000U */
2816         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2817         /* .. L3_SEL = 0 */
2818         /* .. ==> 0XF800076C[7:5] = 0x00000000U */
2819         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2820         /* .. Speed = 1 */
2821         /* .. ==> 0XF800076C[8:8] = 0x00000001U */
2822         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2823         /* .. IO_Type = 4 */
2824         /* .. ==> 0XF800076C[11:9] = 0x00000004U */
2825         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
2826         /* .. PULLUP = 0 */
2827         /* .. ==> 0XF800076C[12:12] = 0x00000000U */
2828         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2829         /* .. DisableRcvr = 0 */
2830         /* .. ==> 0XF800076C[13:13] = 0x00000000U */
2831         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2832         /* .. */
2833         EMIT_MASKWRITE(0XF800076C, 0x00003FFFU, 0x00000903U),
2834         /* .. TRI_ENABLE = 0 */
2835         /* .. ==> 0XF8000770[0:0] = 0x00000000U */
2836         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2837         /* .. L0_SEL = 0 */
2838         /* .. ==> 0XF8000770[1:1] = 0x00000000U */
2839         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2840         /* .. L1_SEL = 1 */
2841         /* .. ==> 0XF8000770[2:2] = 0x00000001U */
2842         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
2843         /* .. L2_SEL = 0 */
2844         /* .. ==> 0XF8000770[4:3] = 0x00000000U */
2845         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2846         /* .. L3_SEL = 0 */
2847         /* .. ==> 0XF8000770[7:5] = 0x00000000U */
2848         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2849         /* .. Speed = 1 */
2850         /* .. ==> 0XF8000770[8:8] = 0x00000001U */
2851         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2852         /* .. IO_Type = 1 */
2853         /* .. ==> 0XF8000770[11:9] = 0x00000001U */
2854         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
2855         /* .. PULLUP = 0 */
2856         /* .. ==> 0XF8000770[12:12] = 0x00000000U */
2857         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2858         /* .. DisableRcvr = 0 */
2859         /* .. ==> 0XF8000770[13:13] = 0x00000000U */
2860         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2861         /* .. */
2862         EMIT_MASKWRITE(0XF8000770, 0x00003FFFU, 0x00000304U),
2863         /* .. TRI_ENABLE = 1 */
2864         /* .. ==> 0XF8000774[0:0] = 0x00000001U */
2865         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2866         /* .. L0_SEL = 0 */
2867         /* .. ==> 0XF8000774[1:1] = 0x00000000U */
2868         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2869         /* .. L1_SEL = 1 */
2870         /* .. ==> 0XF8000774[2:2] = 0x00000001U */
2871         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
2872         /* .. L2_SEL = 0 */
2873         /* .. ==> 0XF8000774[4:3] = 0x00000000U */
2874         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2875         /* .. L3_SEL = 0 */
2876         /* .. ==> 0XF8000774[7:5] = 0x00000000U */
2877         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2878         /* .. Speed = 1 */
2879         /* .. ==> 0XF8000774[8:8] = 0x00000001U */
2880         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2881         /* .. IO_Type = 1 */
2882         /* .. ==> 0XF8000774[11:9] = 0x00000001U */
2883         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
2884         /* .. PULLUP = 0 */
2885         /* .. ==> 0XF8000774[12:12] = 0x00000000U */
2886         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2887         /* .. DisableRcvr = 0 */
2888         /* .. ==> 0XF8000774[13:13] = 0x00000000U */
2889         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2890         /* .. */
2891         EMIT_MASKWRITE(0XF8000774, 0x00003FFFU, 0x00000305U),
2892         /* .. TRI_ENABLE = 0 */
2893         /* .. ==> 0XF8000778[0:0] = 0x00000000U */
2894         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2895         /* .. L0_SEL = 0 */
2896         /* .. ==> 0XF8000778[1:1] = 0x00000000U */
2897         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2898         /* .. L1_SEL = 1 */
2899         /* .. ==> 0XF8000778[2:2] = 0x00000001U */
2900         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
2901         /* .. L2_SEL = 0 */
2902         /* .. ==> 0XF8000778[4:3] = 0x00000000U */
2903         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2904         /* .. L3_SEL = 0 */
2905         /* .. ==> 0XF8000778[7:5] = 0x00000000U */
2906         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2907         /* .. Speed = 1 */
2908         /* .. ==> 0XF8000778[8:8] = 0x00000001U */
2909         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2910         /* .. IO_Type = 1 */
2911         /* .. ==> 0XF8000778[11:9] = 0x00000001U */
2912         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
2913         /* .. PULLUP = 0 */
2914         /* .. ==> 0XF8000778[12:12] = 0x00000000U */
2915         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2916         /* .. DisableRcvr = 0 */
2917         /* .. ==> 0XF8000778[13:13] = 0x00000000U */
2918         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2919         /* .. */
2920         EMIT_MASKWRITE(0XF8000778, 0x00003FFFU, 0x00000304U),
2921         /* .. TRI_ENABLE = 1 */
2922         /* .. ==> 0XF800077C[0:0] = 0x00000001U */
2923         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
2924         /* .. L0_SEL = 0 */
2925         /* .. ==> 0XF800077C[1:1] = 0x00000000U */
2926         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2927         /* .. L1_SEL = 1 */
2928         /* .. ==> 0XF800077C[2:2] = 0x00000001U */
2929         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
2930         /* .. L2_SEL = 0 */
2931         /* .. ==> 0XF800077C[4:3] = 0x00000000U */
2932         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2933         /* .. L3_SEL = 0 */
2934         /* .. ==> 0XF800077C[7:5] = 0x00000000U */
2935         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2936         /* .. Speed = 1 */
2937         /* .. ==> 0XF800077C[8:8] = 0x00000001U */
2938         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2939         /* .. IO_Type = 1 */
2940         /* .. ==> 0XF800077C[11:9] = 0x00000001U */
2941         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
2942         /* .. PULLUP = 0 */
2943         /* .. ==> 0XF800077C[12:12] = 0x00000000U */
2944         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2945         /* .. DisableRcvr = 0 */
2946         /* .. ==> 0XF800077C[13:13] = 0x00000000U */
2947         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2948         /* .. */
2949         EMIT_MASKWRITE(0XF800077C, 0x00003FFFU, 0x00000305U),
2950         /* .. TRI_ENABLE = 0 */
2951         /* .. ==> 0XF8000780[0:0] = 0x00000000U */
2952         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2953         /* .. L0_SEL = 0 */
2954         /* .. ==> 0XF8000780[1:1] = 0x00000000U */
2955         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2956         /* .. L1_SEL = 1 */
2957         /* .. ==> 0XF8000780[2:2] = 0x00000001U */
2958         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
2959         /* .. L2_SEL = 0 */
2960         /* .. ==> 0XF8000780[4:3] = 0x00000000U */
2961         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2962         /* .. L3_SEL = 0 */
2963         /* .. ==> 0XF8000780[7:5] = 0x00000000U */
2964         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2965         /* .. Speed = 1 */
2966         /* .. ==> 0XF8000780[8:8] = 0x00000001U */
2967         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2968         /* .. IO_Type = 1 */
2969         /* .. ==> 0XF8000780[11:9] = 0x00000001U */
2970         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
2971         /* .. PULLUP = 0 */
2972         /* .. ==> 0XF8000780[12:12] = 0x00000000U */
2973         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
2974         /* .. DisableRcvr = 0 */
2975         /* .. ==> 0XF8000780[13:13] = 0x00000000U */
2976         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
2977         /* .. */
2978         EMIT_MASKWRITE(0XF8000780, 0x00003FFFU, 0x00000304U),
2979         /* .. TRI_ENABLE = 0 */
2980         /* .. ==> 0XF8000784[0:0] = 0x00000000U */
2981         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
2982         /* .. L0_SEL = 0 */
2983         /* .. ==> 0XF8000784[1:1] = 0x00000000U */
2984         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
2985         /* .. L1_SEL = 1 */
2986         /* .. ==> 0XF8000784[2:2] = 0x00000001U */
2987         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
2988         /* .. L2_SEL = 0 */
2989         /* .. ==> 0XF8000784[4:3] = 0x00000000U */
2990         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
2991         /* .. L3_SEL = 0 */
2992         /* .. ==> 0XF8000784[7:5] = 0x00000000U */
2993         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
2994         /* .. Speed = 1 */
2995         /* .. ==> 0XF8000784[8:8] = 0x00000001U */
2996         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
2997         /* .. IO_Type = 1 */
2998         /* .. ==> 0XF8000784[11:9] = 0x00000001U */
2999         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3000         /* .. PULLUP = 0 */
3001         /* .. ==> 0XF8000784[12:12] = 0x00000000U */
3002         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3003         /* .. DisableRcvr = 0 */
3004         /* .. ==> 0XF8000784[13:13] = 0x00000000U */
3005         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3006         /* .. */
3007         EMIT_MASKWRITE(0XF8000784, 0x00003FFFU, 0x00000304U),
3008         /* .. TRI_ENABLE = 0 */
3009         /* .. ==> 0XF8000788[0:0] = 0x00000000U */
3010         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3011         /* .. L0_SEL = 0 */
3012         /* .. ==> 0XF8000788[1:1] = 0x00000000U */
3013         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3014         /* .. L1_SEL = 1 */
3015         /* .. ==> 0XF8000788[2:2] = 0x00000001U */
3016         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3017         /* .. L2_SEL = 0 */
3018         /* .. ==> 0XF8000788[4:3] = 0x00000000U */
3019         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3020         /* .. L3_SEL = 0 */
3021         /* .. ==> 0XF8000788[7:5] = 0x00000000U */
3022         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3023         /* .. Speed = 1 */
3024         /* .. ==> 0XF8000788[8:8] = 0x00000001U */
3025         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3026         /* .. IO_Type = 1 */
3027         /* .. ==> 0XF8000788[11:9] = 0x00000001U */
3028         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3029         /* .. PULLUP = 0 */
3030         /* .. ==> 0XF8000788[12:12] = 0x00000000U */
3031         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3032         /* .. DisableRcvr = 0 */
3033         /* .. ==> 0XF8000788[13:13] = 0x00000000U */
3034         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3035         /* .. */
3036         EMIT_MASKWRITE(0XF8000788, 0x00003FFFU, 0x00000304U),
3037         /* .. TRI_ENABLE = 0 */
3038         /* .. ==> 0XF800078C[0:0] = 0x00000000U */
3039         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3040         /* .. L0_SEL = 0 */
3041         /* .. ==> 0XF800078C[1:1] = 0x00000000U */
3042         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3043         /* .. L1_SEL = 1 */
3044         /* .. ==> 0XF800078C[2:2] = 0x00000001U */
3045         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3046         /* .. L2_SEL = 0 */
3047         /* .. ==> 0XF800078C[4:3] = 0x00000000U */
3048         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3049         /* .. L3_SEL = 0 */
3050         /* .. ==> 0XF800078C[7:5] = 0x00000000U */
3051         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3052         /* .. Speed = 1 */
3053         /* .. ==> 0XF800078C[8:8] = 0x00000001U */
3054         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3055         /* .. IO_Type = 1 */
3056         /* .. ==> 0XF800078C[11:9] = 0x00000001U */
3057         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3058         /* .. PULLUP = 0 */
3059         /* .. ==> 0XF800078C[12:12] = 0x00000000U */
3060         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3061         /* .. DisableRcvr = 0 */
3062         /* .. ==> 0XF800078C[13:13] = 0x00000000U */
3063         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3064         /* .. */
3065         EMIT_MASKWRITE(0XF800078C, 0x00003FFFU, 0x00000304U),
3066         /* .. TRI_ENABLE = 1 */
3067         /* .. ==> 0XF8000790[0:0] = 0x00000001U */
3068         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
3069         /* .. L0_SEL = 0 */
3070         /* .. ==> 0XF8000790[1:1] = 0x00000000U */
3071         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3072         /* .. L1_SEL = 1 */
3073         /* .. ==> 0XF8000790[2:2] = 0x00000001U */
3074         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3075         /* .. L2_SEL = 0 */
3076         /* .. ==> 0XF8000790[4:3] = 0x00000000U */
3077         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3078         /* .. L3_SEL = 0 */
3079         /* .. ==> 0XF8000790[7:5] = 0x00000000U */
3080         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3081         /* .. Speed = 1 */
3082         /* .. ==> 0XF8000790[8:8] = 0x00000001U */
3083         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3084         /* .. IO_Type = 1 */
3085         /* .. ==> 0XF8000790[11:9] = 0x00000001U */
3086         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3087         /* .. PULLUP = 0 */
3088         /* .. ==> 0XF8000790[12:12] = 0x00000000U */
3089         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3090         /* .. DisableRcvr = 0 */
3091         /* .. ==> 0XF8000790[13:13] = 0x00000000U */
3092         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3093         /* .. */
3094         EMIT_MASKWRITE(0XF8000790, 0x00003FFFU, 0x00000305U),
3095         /* .. TRI_ENABLE = 0 */
3096         /* .. ==> 0XF8000794[0:0] = 0x00000000U */
3097         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3098         /* .. L0_SEL = 0 */
3099         /* .. ==> 0XF8000794[1:1] = 0x00000000U */
3100         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3101         /* .. L1_SEL = 1 */
3102         /* .. ==> 0XF8000794[2:2] = 0x00000001U */
3103         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3104         /* .. L2_SEL = 0 */
3105         /* .. ==> 0XF8000794[4:3] = 0x00000000U */
3106         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3107         /* .. L3_SEL = 0 */
3108         /* .. ==> 0XF8000794[7:5] = 0x00000000U */
3109         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3110         /* .. Speed = 1 */
3111         /* .. ==> 0XF8000794[8:8] = 0x00000001U */
3112         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3113         /* .. IO_Type = 1 */
3114         /* .. ==> 0XF8000794[11:9] = 0x00000001U */
3115         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3116         /* .. PULLUP = 0 */
3117         /* .. ==> 0XF8000794[12:12] = 0x00000000U */
3118         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3119         /* .. DisableRcvr = 0 */
3120         /* .. ==> 0XF8000794[13:13] = 0x00000000U */
3121         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3122         /* .. */
3123         EMIT_MASKWRITE(0XF8000794, 0x00003FFFU, 0x00000304U),
3124         /* .. TRI_ENABLE = 0 */
3125         /* .. ==> 0XF8000798[0:0] = 0x00000000U */
3126         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3127         /* .. L0_SEL = 0 */
3128         /* .. ==> 0XF8000798[1:1] = 0x00000000U */
3129         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3130         /* .. L1_SEL = 1 */
3131         /* .. ==> 0XF8000798[2:2] = 0x00000001U */
3132         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3133         /* .. L2_SEL = 0 */
3134         /* .. ==> 0XF8000798[4:3] = 0x00000000U */
3135         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3136         /* .. L3_SEL = 0 */
3137         /* .. ==> 0XF8000798[7:5] = 0x00000000U */
3138         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3139         /* .. Speed = 1 */
3140         /* .. ==> 0XF8000798[8:8] = 0x00000001U */
3141         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3142         /* .. IO_Type = 1 */
3143         /* .. ==> 0XF8000798[11:9] = 0x00000001U */
3144         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3145         /* .. PULLUP = 0 */
3146         /* .. ==> 0XF8000798[12:12] = 0x00000000U */
3147         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3148         /* .. DisableRcvr = 0 */
3149         /* .. ==> 0XF8000798[13:13] = 0x00000000U */
3150         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3151         /* .. */
3152         EMIT_MASKWRITE(0XF8000798, 0x00003FFFU, 0x00000304U),
3153         /* .. TRI_ENABLE = 0 */
3154         /* .. ==> 0XF800079C[0:0] = 0x00000000U */
3155         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3156         /* .. L0_SEL = 0 */
3157         /* .. ==> 0XF800079C[1:1] = 0x00000000U */
3158         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3159         /* .. L1_SEL = 1 */
3160         /* .. ==> 0XF800079C[2:2] = 0x00000001U */
3161         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3162         /* .. L2_SEL = 0 */
3163         /* .. ==> 0XF800079C[4:3] = 0x00000000U */
3164         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3165         /* .. L3_SEL = 0 */
3166         /* .. ==> 0XF800079C[7:5] = 0x00000000U */
3167         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3168         /* .. Speed = 1 */
3169         /* .. ==> 0XF800079C[8:8] = 0x00000001U */
3170         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3171         /* .. IO_Type = 1 */
3172         /* .. ==> 0XF800079C[11:9] = 0x00000001U */
3173         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3174         /* .. PULLUP = 0 */
3175         /* .. ==> 0XF800079C[12:12] = 0x00000000U */
3176         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3177         /* .. DisableRcvr = 0 */
3178         /* .. ==> 0XF800079C[13:13] = 0x00000000U */
3179         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3180         /* .. */
3181         EMIT_MASKWRITE(0XF800079C, 0x00003FFFU, 0x00000304U),
3182         /* .. TRI_ENABLE = 0 */
3183         /* .. ==> 0XF80007A0[0:0] = 0x00000000U */
3184         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3185         /* .. L0_SEL = 0 */
3186         /* .. ==> 0XF80007A0[1:1] = 0x00000000U */
3187         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3188         /* .. L1_SEL = 0 */
3189         /* .. ==> 0XF80007A0[2:2] = 0x00000000U */
3190         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3191         /* .. L2_SEL = 0 */
3192         /* .. ==> 0XF80007A0[4:3] = 0x00000000U */
3193         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3194         /* .. L3_SEL = 4 */
3195         /* .. ==> 0XF80007A0[7:5] = 0x00000004U */
3196         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3197         /* .. Speed = 1 */
3198         /* .. ==> 0XF80007A0[8:8] = 0x00000001U */
3199         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3200         /* .. IO_Type = 1 */
3201         /* .. ==> 0XF80007A0[11:9] = 0x00000001U */
3202         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3203         /* .. PULLUP = 0 */
3204         /* .. ==> 0XF80007A0[12:12] = 0x00000000U */
3205         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3206         /* .. DisableRcvr = 0 */
3207         /* .. ==> 0XF80007A0[13:13] = 0x00000000U */
3208         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3209         /* .. */
3210         EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU, 0x00000380U),
3211         /* .. TRI_ENABLE = 0 */
3212         /* .. ==> 0XF80007A4[0:0] = 0x00000000U */
3213         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3214         /* .. L0_SEL = 0 */
3215         /* .. ==> 0XF80007A4[1:1] = 0x00000000U */
3216         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3217         /* .. L1_SEL = 0 */
3218         /* .. ==> 0XF80007A4[2:2] = 0x00000000U */
3219         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3220         /* .. L2_SEL = 0 */
3221         /* .. ==> 0XF80007A4[4:3] = 0x00000000U */
3222         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3223         /* .. L3_SEL = 4 */
3224         /* .. ==> 0XF80007A4[7:5] = 0x00000004U */
3225         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3226         /* .. Speed = 1 */
3227         /* .. ==> 0XF80007A4[8:8] = 0x00000001U */
3228         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3229         /* .. IO_Type = 1 */
3230         /* .. ==> 0XF80007A4[11:9] = 0x00000001U */
3231         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3232         /* .. PULLUP = 0 */
3233         /* .. ==> 0XF80007A4[12:12] = 0x00000000U */
3234         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3235         /* .. DisableRcvr = 0 */
3236         /* .. ==> 0XF80007A4[13:13] = 0x00000000U */
3237         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3238         /* .. */
3239         EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU, 0x00000380U),
3240         /* .. TRI_ENABLE = 0 */
3241         /* .. ==> 0XF80007A8[0:0] = 0x00000000U */
3242         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3243         /* .. L0_SEL = 0 */
3244         /* .. ==> 0XF80007A8[1:1] = 0x00000000U */
3245         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3246         /* .. L1_SEL = 0 */
3247         /* .. ==> 0XF80007A8[2:2] = 0x00000000U */
3248         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3249         /* .. L2_SEL = 0 */
3250         /* .. ==> 0XF80007A8[4:3] = 0x00000000U */
3251         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3252         /* .. L3_SEL = 4 */
3253         /* .. ==> 0XF80007A8[7:5] = 0x00000004U */
3254         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3255         /* .. Speed = 1 */
3256         /* .. ==> 0XF80007A8[8:8] = 0x00000001U */
3257         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3258         /* .. IO_Type = 1 */
3259         /* .. ==> 0XF80007A8[11:9] = 0x00000001U */
3260         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3261         /* .. PULLUP = 0 */
3262         /* .. ==> 0XF80007A8[12:12] = 0x00000000U */
3263         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3264         /* .. DisableRcvr = 0 */
3265         /* .. ==> 0XF80007A8[13:13] = 0x00000000U */
3266         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3267         /* .. */
3268         EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU, 0x00000380U),
3269         /* .. TRI_ENABLE = 0 */
3270         /* .. ==> 0XF80007AC[0:0] = 0x00000000U */
3271         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3272         /* .. L0_SEL = 0 */
3273         /* .. ==> 0XF80007AC[1:1] = 0x00000000U */
3274         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3275         /* .. L1_SEL = 0 */
3276         /* .. ==> 0XF80007AC[2:2] = 0x00000000U */
3277         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3278         /* .. L2_SEL = 0 */
3279         /* .. ==> 0XF80007AC[4:3] = 0x00000000U */
3280         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3281         /* .. L3_SEL = 4 */
3282         /* .. ==> 0XF80007AC[7:5] = 0x00000004U */
3283         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3284         /* .. Speed = 1 */
3285         /* .. ==> 0XF80007AC[8:8] = 0x00000001U */
3286         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3287         /* .. IO_Type = 1 */
3288         /* .. ==> 0XF80007AC[11:9] = 0x00000001U */
3289         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3290         /* .. PULLUP = 0 */
3291         /* .. ==> 0XF80007AC[12:12] = 0x00000000U */
3292         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3293         /* .. DisableRcvr = 0 */
3294         /* .. ==> 0XF80007AC[13:13] = 0x00000000U */
3295         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3296         /* .. */
3297         EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU, 0x00000380U),
3298         /* .. TRI_ENABLE = 0 */
3299         /* .. ==> 0XF80007B0[0:0] = 0x00000000U */
3300         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3301         /* .. L0_SEL = 0 */
3302         /* .. ==> 0XF80007B0[1:1] = 0x00000000U */
3303         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3304         /* .. L1_SEL = 0 */
3305         /* .. ==> 0XF80007B0[2:2] = 0x00000000U */
3306         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3307         /* .. L2_SEL = 0 */
3308         /* .. ==> 0XF80007B0[4:3] = 0x00000000U */
3309         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3310         /* .. L3_SEL = 4 */
3311         /* .. ==> 0XF80007B0[7:5] = 0x00000004U */
3312         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3313         /* .. Speed = 1 */
3314         /* .. ==> 0XF80007B0[8:8] = 0x00000001U */
3315         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3316         /* .. IO_Type = 1 */
3317         /* .. ==> 0XF80007B0[11:9] = 0x00000001U */
3318         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3319         /* .. PULLUP = 0 */
3320         /* .. ==> 0XF80007B0[12:12] = 0x00000000U */
3321         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3322         /* .. DisableRcvr = 0 */
3323         /* .. ==> 0XF80007B0[13:13] = 0x00000000U */
3324         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3325         /* .. */
3326         EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU, 0x00000380U),
3327         /* .. TRI_ENABLE = 0 */
3328         /* .. ==> 0XF80007B4[0:0] = 0x00000000U */
3329         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3330         /* .. L0_SEL = 0 */
3331         /* .. ==> 0XF80007B4[1:1] = 0x00000000U */
3332         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3333         /* .. L1_SEL = 0 */
3334         /* .. ==> 0XF80007B4[2:2] = 0x00000000U */
3335         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3336         /* .. L2_SEL = 0 */
3337         /* .. ==> 0XF80007B4[4:3] = 0x00000000U */
3338         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3339         /* .. L3_SEL = 4 */
3340         /* .. ==> 0XF80007B4[7:5] = 0x00000004U */
3341         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3342         /* .. Speed = 1 */
3343         /* .. ==> 0XF80007B4[8:8] = 0x00000001U */
3344         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3345         /* .. IO_Type = 1 */
3346         /* .. ==> 0XF80007B4[11:9] = 0x00000001U */
3347         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3348         /* .. PULLUP = 0 */
3349         /* .. ==> 0XF80007B4[12:12] = 0x00000000U */
3350         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3351         /* .. DisableRcvr = 0 */
3352         /* .. ==> 0XF80007B4[13:13] = 0x00000000U */
3353         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3354         /* .. */
3355         EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU, 0x00000380U),
3356         /* .. TRI_ENABLE = 0 */
3357         /* .. ==> 0XF80007B8[0:0] = 0x00000000U */
3358         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3359         /* .. L0_SEL = 0 */
3360         /* .. ==> 0XF80007B8[1:1] = 0x00000000U */
3361         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3362         /* .. L1_SEL = 0 */
3363         /* .. ==> 0XF80007B8[2:2] = 0x00000000U */
3364         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3365         /* .. L2_SEL = 0 */
3366         /* .. ==> 0XF80007B8[4:3] = 0x00000000U */
3367         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3368         /* .. L3_SEL = 0 */
3369         /* .. ==> 0XF80007B8[7:5] = 0x00000000U */
3370         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3371         /* .. Speed = 0 */
3372         /* .. ==> 0XF80007B8[8:8] = 0x00000000U */
3373         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3374         /* .. IO_Type = 1 */
3375         /* .. ==> 0XF80007B8[11:9] = 0x00000001U */
3376         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3377         /* .. PULLUP = 1 */
3378         /* .. ==> 0XF80007B8[12:12] = 0x00000001U */
3379         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
3380         /* .. DisableRcvr = 0 */
3381         /* .. ==> 0XF80007B8[13:13] = 0x00000000U */
3382         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3383         /* .. */
3384         EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU, 0x00001200U),
3385         /* .. TRI_ENABLE = 1 */
3386         /* .. ==> 0XF80007BC[0:0] = 0x00000001U */
3387         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
3388         /* .. Speed = 0 */
3389         /* .. ==> 0XF80007BC[8:8] = 0x00000000U */
3390         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3391         /* .. IO_Type = 1 */
3392         /* .. ==> 0XF80007BC[11:9] = 0x00000001U */
3393         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3394         /* .. PULLUP = 0 */
3395         /* .. ==> 0XF80007BC[12:12] = 0x00000000U */
3396         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3397         /* .. DisableRcvr = 0 */
3398         /* .. ==> 0XF80007BC[13:13] = 0x00000000U */
3399         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3400         /* .. */
3401         EMIT_MASKWRITE(0XF80007BC, 0x00003F01U, 0x00000201U),
3402         /* .. TRI_ENABLE = 0 */
3403         /* .. ==> 0XF80007C0[0:0] = 0x00000000U */
3404         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3405         /* .. L0_SEL = 0 */
3406         /* .. ==> 0XF80007C0[1:1] = 0x00000000U */
3407         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3408         /* .. L1_SEL = 0 */
3409         /* .. ==> 0XF80007C0[2:2] = 0x00000000U */
3410         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3411         /* .. L2_SEL = 0 */
3412         /* .. ==> 0XF80007C0[4:3] = 0x00000000U */
3413         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3414         /* .. L3_SEL = 7 */
3415         /* .. ==> 0XF80007C0[7:5] = 0x00000007U */
3416         /* ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U */
3417         /* .. Speed = 0 */
3418         /* .. ==> 0XF80007C0[8:8] = 0x00000000U */
3419         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3420         /* .. IO_Type = 1 */
3421         /* .. ==> 0XF80007C0[11:9] = 0x00000001U */
3422         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3423         /* .. PULLUP = 0 */
3424         /* .. ==> 0XF80007C0[12:12] = 0x00000000U */
3425         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3426         /* .. DisableRcvr = 0 */
3427         /* .. ==> 0XF80007C0[13:13] = 0x00000000U */
3428         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3429         /* .. */
3430         EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU, 0x000002E0U),
3431         /* .. TRI_ENABLE = 1 */
3432         /* .. ==> 0XF80007C4[0:0] = 0x00000001U */
3433         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
3434         /* .. L0_SEL = 0 */
3435         /* .. ==> 0XF80007C4[1:1] = 0x00000000U */
3436         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3437         /* .. L1_SEL = 0 */
3438         /* .. ==> 0XF80007C4[2:2] = 0x00000000U */
3439         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3440         /* .. L2_SEL = 0 */
3441         /* .. ==> 0XF80007C4[4:3] = 0x00000000U */
3442         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3443         /* .. L3_SEL = 7 */
3444         /* .. ==> 0XF80007C4[7:5] = 0x00000007U */
3445         /* ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U */
3446         /* .. Speed = 0 */
3447         /* .. ==> 0XF80007C4[8:8] = 0x00000000U */
3448         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3449         /* .. IO_Type = 1 */
3450         /* .. ==> 0XF80007C4[11:9] = 0x00000001U */
3451         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3452         /* .. PULLUP = 0 */
3453         /* .. ==> 0XF80007C4[12:12] = 0x00000000U */
3454         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3455         /* .. DisableRcvr = 0 */
3456         /* .. ==> 0XF80007C4[13:13] = 0x00000000U */
3457         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3458         /* .. */
3459         EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU, 0x000002E1U),
3460         /* .. TRI_ENABLE = 0 */
3461         /* .. ==> 0XF80007C8[0:0] = 0x00000000U */
3462         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3463         /* .. L0_SEL = 0 */
3464         /* .. ==> 0XF80007C8[1:1] = 0x00000000U */
3465         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3466         /* .. L1_SEL = 0 */
3467         /* .. ==> 0XF80007C8[2:2] = 0x00000000U */
3468         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3469         /* .. L2_SEL = 0 */
3470         /* .. ==> 0XF80007C8[4:3] = 0x00000000U */
3471         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3472         /* .. L3_SEL = 0 */
3473         /* .. ==> 0XF80007C8[7:5] = 0x00000000U */
3474         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3475         /* .. Speed = 0 */
3476         /* .. ==> 0XF80007C8[8:8] = 0x00000000U */
3477         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3478         /* .. IO_Type = 1 */
3479         /* .. ==> 0XF80007C8[11:9] = 0x00000001U */
3480         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3481         /* .. PULLUP = 0 */
3482         /* .. ==> 0XF80007C8[12:12] = 0x00000000U */
3483         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3484         /* .. DisableRcvr = 0 */
3485         /* .. ==> 0XF80007C8[13:13] = 0x00000000U */
3486         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3487         /* .. */
3488         EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU, 0x00000200U),
3489         /* .. TRI_ENABLE = 0 */
3490         /* .. ==> 0XF80007CC[0:0] = 0x00000000U */
3491         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3492         /* .. L0_SEL = 0 */
3493         /* .. ==> 0XF80007CC[1:1] = 0x00000000U */
3494         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3495         /* .. L1_SEL = 0 */
3496         /* .. ==> 0XF80007CC[2:2] = 0x00000000U */
3497         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3498         /* .. L2_SEL = 0 */
3499         /* .. ==> 0XF80007CC[4:3] = 0x00000000U */
3500         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3501         /* .. L3_SEL = 0 */
3502         /* .. ==> 0XF80007CC[7:5] = 0x00000000U */
3503         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
3504         /* .. Speed = 0 */
3505         /* .. ==> 0XF80007CC[8:8] = 0x00000000U */
3506         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3507         /* .. IO_Type = 1 */
3508         /* .. ==> 0XF80007CC[11:9] = 0x00000001U */
3509         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3510         /* .. PULLUP = 0 */
3511         /* .. ==> 0XF80007CC[12:12] = 0x00000000U */
3512         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3513         /* .. DisableRcvr = 0 */
3514         /* .. ==> 0XF80007CC[13:13] = 0x00000000U */
3515         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3516         /* .. */
3517         EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU, 0x00000200U),
3518         /* .. TRI_ENABLE = 0 */
3519         /* .. ==> 0XF80007D0[0:0] = 0x00000000U */
3520         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3521         /* .. L0_SEL = 0 */
3522         /* .. ==> 0XF80007D0[1:1] = 0x00000000U */
3523         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3524         /* .. L1_SEL = 0 */
3525         /* .. ==> 0XF80007D0[2:2] = 0x00000000U */
3526         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3527         /* .. L2_SEL = 0 */
3528         /* .. ==> 0XF80007D0[4:3] = 0x00000000U */
3529         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3530         /* .. L3_SEL = 4 */
3531         /* .. ==> 0XF80007D0[7:5] = 0x00000004U */
3532         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3533         /* .. Speed = 0 */
3534         /* .. ==> 0XF80007D0[8:8] = 0x00000000U */
3535         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3536         /* .. IO_Type = 1 */
3537         /* .. ==> 0XF80007D0[11:9] = 0x00000001U */
3538         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3539         /* .. PULLUP = 0 */
3540         /* .. ==> 0XF80007D0[12:12] = 0x00000000U */
3541         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3542         /* .. DisableRcvr = 0 */
3543         /* .. ==> 0XF80007D0[13:13] = 0x00000000U */
3544         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3545         /* .. */
3546         EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU, 0x00000280U),
3547         /* .. TRI_ENABLE = 0 */
3548         /* .. ==> 0XF80007D4[0:0] = 0x00000000U */
3549         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3550         /* .. L0_SEL = 0 */
3551         /* .. ==> 0XF80007D4[1:1] = 0x00000000U */
3552         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
3553         /* .. L1_SEL = 0 */
3554         /* .. ==> 0XF80007D4[2:2] = 0x00000000U */
3555         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
3556         /* .. L2_SEL = 0 */
3557         /* .. ==> 0XF80007D4[4:3] = 0x00000000U */
3558         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
3559         /* .. L3_SEL = 4 */
3560         /* .. ==> 0XF80007D4[7:5] = 0x00000004U */
3561         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
3562         /* .. Speed = 0 */
3563         /* .. ==> 0XF80007D4[8:8] = 0x00000000U */
3564         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3565         /* .. IO_Type = 1 */
3566         /* .. ==> 0XF80007D4[11:9] = 0x00000001U */
3567         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
3568         /* .. PULLUP = 0 */
3569         /* .. ==> 0XF80007D4[12:12] = 0x00000000U */
3570         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
3571         /* .. DisableRcvr = 0 */
3572         /* .. ==> 0XF80007D4[13:13] = 0x00000000U */
3573         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
3574         /* .. */
3575         EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU, 0x00000280U),
3576         /* .. SDIO0_WP_SEL = 55 */
3577         /* .. ==> 0XF8000830[5:0] = 0x00000037U */
3578         /* ..     ==> MASK : 0x0000003FU    VAL : 0x00000037U */
3579         /* .. SDIO0_CD_SEL = 47 */
3580         /* .. ==> 0XF8000830[21:16] = 0x0000002FU */
3581         /* ..     ==> MASK : 0x003F0000U    VAL : 0x002F0000U */
3582         /* .. */
3583         EMIT_MASKWRITE(0XF8000830, 0x003F003FU, 0x002F0037U),
3584         /* .. FINISH: MIO PROGRAMMING */
3585         /* .. START: LOCK IT BACK */
3586         /* .. LOCK_KEY = 0X767B */
3587         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
3588         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
3589         /* .. */
3590         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
3591         /* .. FINISH: LOCK IT BACK */
3592         /* FINISH: top */
3593         /* */
3594         EMIT_EXIT(),
3595
3596         /* */
3597 };
3598
3599 unsigned long ps7_peripherals_init_data_3_0[] = {
3600         /* START: top */
3601         /* .. START: SLCR SETTINGS */
3602         /* .. UNLOCK_KEY = 0XDF0D */
3603         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
3604         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
3605         /* .. */
3606         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
3607         /* .. FINISH: SLCR SETTINGS */
3608         /* .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS */
3609         /* .. IBUF_DISABLE_MODE = 0x1 */
3610         /* .. ==> 0XF8000B48[7:7] = 0x00000001U */
3611         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
3612         /* .. TERM_DISABLE_MODE = 0x1 */
3613         /* .. ==> 0XF8000B48[8:8] = 0x00000001U */
3614         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3615         /* .. */
3616         EMIT_MASKWRITE(0XF8000B48, 0x00000180U, 0x00000180U),
3617         /* .. IBUF_DISABLE_MODE = 0x1 */
3618         /* .. ==> 0XF8000B4C[7:7] = 0x00000001U */
3619         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
3620         /* .. TERM_DISABLE_MODE = 0x1 */
3621         /* .. ==> 0XF8000B4C[8:8] = 0x00000001U */
3622         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3623         /* .. */
3624         EMIT_MASKWRITE(0XF8000B4C, 0x00000180U, 0x00000180U),
3625         /* .. IBUF_DISABLE_MODE = 0x1 */
3626         /* .. ==> 0XF8000B50[7:7] = 0x00000001U */
3627         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
3628         /* .. TERM_DISABLE_MODE = 0x1 */
3629         /* .. ==> 0XF8000B50[8:8] = 0x00000001U */
3630         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3631         /* .. */
3632         EMIT_MASKWRITE(0XF8000B50, 0x00000180U, 0x00000180U),
3633         /* .. IBUF_DISABLE_MODE = 0x1 */
3634         /* .. ==> 0XF8000B54[7:7] = 0x00000001U */
3635         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
3636         /* .. TERM_DISABLE_MODE = 0x1 */
3637         /* .. ==> 0XF8000B54[8:8] = 0x00000001U */
3638         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
3639         /* .. */
3640         EMIT_MASKWRITE(0XF8000B54, 0x00000180U, 0x00000180U),
3641         /* .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS */
3642         /* .. START: LOCK IT BACK */
3643         /* .. LOCK_KEY = 0X767B */
3644         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
3645         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
3646         /* .. */
3647         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
3648         /* .. FINISH: LOCK IT BACK */
3649         /* .. START: SRAM/NOR SET OPMODE */
3650         /* .. FINISH: SRAM/NOR SET OPMODE */
3651         /* .. START: UART REGISTERS */
3652         /* .. BDIV = 0x6 */
3653         /* .. ==> 0XE0001034[7:0] = 0x00000006U */
3654         /* ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U */
3655         /* .. */
3656         EMIT_MASKWRITE(0XE0001034, 0x000000FFU, 0x00000006U),
3657         /* .. CD = 0x7c */
3658         /* .. ==> 0XE0001018[15:0] = 0x0000007CU */
3659         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000007CU */
3660         /* .. */
3661         EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU, 0x0000007CU),
3662         /* .. STPBRK = 0x0 */
3663         /* .. ==> 0XE0001000[8:8] = 0x00000000U */
3664         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
3665         /* .. STTBRK = 0x0 */
3666         /* .. ==> 0XE0001000[7:7] = 0x00000000U */
3667         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
3668         /* .. RSTTO = 0x0 */
3669         /* .. ==> 0XE0001000[6:6] = 0x00000000U */
3670         /* ..     ==> MASK : 0x00000040U    VAL : 0x00000000U */
3671         /* .. TXDIS = 0x0 */
3672         /* .. ==> 0XE0001000[5:5] = 0x00000000U */
3673         /* ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
3674         /* .. TXEN = 0x1 */
3675         /* .. ==> 0XE0001000[4:4] = 0x00000001U */
3676         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
3677         /* .. RXDIS = 0x0 */
3678         /* .. ==> 0XE0001000[3:3] = 0x00000000U */
3679         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
3680         /* .. RXEN = 0x1 */
3681         /* .. ==> 0XE0001000[2:2] = 0x00000001U */
3682         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
3683         /* .. TXRES = 0x1 */
3684         /* .. ==> 0XE0001000[1:1] = 0x00000001U */
3685         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
3686         /* .. RXRES = 0x1 */
3687         /* .. ==> 0XE0001000[0:0] = 0x00000001U */
3688         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
3689         /* .. */
3690         EMIT_MASKWRITE(0XE0001000, 0x000001FFU, 0x00000017U),
3691         /* .. CHMODE = 0x0 */
3692         /* .. ==> 0XE0001004[9:8] = 0x00000000U */
3693         /* ..     ==> MASK : 0x00000300U    VAL : 0x00000000U */
3694         /* .. NBSTOP = 0x0 */
3695         /* .. ==> 0XE0001004[7:6] = 0x00000000U */
3696         /* ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U */
3697         /* .. PAR = 0x4 */
3698         /* .. ==> 0XE0001004[5:3] = 0x00000004U */
3699         /* ..     ==> MASK : 0x00000038U    VAL : 0x00000020U */
3700         /* .. CHRL = 0x0 */
3701         /* .. ==> 0XE0001004[2:1] = 0x00000000U */
3702         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
3703         /* .. CLKS = 0x0 */
3704         /* .. ==> 0XE0001004[0:0] = 0x00000000U */
3705         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
3706         /* .. */
3707         EMIT_MASKWRITE(0XE0001004, 0x000003FFU, 0x00000020U),
3708         /* .. FINISH: UART REGISTERS */
3709         /* .. START: QSPI REGISTERS */
3710         /* .. Holdb_dr = 1 */
3711         /* .. ==> 0XE000D000[19:19] = 0x00000001U */
3712         /* ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
3713         /* .. */
3714         EMIT_MASKWRITE(0XE000D000, 0x00080000U, 0x00080000U),
3715         /* .. FINISH: QSPI REGISTERS */
3716         /* .. START: PL POWER ON RESET REGISTERS */
3717         /* .. PCFG_POR_CNT_4K = 0 */
3718         /* .. ==> 0XF8007000[29:29] = 0x00000000U */
3719         /* ..     ==> MASK : 0x20000000U    VAL : 0x00000000U */
3720         /* .. */
3721         EMIT_MASKWRITE(0XF8007000, 0x20000000U, 0x00000000U),
3722         /* .. FINISH: PL POWER ON RESET REGISTERS */
3723         /* .. START: SMC TIMING CALCULATION REGISTER UPDATE */
3724         /* .. .. START: NAND SET CYCLE */
3725         /* .. .. FINISH: NAND SET CYCLE */
3726         /* .. .. START: OPMODE */
3727         /* .. .. FINISH: OPMODE */
3728         /* .. .. START: DIRECT COMMAND */
3729         /* .. .. FINISH: DIRECT COMMAND */
3730         /* .. .. START: SRAM/NOR CS0 SET CYCLE */
3731         /* .. .. FINISH: SRAM/NOR CS0 SET CYCLE */
3732         /* .. .. START: DIRECT COMMAND */
3733         /* .. .. FINISH: DIRECT COMMAND */
3734         /* .. .. START: NOR CS0 BASE ADDRESS */
3735         /* .. .. FINISH: NOR CS0 BASE ADDRESS */
3736         /* .. .. START: SRAM/NOR CS1 SET CYCLE */
3737         /* .. .. FINISH: SRAM/NOR CS1 SET CYCLE */
3738         /* .. .. START: DIRECT COMMAND */
3739         /* .. .. FINISH: DIRECT COMMAND */
3740         /* .. .. START: NOR CS1 BASE ADDRESS */
3741         /* .. .. FINISH: NOR CS1 BASE ADDRESS */
3742         /* .. .. START: USB RESET */
3743         /* .. .. .. START: USB0 RESET */
3744         /* .. .. .. .. START: DIR MODE BANK 0 */
3745         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
3746         /* .. .. .. .. START: DIR MODE BANK 1 */
3747         /* .. .. .. .. DIRECTION_1 = 0x4000 */
3748         /* .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U */
3749         /* .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U */
3750         /* .. .. .. .. */
3751         EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU, 0x00004000U),
3752         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
3753         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3754         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3755         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3756         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3757         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3758         /* .. .. .. .. MASK_1_LSW = 0xbfff */
3759         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
3760         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
3761         /* .. .. .. .. DATA_1_LSW = 0x4000 */
3762         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U */
3763         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U */
3764         /* .. .. .. .. */
3765         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF4000U),
3766         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3767         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3768         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3769         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
3770         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
3771         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
3772         /* .. .. .. .. OP_ENABLE_1 = 0x4000 */
3773         /* .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U */
3774         /* .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U */
3775         /* .. .. .. .. */
3776         EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU, 0x00004000U),
3777         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
3778         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
3779         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
3780         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
3781         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
3782         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
3783         /* .. .. .. .. MASK_1_LSW = 0xbfff */
3784         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
3785         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
3786         /* .. .. .. .. DATA_1_LSW = 0x0 */
3787         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U */
3788         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U */
3789         /* .. .. .. .. */
3790         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF0000U),
3791         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
3792         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
3793         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
3794         /* .. .. .. .. START: ADD 1 MS DELAY */
3795         /* .. .. .. .. */
3796         EMIT_MASKDELAY(0XF8F00200, 1),
3797         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
3798         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3799         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3800         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3801         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3802         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3803         /* .. .. .. .. MASK_1_LSW = 0xbfff */
3804         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
3805         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
3806         /* .. .. .. .. DATA_1_LSW = 0x4000 */
3807         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U */
3808         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U */
3809         /* .. .. .. .. */
3810         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF4000U),
3811         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3812         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3813         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3814         /* .. .. .. FINISH: USB0 RESET */
3815         /* .. .. .. START: USB1 RESET */
3816         /* .. .. .. .. START: DIR MODE BANK 0 */
3817         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
3818         /* .. .. .. .. START: DIR MODE BANK 1 */
3819         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
3820         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3821         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3822         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3823         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3824         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3825         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3826         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3827         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3828         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
3829         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
3830         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
3831         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
3832         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
3833         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
3834         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
3835         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
3836         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
3837         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
3838         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
3839         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
3840         /* .. .. .. .. START: ADD 1 MS DELAY */
3841         /* .. .. .. .. */
3842         EMIT_MASKDELAY(0XF8F00200, 1),
3843         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
3844         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3845         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3846         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3847         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3848         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3849         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3850         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3851         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3852         /* .. .. .. FINISH: USB1 RESET */
3853         /* .. .. FINISH: USB RESET */
3854         /* .. .. START: ENET RESET */
3855         /* .. .. .. START: ENET0 RESET */
3856         /* .. .. .. .. START: DIR MODE BANK 0 */
3857         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
3858         /* .. .. .. .. START: DIR MODE BANK 1 */
3859         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
3860         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3861         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3862         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3863         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3864         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3865         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3866         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3867         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3868         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
3869         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
3870         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
3871         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
3872         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
3873         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
3874         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
3875         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
3876         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
3877         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
3878         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
3879         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
3880         /* .. .. .. .. START: ADD 1 MS DELAY */
3881         /* .. .. .. .. */
3882         EMIT_MASKDELAY(0XF8F00200, 1),
3883         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
3884         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3885         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3886         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3887         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3888         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3889         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3890         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3891         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3892         /* .. .. .. FINISH: ENET0 RESET */
3893         /* .. .. .. START: ENET1 RESET */
3894         /* .. .. .. .. START: DIR MODE BANK 0 */
3895         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
3896         /* .. .. .. .. START: DIR MODE BANK 1 */
3897         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
3898         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3899         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3900         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3901         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3902         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3903         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3904         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3905         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3906         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
3907         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
3908         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
3909         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
3910         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
3911         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
3912         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
3913         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
3914         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
3915         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
3916         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
3917         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
3918         /* .. .. .. .. START: ADD 1 MS DELAY */
3919         /* .. .. .. .. */
3920         EMIT_MASKDELAY(0XF8F00200, 1),
3921         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
3922         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3923         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3924         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3925         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3926         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3927         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3928         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3929         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3930         /* .. .. .. FINISH: ENET1 RESET */
3931         /* .. .. FINISH: ENET RESET */
3932         /* .. .. START: I2C RESET */
3933         /* .. .. .. START: I2C0 RESET */
3934         /* .. .. .. .. START: DIR MODE GPIO BANK0 */
3935         /* .. .. .. .. FINISH: DIR MODE GPIO BANK0 */
3936         /* .. .. .. .. START: DIR MODE GPIO BANK1 */
3937         /* .. .. .. .. FINISH: DIR MODE GPIO BANK1 */
3938         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3939         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3940         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3941         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3942         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3943         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3944         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3945         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3946         /* .. .. .. .. START: OUTPUT ENABLE */
3947         /* .. .. .. .. FINISH: OUTPUT ENABLE */
3948         /* .. .. .. .. START: OUTPUT ENABLE */
3949         /* .. .. .. .. FINISH: OUTPUT ENABLE */
3950         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
3951         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
3952         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
3953         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
3954         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
3955         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
3956         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
3957         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
3958         /* .. .. .. .. START: ADD 1 MS DELAY */
3959         /* .. .. .. .. */
3960         EMIT_MASKDELAY(0XF8F00200, 1),
3961         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
3962         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3963         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3964         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3965         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3966         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3967         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3968         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3969         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3970         /* .. .. .. FINISH: I2C0 RESET */
3971         /* .. .. .. START: I2C1 RESET */
3972         /* .. .. .. .. START: DIR MODE GPIO BANK0 */
3973         /* .. .. .. .. FINISH: DIR MODE GPIO BANK0 */
3974         /* .. .. .. .. START: DIR MODE GPIO BANK1 */
3975         /* .. .. .. .. FINISH: DIR MODE GPIO BANK1 */
3976         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
3977         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
3978         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
3979         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
3980         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
3981         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
3982         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
3983         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
3984         /* .. .. .. .. START: OUTPUT ENABLE */
3985         /* .. .. .. .. FINISH: OUTPUT ENABLE */
3986         /* .. .. .. .. START: OUTPUT ENABLE */
3987         /* .. .. .. .. FINISH: OUTPUT ENABLE */
3988         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
3989         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
3990         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
3991         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
3992         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
3993         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
3994         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
3995         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
3996         /* .. .. .. .. START: ADD 1 MS DELAY */
3997         /* .. .. .. .. */
3998         EMIT_MASKDELAY(0XF8F00200, 1),
3999         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
4000         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
4001         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
4002         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
4003         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
4004         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
4005         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
4006         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
4007         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
4008         /* .. .. .. FINISH: I2C1 RESET */
4009         /* .. .. FINISH: I2C RESET */
4010         /* .. .. START: NOR CHIP SELECT */
4011         /* .. .. .. START: DIR MODE BANK 0 */
4012         /* .. .. .. FINISH: DIR MODE BANK 0 */
4013         /* .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
4014         /* .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
4015         /* .. .. .. START: OUTPUT ENABLE BANK 0 */
4016         /* .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
4017         /* .. .. FINISH: NOR CHIP SELECT */
4018         /* .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE */
4019         /* FINISH: top */
4020         /* */
4021         EMIT_EXIT(),
4022
4023         /* */
4024 };
4025
4026 unsigned long ps7_post_config_3_0[] = {
4027         /* START: top */
4028         /* .. START: SLCR SETTINGS */
4029         /* .. UNLOCK_KEY = 0XDF0D */
4030         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
4031         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
4032         /* .. */
4033         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
4034         /* .. FINISH: SLCR SETTINGS */
4035         /* .. START: ENABLING LEVEL SHIFTER */
4036         /* .. USER_LVL_INP_EN_0 = 1 */
4037         /* .. ==> 0XF8000900[3:3] = 0x00000001U */
4038         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
4039         /* .. USER_LVL_OUT_EN_0 = 1 */
4040         /* .. ==> 0XF8000900[2:2] = 0x00000001U */
4041         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
4042         /* .. USER_LVL_INP_EN_1 = 1 */
4043         /* .. ==> 0XF8000900[1:1] = 0x00000001U */
4044         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
4045         /* .. USER_LVL_OUT_EN_1 = 1 */
4046         /* .. ==> 0XF8000900[0:0] = 0x00000001U */
4047         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4048         /* .. */
4049         EMIT_MASKWRITE(0XF8000900, 0x0000000FU, 0x0000000FU),
4050         /* .. FINISH: ENABLING LEVEL SHIFTER */
4051         /* .. START: FPGA RESETS TO 0 */
4052         /* .. reserved_3 = 0 */
4053         /* .. ==> 0XF8000240[31:25] = 0x00000000U */
4054         /* ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U */
4055         /* .. reserved_FPGA_ACP_RST = 0 */
4056         /* .. ==> 0XF8000240[24:24] = 0x00000000U */
4057         /* ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
4058         /* .. reserved_FPGA_AXDS3_RST = 0 */
4059         /* .. ==> 0XF8000240[23:23] = 0x00000000U */
4060         /* ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
4061         /* .. reserved_FPGA_AXDS2_RST = 0 */
4062         /* .. ==> 0XF8000240[22:22] = 0x00000000U */
4063         /* ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
4064         /* .. reserved_FPGA_AXDS1_RST = 0 */
4065         /* .. ==> 0XF8000240[21:21] = 0x00000000U */
4066         /* ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
4067         /* .. reserved_FPGA_AXDS0_RST = 0 */
4068         /* .. ==> 0XF8000240[20:20] = 0x00000000U */
4069         /* ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
4070         /* .. reserved_2 = 0 */
4071         /* .. ==> 0XF8000240[19:18] = 0x00000000U */
4072         /* ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U */
4073         /* .. reserved_FSSW1_FPGA_RST = 0 */
4074         /* .. ==> 0XF8000240[17:17] = 0x00000000U */
4075         /* ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
4076         /* .. reserved_FSSW0_FPGA_RST = 0 */
4077         /* .. ==> 0XF8000240[16:16] = 0x00000000U */
4078         /* ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
4079         /* .. reserved_1 = 0 */
4080         /* .. ==> 0XF8000240[15:14] = 0x00000000U */
4081         /* ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U */
4082         /* .. reserved_FPGA_FMSW1_RST = 0 */
4083         /* .. ==> 0XF8000240[13:13] = 0x00000000U */
4084         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
4085         /* .. reserved_FPGA_FMSW0_RST = 0 */
4086         /* .. ==> 0XF8000240[12:12] = 0x00000000U */
4087         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
4088         /* .. reserved_FPGA_DMA3_RST = 0 */
4089         /* .. ==> 0XF8000240[11:11] = 0x00000000U */
4090         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
4091         /* .. reserved_FPGA_DMA2_RST = 0 */
4092         /* .. ==> 0XF8000240[10:10] = 0x00000000U */
4093         /* ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
4094         /* .. reserved_FPGA_DMA1_RST = 0 */
4095         /* .. ==> 0XF8000240[9:9] = 0x00000000U */
4096         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
4097         /* .. reserved_FPGA_DMA0_RST = 0 */
4098         /* .. ==> 0XF8000240[8:8] = 0x00000000U */
4099         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
4100         /* .. reserved = 0 */
4101         /* .. ==> 0XF8000240[7:4] = 0x00000000U */
4102         /* ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
4103         /* .. FPGA3_OUT_RST = 0 */
4104         /* .. ==> 0XF8000240[3:3] = 0x00000000U */
4105         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
4106         /* .. FPGA2_OUT_RST = 0 */
4107         /* .. ==> 0XF8000240[2:2] = 0x00000000U */
4108         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
4109         /* .. FPGA1_OUT_RST = 0 */
4110         /* .. ==> 0XF8000240[1:1] = 0x00000000U */
4111         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
4112         /* .. FPGA0_OUT_RST = 0 */
4113         /* .. ==> 0XF8000240[0:0] = 0x00000000U */
4114         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4115         /* .. */
4116         EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU, 0x00000000U),
4117         /* .. FINISH: FPGA RESETS TO 0 */
4118         /* .. START: AFI REGISTERS */
4119         /* .. .. START: AFI0 REGISTERS */
4120         /* .. .. FINISH: AFI0 REGISTERS */
4121         /* .. .. START: AFI1 REGISTERS */
4122         /* .. .. FINISH: AFI1 REGISTERS */
4123         /* .. .. START: AFI2 REGISTERS */
4124         /* .. .. FINISH: AFI2 REGISTERS */
4125         /* .. .. START: AFI3 REGISTERS */
4126         /* .. .. FINISH: AFI3 REGISTERS */
4127         /* .. .. START: AFI2 SECURE REGISTER */
4128         /* .. .. FINISH: AFI2 SECURE REGISTER */
4129         /* .. FINISH: AFI REGISTERS */
4130         /* .. START: LOCK IT BACK */
4131         /* .. LOCK_KEY = 0X767B */
4132         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
4133         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
4134         /* .. */
4135         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
4136         /* .. FINISH: LOCK IT BACK */
4137         /* FINISH: top */
4138         /* */
4139         EMIT_EXIT(),
4140
4141         /* */
4142 };
4143
4144 unsigned long ps7_debug_3_0[] = {
4145         /* START: top */
4146         /* .. START: CROSS TRIGGER CONFIGURATIONS */
4147         /* .. .. START: UNLOCKING CTI REGISTERS */
4148         /* .. .. KEY = 0XC5ACCE55 */
4149         /* .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U */
4150         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U */
4151         /* .. .. */
4152         EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU, 0xC5ACCE55U),
4153         /* .. .. KEY = 0XC5ACCE55 */
4154         /* .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U */
4155         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U */
4156         /* .. .. */
4157         EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU, 0xC5ACCE55U),
4158         /* .. .. KEY = 0XC5ACCE55 */
4159         /* .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U */
4160         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U */
4161         /* .. .. */
4162         EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU, 0xC5ACCE55U),
4163         /* .. .. FINISH: UNLOCKING CTI REGISTERS */
4164         /* .. .. START: ENABLING CTI MODULES AND CHANNELS */
4165         /* .. .. FINISH: ENABLING CTI MODULES AND CHANNELS */
4166         /* .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS */
4167         /* .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS */
4168         /* .. FINISH: CROSS TRIGGER CONFIGURATIONS */
4169         /* FINISH: top */
4170         /* */
4171         EMIT_EXIT(),
4172
4173         /* */
4174 };
4175
4176 unsigned long ps7_pll_init_data_2_0[] = {
4177         /* START: top */
4178         /* .. START: SLCR SETTINGS */
4179         /* .. UNLOCK_KEY = 0XDF0D */
4180         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
4181         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
4182         /* .. */
4183         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
4184         /* .. FINISH: SLCR SETTINGS */
4185         /* .. START: PLL SLCR REGISTERS */
4186         /* .. .. START: ARM PLL INIT */
4187         /* .. .. PLL_RES = 0xc */
4188         /* .. .. ==> 0XF8000110[7:4] = 0x0000000CU */
4189         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
4190         /* .. .. PLL_CP = 0x2 */
4191         /* .. .. ==> 0XF8000110[11:8] = 0x00000002U */
4192         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
4193         /* .. .. LOCK_CNT = 0x177 */
4194         /* .. .. ==> 0XF8000110[21:12] = 0x00000177U */
4195         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00177000U */
4196         /* .. .. */
4197         EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U, 0x001772C0U),
4198         /* .. .. .. START: UPDATE FB_DIV */
4199         /* .. .. .. PLL_FDIV = 0x1a */
4200         /* .. .. .. ==> 0XF8000100[18:12] = 0x0000001AU */
4201         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001A000U */
4202         /* .. .. .. */
4203         EMIT_MASKWRITE(0XF8000100, 0x0007F000U, 0x0001A000U),
4204         /* .. .. .. FINISH: UPDATE FB_DIV */
4205         /* .. .. .. START: BY PASS PLL */
4206         /* .. .. .. PLL_BYPASS_FORCE = 1 */
4207         /* .. .. .. ==> 0XF8000100[4:4] = 0x00000001U */
4208         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
4209         /* .. .. .. */
4210         EMIT_MASKWRITE(0XF8000100, 0x00000010U, 0x00000010U),
4211         /* .. .. .. FINISH: BY PASS PLL */
4212         /* .. .. .. START: ASSERT RESET */
4213         /* .. .. .. PLL_RESET = 1 */
4214         /* .. .. .. ==> 0XF8000100[0:0] = 0x00000001U */
4215         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4216         /* .. .. .. */
4217         EMIT_MASKWRITE(0XF8000100, 0x00000001U, 0x00000001U),
4218         /* .. .. .. FINISH: ASSERT RESET */
4219         /* .. .. .. START: DEASSERT RESET */
4220         /* .. .. .. PLL_RESET = 0 */
4221         /* .. .. .. ==> 0XF8000100[0:0] = 0x00000000U */
4222         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4223         /* .. .. .. */
4224         EMIT_MASKWRITE(0XF8000100, 0x00000001U, 0x00000000U),
4225         /* .. .. .. FINISH: DEASSERT RESET */
4226         /* .. .. .. START: CHECK PLL STATUS */
4227         /* .. .. .. ARM_PLL_LOCK = 1 */
4228         /* .. .. .. ==> 0XF800010C[0:0] = 0x00000001U */
4229         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4230         /* .. .. .. */
4231         EMIT_MASKPOLL(0XF800010C, 0x00000001U),
4232         /* .. .. .. FINISH: CHECK PLL STATUS */
4233         /* .. .. .. START: REMOVE PLL BY PASS */
4234         /* .. .. .. PLL_BYPASS_FORCE = 0 */
4235         /* .. .. .. ==> 0XF8000100[4:4] = 0x00000000U */
4236         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
4237         /* .. .. .. */
4238         EMIT_MASKWRITE(0XF8000100, 0x00000010U, 0x00000000U),
4239         /* .. .. .. FINISH: REMOVE PLL BY PASS */
4240         /* .. .. .. SRCSEL = 0x0 */
4241         /* .. .. .. ==> 0XF8000120[5:4] = 0x00000000U */
4242         /* .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4243         /* .. .. .. DIVISOR = 0x2 */
4244         /* .. .. .. ==> 0XF8000120[13:8] = 0x00000002U */
4245         /* .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U */
4246         /* .. .. .. CPU_6OR4XCLKACT = 0x1 */
4247         /* .. .. .. ==> 0XF8000120[24:24] = 0x00000001U */
4248         /* .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U */
4249         /* .. .. .. CPU_3OR2XCLKACT = 0x1 */
4250         /* .. .. .. ==> 0XF8000120[25:25] = 0x00000001U */
4251         /* .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U */
4252         /* .. .. .. CPU_2XCLKACT = 0x1 */
4253         /* .. .. .. ==> 0XF8000120[26:26] = 0x00000001U */
4254         /* .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U */
4255         /* .. .. .. CPU_1XCLKACT = 0x1 */
4256         /* .. .. .. ==> 0XF8000120[27:27] = 0x00000001U */
4257         /* .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U */
4258         /* .. .. .. CPU_PERI_CLKACT = 0x1 */
4259         /* .. .. .. ==> 0XF8000120[28:28] = 0x00000001U */
4260         /* .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
4261         /* .. .. .. */
4262         EMIT_MASKWRITE(0XF8000120, 0x1F003F30U, 0x1F000200U),
4263         /* .. .. FINISH: ARM PLL INIT */
4264         /* .. .. START: DDR PLL INIT */
4265         /* .. .. PLL_RES = 0xc */
4266         /* .. .. ==> 0XF8000114[7:4] = 0x0000000CU */
4267         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
4268         /* .. .. PLL_CP = 0x2 */
4269         /* .. .. ==> 0XF8000114[11:8] = 0x00000002U */
4270         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
4271         /* .. .. LOCK_CNT = 0x1db */
4272         /* .. .. ==> 0XF8000114[21:12] = 0x000001DBU */
4273         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x001DB000U */
4274         /* .. .. */
4275         EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U, 0x001DB2C0U),
4276         /* .. .. .. START: UPDATE FB_DIV */
4277         /* .. .. .. PLL_FDIV = 0x15 */
4278         /* .. .. .. ==> 0XF8000104[18:12] = 0x00000015U */
4279         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00015000U */
4280         /* .. .. .. */
4281         EMIT_MASKWRITE(0XF8000104, 0x0007F000U, 0x00015000U),
4282         /* .. .. .. FINISH: UPDATE FB_DIV */
4283         /* .. .. .. START: BY PASS PLL */
4284         /* .. .. .. PLL_BYPASS_FORCE = 1 */
4285         /* .. .. .. ==> 0XF8000104[4:4] = 0x00000001U */
4286         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
4287         /* .. .. .. */
4288         EMIT_MASKWRITE(0XF8000104, 0x00000010U, 0x00000010U),
4289         /* .. .. .. FINISH: BY PASS PLL */
4290         /* .. .. .. START: ASSERT RESET */
4291         /* .. .. .. PLL_RESET = 1 */
4292         /* .. .. .. ==> 0XF8000104[0:0] = 0x00000001U */
4293         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4294         /* .. .. .. */
4295         EMIT_MASKWRITE(0XF8000104, 0x00000001U, 0x00000001U),
4296         /* .. .. .. FINISH: ASSERT RESET */
4297         /* .. .. .. START: DEASSERT RESET */
4298         /* .. .. .. PLL_RESET = 0 */
4299         /* .. .. .. ==> 0XF8000104[0:0] = 0x00000000U */
4300         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4301         /* .. .. .. */
4302         EMIT_MASKWRITE(0XF8000104, 0x00000001U, 0x00000000U),
4303         /* .. .. .. FINISH: DEASSERT RESET */
4304         /* .. .. .. START: CHECK PLL STATUS */
4305         /* .. .. .. DDR_PLL_LOCK = 1 */
4306         /* .. .. .. ==> 0XF800010C[1:1] = 0x00000001U */
4307         /* .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
4308         /* .. .. .. */
4309         EMIT_MASKPOLL(0XF800010C, 0x00000002U),
4310         /* .. .. .. FINISH: CHECK PLL STATUS */
4311         /* .. .. .. START: REMOVE PLL BY PASS */
4312         /* .. .. .. PLL_BYPASS_FORCE = 0 */
4313         /* .. .. .. ==> 0XF8000104[4:4] = 0x00000000U */
4314         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
4315         /* .. .. .. */
4316         EMIT_MASKWRITE(0XF8000104, 0x00000010U, 0x00000000U),
4317         /* .. .. .. FINISH: REMOVE PLL BY PASS */
4318         /* .. .. .. DDR_3XCLKACT = 0x1 */
4319         /* .. .. .. ==> 0XF8000124[0:0] = 0x00000001U */
4320         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4321         /* .. .. .. DDR_2XCLKACT = 0x1 */
4322         /* .. .. .. ==> 0XF8000124[1:1] = 0x00000001U */
4323         /* .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
4324         /* .. .. .. DDR_3XCLK_DIVISOR = 0x2 */
4325         /* .. .. .. ==> 0XF8000124[25:20] = 0x00000002U */
4326         /* .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U */
4327         /* .. .. .. DDR_2XCLK_DIVISOR = 0x3 */
4328         /* .. .. .. ==> 0XF8000124[31:26] = 0x00000003U */
4329         /* .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U */
4330         /* .. .. .. */
4331         EMIT_MASKWRITE(0XF8000124, 0xFFF00003U, 0x0C200003U),
4332         /* .. .. FINISH: DDR PLL INIT */
4333         /* .. .. START: IO PLL INIT */
4334         /* .. .. PLL_RES = 0xc */
4335         /* .. .. ==> 0XF8000118[7:4] = 0x0000000CU */
4336         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
4337         /* .. .. PLL_CP = 0x2 */
4338         /* .. .. ==> 0XF8000118[11:8] = 0x00000002U */
4339         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
4340         /* .. .. LOCK_CNT = 0x1f4 */
4341         /* .. .. ==> 0XF8000118[21:12] = 0x000001F4U */
4342         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x001F4000U */
4343         /* .. .. */
4344         EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U, 0x001F42C0U),
4345         /* .. .. .. START: UPDATE FB_DIV */
4346         /* .. .. .. PLL_FDIV = 0x14 */
4347         /* .. .. .. ==> 0XF8000108[18:12] = 0x00000014U */
4348         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00014000U */
4349         /* .. .. .. */
4350         EMIT_MASKWRITE(0XF8000108, 0x0007F000U, 0x00014000U),
4351         /* .. .. .. FINISH: UPDATE FB_DIV */
4352         /* .. .. .. START: BY PASS PLL */
4353         /* .. .. .. PLL_BYPASS_FORCE = 1 */
4354         /* .. .. .. ==> 0XF8000108[4:4] = 0x00000001U */
4355         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
4356         /* .. .. .. */
4357         EMIT_MASKWRITE(0XF8000108, 0x00000010U, 0x00000010U),
4358         /* .. .. .. FINISH: BY PASS PLL */
4359         /* .. .. .. START: ASSERT RESET */
4360         /* .. .. .. PLL_RESET = 1 */
4361         /* .. .. .. ==> 0XF8000108[0:0] = 0x00000001U */
4362         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4363         /* .. .. .. */
4364         EMIT_MASKWRITE(0XF8000108, 0x00000001U, 0x00000001U),
4365         /* .. .. .. FINISH: ASSERT RESET */
4366         /* .. .. .. START: DEASSERT RESET */
4367         /* .. .. .. PLL_RESET = 0 */
4368         /* .. .. .. ==> 0XF8000108[0:0] = 0x00000000U */
4369         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4370         /* .. .. .. */
4371         EMIT_MASKWRITE(0XF8000108, 0x00000001U, 0x00000000U),
4372         /* .. .. .. FINISH: DEASSERT RESET */
4373         /* .. .. .. START: CHECK PLL STATUS */
4374         /* .. .. .. IO_PLL_LOCK = 1 */
4375         /* .. .. .. ==> 0XF800010C[2:2] = 0x00000001U */
4376         /* .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
4377         /* .. .. .. */
4378         EMIT_MASKPOLL(0XF800010C, 0x00000004U),
4379         /* .. .. .. FINISH: CHECK PLL STATUS */
4380         /* .. .. .. START: REMOVE PLL BY PASS */
4381         /* .. .. .. PLL_BYPASS_FORCE = 0 */
4382         /* .. .. .. ==> 0XF8000108[4:4] = 0x00000000U */
4383         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
4384         /* .. .. .. */
4385         EMIT_MASKWRITE(0XF8000108, 0x00000010U, 0x00000000U),
4386         /* .. .. .. FINISH: REMOVE PLL BY PASS */
4387         /* .. .. FINISH: IO PLL INIT */
4388         /* .. FINISH: PLL SLCR REGISTERS */
4389         /* .. START: LOCK IT BACK */
4390         /* .. LOCK_KEY = 0X767B */
4391         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
4392         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
4393         /* .. */
4394         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
4395         /* .. FINISH: LOCK IT BACK */
4396         /* FINISH: top */
4397         /* */
4398         EMIT_EXIT(),
4399
4400         /* */
4401 };
4402
4403 unsigned long ps7_clock_init_data_2_0[] = {
4404         /* START: top */
4405         /* .. START: SLCR SETTINGS */
4406         /* .. UNLOCK_KEY = 0XDF0D */
4407         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
4408         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
4409         /* .. */
4410         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
4411         /* .. FINISH: SLCR SETTINGS */
4412         /* .. START: CLOCK CONTROL SLCR REGISTERS */
4413         /* .. CLKACT = 0x1 */
4414         /* .. ==> 0XF8000128[0:0] = 0x00000001U */
4415         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4416         /* .. DIVISOR0 = 0x34 */
4417         /* .. ==> 0XF8000128[13:8] = 0x00000034U */
4418         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00003400U */
4419         /* .. DIVISOR1 = 0x2 */
4420         /* .. ==> 0XF8000128[25:20] = 0x00000002U */
4421         /* ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U */
4422         /* .. */
4423         EMIT_MASKWRITE(0XF8000128, 0x03F03F01U, 0x00203401U),
4424         /* .. CLKACT = 0x1 */
4425         /* .. ==> 0XF8000138[0:0] = 0x00000001U */
4426         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4427         /* .. SRCSEL = 0x0 */
4428         /* .. ==> 0XF8000138[4:4] = 0x00000000U */
4429         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
4430         /* .. */
4431         EMIT_MASKWRITE(0XF8000138, 0x00000011U, 0x00000001U),
4432         /* .. CLKACT = 0x1 */
4433         /* .. ==> 0XF8000140[0:0] = 0x00000001U */
4434         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4435         /* .. SRCSEL = 0x0 */
4436         /* .. ==> 0XF8000140[6:4] = 0x00000000U */
4437         /* ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
4438         /* .. DIVISOR = 0x8 */
4439         /* .. ==> 0XF8000140[13:8] = 0x00000008U */
4440         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U */
4441         /* .. DIVISOR1 = 0x1 */
4442         /* .. ==> 0XF8000140[25:20] = 0x00000001U */
4443         /* ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
4444         /* .. */
4445         EMIT_MASKWRITE(0XF8000140, 0x03F03F71U, 0x00100801U),
4446         /* .. CLKACT = 0x1 */
4447         /* .. ==> 0XF800014C[0:0] = 0x00000001U */
4448         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4449         /* .. SRCSEL = 0x0 */
4450         /* .. ==> 0XF800014C[5:4] = 0x00000000U */
4451         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4452         /* .. DIVISOR = 0x5 */
4453         /* .. ==> 0XF800014C[13:8] = 0x00000005U */
4454         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
4455         /* .. */
4456         EMIT_MASKWRITE(0XF800014C, 0x00003F31U, 0x00000501U),
4457         /* .. CLKACT0 = 0x1 */
4458         /* .. ==> 0XF8000150[0:0] = 0x00000001U */
4459         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4460         /* .. CLKACT1 = 0x0 */
4461         /* .. ==> 0XF8000150[1:1] = 0x00000000U */
4462         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
4463         /* .. SRCSEL = 0x0 */
4464         /* .. ==> 0XF8000150[5:4] = 0x00000000U */
4465         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4466         /* .. DIVISOR = 0x14 */
4467         /* .. ==> 0XF8000150[13:8] = 0x00000014U */
4468         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U */
4469         /* .. */
4470         EMIT_MASKWRITE(0XF8000150, 0x00003F33U, 0x00001401U),
4471         /* .. CLKACT0 = 0x0 */
4472         /* .. ==> 0XF8000154[0:0] = 0x00000000U */
4473         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4474         /* .. CLKACT1 = 0x1 */
4475         /* .. ==> 0XF8000154[1:1] = 0x00000001U */
4476         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
4477         /* .. SRCSEL = 0x0 */
4478         /* .. ==> 0XF8000154[5:4] = 0x00000000U */
4479         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4480         /* .. DIVISOR = 0xa */
4481         /* .. ==> 0XF8000154[13:8] = 0x0000000AU */
4482         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U */
4483         /* .. */
4484         EMIT_MASKWRITE(0XF8000154, 0x00003F33U, 0x00000A02U),
4485         /* .. .. START: TRACE CLOCK */
4486         /* .. .. FINISH: TRACE CLOCK */
4487         /* .. .. CLKACT = 0x1 */
4488         /* .. .. ==> 0XF8000168[0:0] = 0x00000001U */
4489         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4490         /* .. .. SRCSEL = 0x0 */
4491         /* .. .. ==> 0XF8000168[5:4] = 0x00000000U */
4492         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4493         /* .. .. DIVISOR = 0x5 */
4494         /* .. .. ==> 0XF8000168[13:8] = 0x00000005U */
4495         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
4496         /* .. .. */
4497         EMIT_MASKWRITE(0XF8000168, 0x00003F31U, 0x00000501U),
4498         /* .. .. SRCSEL = 0x0 */
4499         /* .. .. ==> 0XF8000170[5:4] = 0x00000000U */
4500         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4501         /* .. .. DIVISOR0 = 0xa */
4502         /* .. .. ==> 0XF8000170[13:8] = 0x0000000AU */
4503         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U */
4504         /* .. .. DIVISOR1 = 0x1 */
4505         /* .. .. ==> 0XF8000170[25:20] = 0x00000001U */
4506         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
4507         /* .. .. */
4508         EMIT_MASKWRITE(0XF8000170, 0x03F03F30U, 0x00100A00U),
4509         /* .. .. SRCSEL = 0x0 */
4510         /* .. .. ==> 0XF8000180[5:4] = 0x00000000U */
4511         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4512         /* .. .. DIVISOR0 = 0x7 */
4513         /* .. .. ==> 0XF8000180[13:8] = 0x00000007U */
4514         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000700U */
4515         /* .. .. DIVISOR1 = 0x1 */
4516         /* .. .. ==> 0XF8000180[25:20] = 0x00000001U */
4517         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
4518         /* .. .. */
4519         EMIT_MASKWRITE(0XF8000180, 0x03F03F30U, 0x00100700U),
4520         /* .. .. SRCSEL = 0x0 */
4521         /* .. .. ==> 0XF8000190[5:4] = 0x00000000U */
4522         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4523         /* .. .. DIVISOR0 = 0x5 */
4524         /* .. .. ==> 0XF8000190[13:8] = 0x00000005U */
4525         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
4526         /* .. .. DIVISOR1 = 0x1 */
4527         /* .. .. ==> 0XF8000190[25:20] = 0x00000001U */
4528         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
4529         /* .. .. */
4530         EMIT_MASKWRITE(0XF8000190, 0x03F03F30U, 0x00100500U),
4531         /* .. .. SRCSEL = 0x0 */
4532         /* .. .. ==> 0XF80001A0[5:4] = 0x00000000U */
4533         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
4534         /* .. .. DIVISOR0 = 0x14 */
4535         /* .. .. ==> 0XF80001A0[13:8] = 0x00000014U */
4536         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U */
4537         /* .. .. DIVISOR1 = 0x1 */
4538         /* .. .. ==> 0XF80001A0[25:20] = 0x00000001U */
4539         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
4540         /* .. .. */
4541         EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U, 0x00101400U),
4542         /* .. .. CLK_621_TRUE = 0x1 */
4543         /* .. .. ==> 0XF80001C4[0:0] = 0x00000001U */
4544         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4545         /* .. .. */
4546         EMIT_MASKWRITE(0XF80001C4, 0x00000001U, 0x00000001U),
4547         /* .. .. DMA_CPU_2XCLKACT = 0x1 */
4548         /* .. .. ==> 0XF800012C[0:0] = 0x00000001U */
4549         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
4550         /* .. .. USB0_CPU_1XCLKACT = 0x1 */
4551         /* .. .. ==> 0XF800012C[2:2] = 0x00000001U */
4552         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
4553         /* .. .. USB1_CPU_1XCLKACT = 0x1 */
4554         /* .. .. ==> 0XF800012C[3:3] = 0x00000001U */
4555         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
4556         /* .. .. GEM0_CPU_1XCLKACT = 0x1 */
4557         /* .. .. ==> 0XF800012C[6:6] = 0x00000001U */
4558         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000040U */
4559         /* .. .. GEM1_CPU_1XCLKACT = 0x0 */
4560         /* .. .. ==> 0XF800012C[7:7] = 0x00000000U */
4561         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
4562         /* .. .. SDI0_CPU_1XCLKACT = 0x1 */
4563         /* .. .. ==> 0XF800012C[10:10] = 0x00000001U */
4564         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000400U */
4565         /* .. .. SDI1_CPU_1XCLKACT = 0x0 */
4566         /* .. .. ==> 0XF800012C[11:11] = 0x00000000U */
4567         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
4568         /* .. .. SPI0_CPU_1XCLKACT = 0x0 */
4569         /* .. .. ==> 0XF800012C[14:14] = 0x00000000U */
4570         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
4571         /* .. .. SPI1_CPU_1XCLKACT = 0x0 */
4572         /* .. .. ==> 0XF800012C[15:15] = 0x00000000U */
4573         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
4574         /* .. .. CAN0_CPU_1XCLKACT = 0x0 */
4575         /* .. .. ==> 0XF800012C[16:16] = 0x00000000U */
4576         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
4577         /* .. .. CAN1_CPU_1XCLKACT = 0x0 */
4578         /* .. .. ==> 0XF800012C[17:17] = 0x00000000U */
4579         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
4580         /* .. .. I2C0_CPU_1XCLKACT = 0x1 */
4581         /* .. .. ==> 0XF800012C[18:18] = 0x00000001U */
4582         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00040000U */
4583         /* .. .. I2C1_CPU_1XCLKACT = 0x1 */
4584         /* .. .. ==> 0XF800012C[19:19] = 0x00000001U */
4585         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
4586         /* .. .. UART0_CPU_1XCLKACT = 0x0 */
4587         /* .. .. ==> 0XF800012C[20:20] = 0x00000000U */
4588         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
4589         /* .. .. UART1_CPU_1XCLKACT = 0x1 */
4590         /* .. .. ==> 0XF800012C[21:21] = 0x00000001U */
4591         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U */
4592         /* .. .. GPIO_CPU_1XCLKACT = 0x1 */
4593         /* .. .. ==> 0XF800012C[22:22] = 0x00000001U */
4594         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00400000U */
4595         /* .. .. LQSPI_CPU_1XCLKACT = 0x1 */
4596         /* .. .. ==> 0XF800012C[23:23] = 0x00000001U */
4597         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00800000U */
4598         /* .. .. SMC_CPU_1XCLKACT = 0x1 */
4599         /* .. .. ==> 0XF800012C[24:24] = 0x00000001U */
4600         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U */
4601         /* .. .. */
4602         EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU, 0x01EC044DU),
4603         /* .. FINISH: CLOCK CONTROL SLCR REGISTERS */
4604         /* .. START: THIS SHOULD BE BLANK */
4605         /* .. FINISH: THIS SHOULD BE BLANK */
4606         /* .. START: LOCK IT BACK */
4607         /* .. LOCK_KEY = 0X767B */
4608         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
4609         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
4610         /* .. */
4611         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
4612         /* .. FINISH: LOCK IT BACK */
4613         /* FINISH: top */
4614         /* */
4615         EMIT_EXIT(),
4616
4617         /* */
4618 };
4619
4620 unsigned long ps7_ddr_init_data_2_0[] = {
4621         /* START: top */
4622         /* .. START: DDR INITIALIZATION */
4623         /* .. .. START: LOCK DDR */
4624         /* .. .. reg_ddrc_soft_rstb = 0 */
4625         /* .. .. ==> 0XF8006000[0:0] = 0x00000000U */
4626         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4627         /* .. .. reg_ddrc_powerdown_en = 0x0 */
4628         /* .. .. ==> 0XF8006000[1:1] = 0x00000000U */
4629         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
4630         /* .. .. reg_ddrc_data_bus_width = 0x0 */
4631         /* .. .. ==> 0XF8006000[3:2] = 0x00000000U */
4632         /* .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U */
4633         /* .. .. reg_ddrc_burst8_refresh = 0x0 */
4634         /* .. .. ==> 0XF8006000[6:4] = 0x00000000U */
4635         /* .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
4636         /* .. .. reg_ddrc_rdwr_idle_gap = 0x1 */
4637         /* .. .. ==> 0XF8006000[13:7] = 0x00000001U */
4638         /* .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U */
4639         /* .. .. reg_ddrc_dis_rd_bypass = 0x0 */
4640         /* .. .. ==> 0XF8006000[14:14] = 0x00000000U */
4641         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
4642         /* .. .. reg_ddrc_dis_act_bypass = 0x0 */
4643         /* .. .. ==> 0XF8006000[15:15] = 0x00000000U */
4644         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
4645         /* .. .. reg_ddrc_dis_auto_refresh = 0x0 */
4646         /* .. .. ==> 0XF8006000[16:16] = 0x00000000U */
4647         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
4648         /* .. .. */
4649         EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU, 0x00000080U),
4650         /* .. .. FINISH: LOCK DDR */
4651         /* .. .. reg_ddrc_t_rfc_nom_x32 = 0x7f */
4652         /* .. .. ==> 0XF8006004[11:0] = 0x0000007FU */
4653         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x0000007FU */
4654         /* .. .. reg_ddrc_active_ranks = 0x1 */
4655         /* .. .. ==> 0XF8006004[13:12] = 0x00000001U */
4656         /* .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U */
4657         /* .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 */
4658         /* .. .. ==> 0XF8006004[18:14] = 0x00000000U */
4659         /* .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U */
4660         /* .. .. reg_ddrc_wr_odt_block = 0x1 */
4661         /* .. .. ==> 0XF8006004[20:19] = 0x00000001U */
4662         /* .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U */
4663         /* .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 */
4664         /* .. .. ==> 0XF8006004[21:21] = 0x00000000U */
4665         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
4666         /* .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 */
4667         /* .. .. ==> 0XF8006004[26:22] = 0x00000000U */
4668         /* .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U */
4669         /* .. .. reg_ddrc_addrmap_open_bank = 0x0 */
4670         /* .. .. ==> 0XF8006004[27:27] = 0x00000000U */
4671         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U */
4672         /* .. .. reg_ddrc_addrmap_4bank_ram = 0x0 */
4673         /* .. .. ==> 0XF8006004[28:28] = 0x00000000U */
4674         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U */
4675         /* .. .. */
4676         EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU, 0x0008107FU),
4677         /* .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf */
4678         /* .. .. ==> 0XF8006008[10:0] = 0x0000000FU */
4679         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU */
4680         /* .. .. reg_ddrc_hpr_max_starve_x32 = 0xf */
4681         /* .. .. ==> 0XF8006008[21:11] = 0x0000000FU */
4682         /* .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U */
4683         /* .. .. reg_ddrc_hpr_xact_run_length = 0xf */
4684         /* .. .. ==> 0XF8006008[25:22] = 0x0000000FU */
4685         /* .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U */
4686         /* .. .. */
4687         EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU, 0x03C0780FU),
4688         /* .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 */
4689         /* .. .. ==> 0XF800600C[10:0] = 0x00000001U */
4690         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U */
4691         /* .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 */
4692         /* .. .. ==> 0XF800600C[21:11] = 0x00000002U */
4693         /* .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U */
4694         /* .. .. reg_ddrc_lpr_xact_run_length = 0x8 */
4695         /* .. .. ==> 0XF800600C[25:22] = 0x00000008U */
4696         /* .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U */
4697         /* .. .. */
4698         EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU, 0x02001001U),
4699         /* .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 */
4700         /* .. .. ==> 0XF8006010[10:0] = 0x00000001U */
4701         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U */
4702         /* .. .. reg_ddrc_w_xact_run_length = 0x8 */
4703         /* .. .. ==> 0XF8006010[14:11] = 0x00000008U */
4704         /* .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U */
4705         /* .. .. reg_ddrc_w_max_starve_x32 = 0x2 */
4706         /* .. .. ==> 0XF8006010[25:15] = 0x00000002U */
4707         /* .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U */
4708         /* .. .. */
4709         EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU, 0x00014001U),
4710         /* .. .. reg_ddrc_t_rc = 0x1a */
4711         /* .. .. ==> 0XF8006014[5:0] = 0x0000001AU */
4712         /* .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001AU */
4713         /* .. .. reg_ddrc_t_rfc_min = 0x54 */
4714         /* .. .. ==> 0XF8006014[13:6] = 0x00000054U */
4715         /* .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001500U */
4716         /* .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 */
4717         /* .. .. ==> 0XF8006014[20:14] = 0x00000010U */
4718         /* .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U */
4719         /* .. .. */
4720         EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU, 0x0004151AU),
4721         /* .. .. reg_ddrc_wr2pre = 0x12 */
4722         /* .. .. ==> 0XF8006018[4:0] = 0x00000012U */
4723         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U */
4724         /* .. .. reg_ddrc_powerdown_to_x32 = 0x6 */
4725         /* .. .. ==> 0XF8006018[9:5] = 0x00000006U */
4726         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U */
4727         /* .. .. reg_ddrc_t_faw = 0x15 */
4728         /* .. .. ==> 0XF8006018[15:10] = 0x00000015U */
4729         /* .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00005400U */
4730         /* .. .. reg_ddrc_t_ras_max = 0x23 */
4731         /* .. .. ==> 0XF8006018[21:16] = 0x00000023U */
4732         /* .. ..     ==> MASK : 0x003F0000U    VAL : 0x00230000U */
4733         /* .. .. reg_ddrc_t_ras_min = 0x13 */
4734         /* .. .. ==> 0XF8006018[26:22] = 0x00000013U */
4735         /* .. ..     ==> MASK : 0x07C00000U    VAL : 0x04C00000U */
4736         /* .. .. reg_ddrc_t_cke = 0x4 */
4737         /* .. .. ==> 0XF8006018[31:28] = 0x00000004U */
4738         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U */
4739         /* .. .. */
4740         EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU, 0x44E354D2U),
4741         /* .. .. reg_ddrc_write_latency = 0x5 */
4742         /* .. .. ==> 0XF800601C[4:0] = 0x00000005U */
4743         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U */
4744         /* .. .. reg_ddrc_rd2wr = 0x7 */
4745         /* .. .. ==> 0XF800601C[9:5] = 0x00000007U */
4746         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U */
4747         /* .. .. reg_ddrc_wr2rd = 0xe */
4748         /* .. .. ==> 0XF800601C[14:10] = 0x0000000EU */
4749         /* .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U */
4750         /* .. .. reg_ddrc_t_xp = 0x4 */
4751         /* .. .. ==> 0XF800601C[19:15] = 0x00000004U */
4752         /* .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U */
4753         /* .. .. reg_ddrc_pad_pd = 0x0 */
4754         /* .. .. ==> 0XF800601C[22:20] = 0x00000000U */
4755         /* .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U */
4756         /* .. .. reg_ddrc_rd2pre = 0x4 */
4757         /* .. .. ==> 0XF800601C[27:23] = 0x00000004U */
4758         /* .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U */
4759         /* .. .. reg_ddrc_t_rcd = 0x7 */
4760         /* .. .. ==> 0XF800601C[31:28] = 0x00000007U */
4761         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U */
4762         /* .. .. */
4763         EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU, 0x720238E5U),
4764         /* .. .. reg_ddrc_t_ccd = 0x4 */
4765         /* .. .. ==> 0XF8006020[4:2] = 0x00000004U */
4766         /* .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U */
4767         /* .. .. reg_ddrc_t_rrd = 0x6 */
4768         /* .. .. ==> 0XF8006020[7:5] = 0x00000006U */
4769         /* .. ..     ==> MASK : 0x000000E0U    VAL : 0x000000C0U */
4770         /* .. .. reg_ddrc_refresh_margin = 0x2 */
4771         /* .. .. ==> 0XF8006020[11:8] = 0x00000002U */
4772         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
4773         /* .. .. reg_ddrc_t_rp = 0x7 */
4774         /* .. .. ==> 0XF8006020[15:12] = 0x00000007U */
4775         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U */
4776         /* .. .. reg_ddrc_refresh_to_x32 = 0x8 */
4777         /* .. .. ==> 0XF8006020[20:16] = 0x00000008U */
4778         /* .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U */
4779         /* .. .. reg_ddrc_sdram = 0x1 */
4780         /* .. .. ==> 0XF8006020[21:21] = 0x00000001U */
4781         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U */
4782         /* .. .. reg_ddrc_mobile = 0x0 */
4783         /* .. .. ==> 0XF8006020[22:22] = 0x00000000U */
4784         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
4785         /* .. .. reg_ddrc_clock_stop_en = 0x0 */
4786         /* .. .. ==> 0XF8006020[23:23] = 0x00000000U */
4787         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
4788         /* .. .. reg_ddrc_read_latency = 0x7 */
4789         /* .. .. ==> 0XF8006020[28:24] = 0x00000007U */
4790         /* .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U */
4791         /* .. .. reg_phy_mode_ddr1_ddr2 = 0x1 */
4792         /* .. .. ==> 0XF8006020[29:29] = 0x00000001U */
4793         /* .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U */
4794         /* .. .. reg_ddrc_dis_pad_pd = 0x0 */
4795         /* .. .. ==> 0XF8006020[30:30] = 0x00000000U */
4796         /* .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U */
4797         /* .. .. reg_ddrc_loopback = 0x0 */
4798         /* .. .. ==> 0XF8006020[31:31] = 0x00000000U */
4799         /* .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U */
4800         /* .. .. */
4801         EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU, 0x272872D0U),
4802         /* .. .. reg_ddrc_en_2t_timing_mode = 0x0 */
4803         /* .. .. ==> 0XF8006024[0:0] = 0x00000000U */
4804         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4805         /* .. .. reg_ddrc_prefer_write = 0x0 */
4806         /* .. .. ==> 0XF8006024[1:1] = 0x00000000U */
4807         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
4808         /* .. .. reg_ddrc_max_rank_rd = 0xf */
4809         /* .. .. ==> 0XF8006024[5:2] = 0x0000000FU */
4810         /* .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU */
4811         /* .. .. reg_ddrc_mr_wr = 0x0 */
4812         /* .. .. ==> 0XF8006024[6:6] = 0x00000000U */
4813         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U */
4814         /* .. .. reg_ddrc_mr_addr = 0x0 */
4815         /* .. .. ==> 0XF8006024[8:7] = 0x00000000U */
4816         /* .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U */
4817         /* .. .. reg_ddrc_mr_data = 0x0 */
4818         /* .. .. ==> 0XF8006024[24:9] = 0x00000000U */
4819         /* .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U */
4820         /* .. .. ddrc_reg_mr_wr_busy = 0x0 */
4821         /* .. .. ==> 0XF8006024[25:25] = 0x00000000U */
4822         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
4823         /* .. .. reg_ddrc_mr_type = 0x0 */
4824         /* .. .. ==> 0XF8006024[26:26] = 0x00000000U */
4825         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U */
4826         /* .. .. reg_ddrc_mr_rdata_valid = 0x0 */
4827         /* .. .. ==> 0XF8006024[27:27] = 0x00000000U */
4828         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U */
4829         /* .. .. */
4830         EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU, 0x0000003CU),
4831         /* .. .. reg_ddrc_final_wait_x32 = 0x7 */
4832         /* .. .. ==> 0XF8006028[6:0] = 0x00000007U */
4833         /* .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U */
4834         /* .. .. reg_ddrc_pre_ocd_x32 = 0x0 */
4835         /* .. .. ==> 0XF8006028[10:7] = 0x00000000U */
4836         /* .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U */
4837         /* .. .. reg_ddrc_t_mrd = 0x4 */
4838         /* .. .. ==> 0XF8006028[13:11] = 0x00000004U */
4839         /* .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U */
4840         /* .. .. */
4841         EMIT_MASKWRITE(0XF8006028, 0x00003FFFU, 0x00002007U),
4842         /* .. .. reg_ddrc_emr2 = 0x8 */
4843         /* .. .. ==> 0XF800602C[15:0] = 0x00000008U */
4844         /* .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U */
4845         /* .. .. reg_ddrc_emr3 = 0x0 */
4846         /* .. .. ==> 0XF800602C[31:16] = 0x00000000U */
4847         /* .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U */
4848         /* .. .. */
4849         EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU, 0x00000008U),
4850         /* .. .. reg_ddrc_mr = 0x930 */
4851         /* .. .. ==> 0XF8006030[15:0] = 0x00000930U */
4852         /* .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U */
4853         /* .. .. reg_ddrc_emr = 0x4 */
4854         /* .. .. ==> 0XF8006030[31:16] = 0x00000004U */
4855         /* .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U */
4856         /* .. .. */
4857         EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU, 0x00040930U),
4858         /* .. .. reg_ddrc_burst_rdwr = 0x4 */
4859         /* .. .. ==> 0XF8006034[3:0] = 0x00000004U */
4860         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U */
4861         /* .. .. reg_ddrc_pre_cke_x1024 = 0x167 */
4862         /* .. .. ==> 0XF8006034[13:4] = 0x00000167U */
4863         /* .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001670U */
4864         /* .. .. reg_ddrc_post_cke_x1024 = 0x1 */
4865         /* .. .. ==> 0XF8006034[25:16] = 0x00000001U */
4866         /* .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U */
4867         /* .. .. reg_ddrc_burstchop = 0x0 */
4868         /* .. .. ==> 0XF8006034[28:28] = 0x00000000U */
4869         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U */
4870         /* .. .. */
4871         EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU, 0x00011674U),
4872         /* .. .. reg_ddrc_force_low_pri_n = 0x0 */
4873         /* .. .. ==> 0XF8006038[0:0] = 0x00000000U */
4874         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
4875         /* .. .. reg_ddrc_dis_dq = 0x0 */
4876         /* .. .. ==> 0XF8006038[1:1] = 0x00000000U */
4877         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
4878         /* .. .. reg_phy_debug_mode = 0x0 */
4879         /* .. .. ==> 0XF8006038[6:6] = 0x00000000U */
4880         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U */
4881         /* .. .. reg_phy_wr_level_start = 0x0 */
4882         /* .. .. ==> 0XF8006038[7:7] = 0x00000000U */
4883         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
4884         /* .. .. reg_phy_rd_level_start = 0x0 */
4885         /* .. .. ==> 0XF8006038[8:8] = 0x00000000U */
4886         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
4887         /* .. .. reg_phy_dq0_wait_t = 0x0 */
4888         /* .. .. ==> 0XF8006038[12:9] = 0x00000000U */
4889         /* .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U */
4890         /* .. .. */
4891         EMIT_MASKWRITE(0XF8006038, 0x00001FC3U, 0x00000000U),
4892         /* .. .. reg_ddrc_addrmap_bank_b0 = 0x7 */
4893         /* .. .. ==> 0XF800603C[3:0] = 0x00000007U */
4894         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U */
4895         /* .. .. reg_ddrc_addrmap_bank_b1 = 0x7 */
4896         /* .. .. ==> 0XF800603C[7:4] = 0x00000007U */
4897         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U */
4898         /* .. .. reg_ddrc_addrmap_bank_b2 = 0x7 */
4899         /* .. .. ==> 0XF800603C[11:8] = 0x00000007U */
4900         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U */
4901         /* .. .. reg_ddrc_addrmap_col_b5 = 0x0 */
4902         /* .. .. ==> 0XF800603C[15:12] = 0x00000000U */
4903         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U */
4904         /* .. .. reg_ddrc_addrmap_col_b6 = 0x0 */
4905         /* .. .. ==> 0XF800603C[19:16] = 0x00000000U */
4906         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U */
4907         /* .. .. */
4908         EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU, 0x00000777U),
4909         /* .. .. reg_ddrc_addrmap_col_b2 = 0x0 */
4910         /* .. .. ==> 0XF8006040[3:0] = 0x00000000U */
4911         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
4912         /* .. .. reg_ddrc_addrmap_col_b3 = 0x0 */
4913         /* .. .. ==> 0XF8006040[7:4] = 0x00000000U */
4914         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
4915         /* .. .. reg_ddrc_addrmap_col_b4 = 0x0 */
4916         /* .. .. ==> 0XF8006040[11:8] = 0x00000000U */
4917         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U */
4918         /* .. .. reg_ddrc_addrmap_col_b7 = 0x0 */
4919         /* .. .. ==> 0XF8006040[15:12] = 0x00000000U */
4920         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U */
4921         /* .. .. reg_ddrc_addrmap_col_b8 = 0x0 */
4922         /* .. .. ==> 0XF8006040[19:16] = 0x00000000U */
4923         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U */
4924         /* .. .. reg_ddrc_addrmap_col_b9 = 0xf */
4925         /* .. .. ==> 0XF8006040[23:20] = 0x0000000FU */
4926         /* .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U */
4927         /* .. .. reg_ddrc_addrmap_col_b10 = 0xf */
4928         /* .. .. ==> 0XF8006040[27:24] = 0x0000000FU */
4929         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U */
4930         /* .. .. reg_ddrc_addrmap_col_b11 = 0xf */
4931         /* .. .. ==> 0XF8006040[31:28] = 0x0000000FU */
4932         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U */
4933         /* .. .. */
4934         EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU, 0xFFF00000U),
4935         /* .. .. reg_ddrc_addrmap_row_b0 = 0x6 */
4936         /* .. .. ==> 0XF8006044[3:0] = 0x00000006U */
4937         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U */
4938         /* .. .. reg_ddrc_addrmap_row_b1 = 0x6 */
4939         /* .. .. ==> 0XF8006044[7:4] = 0x00000006U */
4940         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U */
4941         /* .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 */
4942         /* .. .. ==> 0XF8006044[11:8] = 0x00000006U */
4943         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U */
4944         /* .. .. reg_ddrc_addrmap_row_b12 = 0x6 */
4945         /* .. .. ==> 0XF8006044[15:12] = 0x00000006U */
4946         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U */
4947         /* .. .. reg_ddrc_addrmap_row_b13 = 0x6 */
4948         /* .. .. ==> 0XF8006044[19:16] = 0x00000006U */
4949         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U */
4950         /* .. .. reg_ddrc_addrmap_row_b14 = 0xf */
4951         /* .. .. ==> 0XF8006044[23:20] = 0x0000000FU */
4952         /* .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U */
4953         /* .. .. reg_ddrc_addrmap_row_b15 = 0xf */
4954         /* .. .. ==> 0XF8006044[27:24] = 0x0000000FU */
4955         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U */
4956         /* .. .. */
4957         EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU, 0x0FF66666U),
4958         /* .. .. reg_ddrc_rank0_rd_odt = 0x0 */
4959         /* .. .. ==> 0XF8006048[2:0] = 0x00000000U */
4960         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U */
4961         /* .. .. reg_ddrc_rank0_wr_odt = 0x1 */
4962         /* .. .. ==> 0XF8006048[5:3] = 0x00000001U */
4963         /* .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U */
4964         /* .. .. reg_ddrc_rank1_rd_odt = 0x1 */
4965         /* .. .. ==> 0XF8006048[8:6] = 0x00000001U */
4966         /* .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U */
4967         /* .. .. reg_ddrc_rank1_wr_odt = 0x1 */
4968         /* .. .. ==> 0XF8006048[11:9] = 0x00000001U */
4969         /* .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
4970         /* .. .. reg_phy_rd_local_odt = 0x0 */
4971         /* .. .. ==> 0XF8006048[13:12] = 0x00000000U */
4972         /* .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U */
4973         /* .. .. reg_phy_wr_local_odt = 0x3 */
4974         /* .. .. ==> 0XF8006048[15:14] = 0x00000003U */
4975         /* .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U */
4976         /* .. .. reg_phy_idle_local_odt = 0x3 */
4977         /* .. .. ==> 0XF8006048[17:16] = 0x00000003U */
4978         /* .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U */
4979         /* .. .. reg_ddrc_rank2_rd_odt = 0x0 */
4980         /* .. .. ==> 0XF8006048[20:18] = 0x00000000U */
4981         /* .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U */
4982         /* .. .. reg_ddrc_rank2_wr_odt = 0x0 */
4983         /* .. .. ==> 0XF8006048[23:21] = 0x00000000U */
4984         /* .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U */
4985         /* .. .. reg_ddrc_rank3_rd_odt = 0x0 */
4986         /* .. .. ==> 0XF8006048[26:24] = 0x00000000U */
4987         /* .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
4988         /* .. .. reg_ddrc_rank3_wr_odt = 0x0 */
4989         /* .. .. ==> 0XF8006048[29:27] = 0x00000000U */
4990         /* .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U */
4991         /* .. .. */
4992         EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU, 0x0003C248U),
4993         /* .. .. reg_phy_rd_cmd_to_data = 0x0 */
4994         /* .. .. ==> 0XF8006050[3:0] = 0x00000000U */
4995         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
4996         /* .. .. reg_phy_wr_cmd_to_data = 0x0 */
4997         /* .. .. ==> 0XF8006050[7:4] = 0x00000000U */
4998         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
4999         /* .. .. reg_phy_rdc_we_to_re_delay = 0x8 */
5000         /* .. .. ==> 0XF8006050[11:8] = 0x00000008U */
5001         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U */
5002         /* .. .. reg_phy_rdc_fifo_rst_disable = 0x0 */
5003         /* .. .. ==> 0XF8006050[15:15] = 0x00000000U */
5004         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
5005         /* .. .. reg_phy_use_fixed_re = 0x1 */
5006         /* .. .. ==> 0XF8006050[16:16] = 0x00000001U */
5007         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U */
5008         /* .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 */
5009         /* .. .. ==> 0XF8006050[17:17] = 0x00000000U */
5010         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5011         /* .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 */
5012         /* .. .. ==> 0XF8006050[18:18] = 0x00000000U */
5013         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5014         /* .. .. reg_phy_clk_stall_level = 0x0 */
5015         /* .. .. ==> 0XF8006050[19:19] = 0x00000000U */
5016         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
5017         /* .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 */
5018         /* .. .. ==> 0XF8006050[27:24] = 0x00000007U */
5019         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U */
5020         /* .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 */
5021         /* .. .. ==> 0XF8006050[31:28] = 0x00000007U */
5022         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U */
5023         /* .. .. */
5024         EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU, 0x77010800U),
5025         /* .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 */
5026         /* .. .. ==> 0XF8006058[7:0] = 0x00000001U */
5027         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U */
5028         /* .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 */
5029         /* .. .. ==> 0XF8006058[15:8] = 0x00000001U */
5030         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U */
5031         /* .. .. reg_ddrc_dis_dll_calib = 0x0 */
5032         /* .. .. ==> 0XF8006058[16:16] = 0x00000000U */
5033         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5034         /* .. .. */
5035         EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU, 0x00000101U),
5036         /* .. .. reg_ddrc_rd_odt_delay = 0x3 */
5037         /* .. .. ==> 0XF800605C[3:0] = 0x00000003U */
5038         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U */
5039         /* .. .. reg_ddrc_wr_odt_delay = 0x0 */
5040         /* .. .. ==> 0XF800605C[7:4] = 0x00000000U */
5041         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
5042         /* .. .. reg_ddrc_rd_odt_hold = 0x0 */
5043         /* .. .. ==> 0XF800605C[11:8] = 0x00000000U */
5044         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U */
5045         /* .. .. reg_ddrc_wr_odt_hold = 0x5 */
5046         /* .. .. ==> 0XF800605C[15:12] = 0x00000005U */
5047         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U */
5048         /* .. .. */
5049         EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU, 0x00005003U),
5050         /* .. .. reg_ddrc_pageclose = 0x0 */
5051         /* .. .. ==> 0XF8006060[0:0] = 0x00000000U */
5052         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5053         /* .. .. reg_ddrc_lpr_num_entries = 0x1f */
5054         /* .. .. ==> 0XF8006060[6:1] = 0x0000001FU */
5055         /* .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU */
5056         /* .. .. reg_ddrc_auto_pre_en = 0x0 */
5057         /* .. .. ==> 0XF8006060[7:7] = 0x00000000U */
5058         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
5059         /* .. .. reg_ddrc_refresh_update_level = 0x0 */
5060         /* .. .. ==> 0XF8006060[8:8] = 0x00000000U */
5061         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
5062         /* .. .. reg_ddrc_dis_wc = 0x0 */
5063         /* .. .. ==> 0XF8006060[9:9] = 0x00000000U */
5064         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
5065         /* .. .. reg_ddrc_dis_collision_page_opt = 0x0 */
5066         /* .. .. ==> 0XF8006060[10:10] = 0x00000000U */
5067         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5068         /* .. .. reg_ddrc_selfref_en = 0x0 */
5069         /* .. .. ==> 0XF8006060[12:12] = 0x00000000U */
5070         /* .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
5071         /* .. .. */
5072         EMIT_MASKWRITE(0XF8006060, 0x000017FFU, 0x0000003EU),
5073         /* .. .. reg_ddrc_go2critical_hysteresis = 0x0 */
5074         /* .. .. ==> 0XF8006064[12:5] = 0x00000000U */
5075         /* .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U */
5076         /* .. .. reg_arb_go2critical_en = 0x1 */
5077         /* .. .. ==> 0XF8006064[17:17] = 0x00000001U */
5078         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U */
5079         /* .. .. */
5080         EMIT_MASKWRITE(0XF8006064, 0x00021FE0U, 0x00020000U),
5081         /* .. .. reg_ddrc_wrlvl_ww = 0x41 */
5082         /* .. .. ==> 0XF8006068[7:0] = 0x00000041U */
5083         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U */
5084         /* .. .. reg_ddrc_rdlvl_rr = 0x41 */
5085         /* .. .. ==> 0XF8006068[15:8] = 0x00000041U */
5086         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U */
5087         /* .. .. reg_ddrc_dfi_t_wlmrd = 0x28 */
5088         /* .. .. ==> 0XF8006068[25:16] = 0x00000028U */
5089         /* .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U */
5090         /* .. .. */
5091         EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU, 0x00284141U),
5092         /* .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 */
5093         /* .. .. ==> 0XF800606C[7:0] = 0x00000010U */
5094         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U */
5095         /* .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 */
5096         /* .. .. ==> 0XF800606C[15:8] = 0x00000016U */
5097         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U */
5098         /* .. .. */
5099         EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU, 0x00001610U),
5100         /* .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1 */
5101         /* .. .. ==> 0XF8006078[3:0] = 0x00000001U */
5102         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000001U */
5103         /* .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1 */
5104         /* .. .. ==> 0XF8006078[7:4] = 0x00000001U */
5105         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000010U */
5106         /* .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1 */
5107         /* .. .. ==> 0XF8006078[11:8] = 0x00000001U */
5108         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000100U */
5109         /* .. .. reg_ddrc_t_cksre = 0x6 */
5110         /* .. .. ==> 0XF8006078[15:12] = 0x00000006U */
5111         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U */
5112         /* .. .. reg_ddrc_t_cksrx = 0x6 */
5113         /* .. .. ==> 0XF8006078[19:16] = 0x00000006U */
5114         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U */
5115         /* .. .. reg_ddrc_t_ckesr = 0x4 */
5116         /* .. .. ==> 0XF8006078[25:20] = 0x00000004U */
5117         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00400000U */
5118         /* .. .. */
5119         EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU, 0x00466111U),
5120         /* .. .. reg_ddrc_t_ckpde = 0x2 */
5121         /* .. .. ==> 0XF800607C[3:0] = 0x00000002U */
5122         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000002U */
5123         /* .. .. reg_ddrc_t_ckpdx = 0x2 */
5124         /* .. .. ==> 0XF800607C[7:4] = 0x00000002U */
5125         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000020U */
5126         /* .. .. reg_ddrc_t_ckdpde = 0x2 */
5127         /* .. .. ==> 0XF800607C[11:8] = 0x00000002U */
5128         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
5129         /* .. .. reg_ddrc_t_ckdpdx = 0x2 */
5130         /* .. .. ==> 0XF800607C[15:12] = 0x00000002U */
5131         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00002000U */
5132         /* .. .. reg_ddrc_t_ckcsx = 0x3 */
5133         /* .. .. ==> 0XF800607C[19:16] = 0x00000003U */
5134         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00030000U */
5135         /* .. .. */
5136         EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU, 0x00032222U),
5137         /* .. .. refresh_timer0_start_value_x32 = 0x0 */
5138         /* .. .. ==> 0XF80060A0[11:0] = 0x00000000U */
5139         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U */
5140         /* .. .. refresh_timer1_start_value_x32 = 0x8 */
5141         /* .. .. ==> 0XF80060A0[23:12] = 0x00000008U */
5142         /* .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U */
5143         /* .. .. */
5144         EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU, 0x00008000U),
5145         /* .. .. reg_ddrc_dis_auto_zq = 0x0 */
5146         /* .. .. ==> 0XF80060A4[0:0] = 0x00000000U */
5147         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5148         /* .. .. reg_ddrc_ddr3 = 0x1 */
5149         /* .. .. ==> 0XF80060A4[1:1] = 0x00000001U */
5150         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
5151         /* .. .. reg_ddrc_t_mod = 0x200 */
5152         /* .. .. ==> 0XF80060A4[11:2] = 0x00000200U */
5153         /* .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U */
5154         /* .. .. reg_ddrc_t_zq_long_nop = 0x200 */
5155         /* .. .. ==> 0XF80060A4[21:12] = 0x00000200U */
5156         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U */
5157         /* .. .. reg_ddrc_t_zq_short_nop = 0x40 */
5158         /* .. .. ==> 0XF80060A4[31:22] = 0x00000040U */
5159         /* .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U */
5160         /* .. .. */
5161         EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU, 0x10200802U),
5162         /* .. .. t_zq_short_interval_x1024 = 0xc845 */
5163         /* .. .. ==> 0XF80060A8[19:0] = 0x0000C845U */
5164         /* .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000C845U */
5165         /* .. .. dram_rstn_x1024 = 0x67 */
5166         /* .. .. ==> 0XF80060A8[27:20] = 0x00000067U */
5167         /* .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06700000U */
5168         /* .. .. */
5169         EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU, 0x0670C845U),
5170         /* .. .. deeppowerdown_en = 0x0 */
5171         /* .. .. ==> 0XF80060AC[0:0] = 0x00000000U */
5172         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5173         /* .. .. deeppowerdown_to_x1024 = 0xff */
5174         /* .. .. ==> 0XF80060AC[8:1] = 0x000000FFU */
5175         /* .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU */
5176         /* .. .. */
5177         EMIT_MASKWRITE(0XF80060AC, 0x000001FFU, 0x000001FEU),
5178         /* .. .. dfi_wrlvl_max_x1024 = 0xfff */
5179         /* .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU */
5180         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU */
5181         /* .. .. dfi_rdlvl_max_x1024 = 0xfff */
5182         /* .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU */
5183         /* .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U */
5184         /* .. .. ddrc_reg_twrlvl_max_error = 0x0 */
5185         /* .. .. ==> 0XF80060B0[24:24] = 0x00000000U */
5186         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
5187         /* .. .. ddrc_reg_trdlvl_max_error = 0x0 */
5188         /* .. .. ==> 0XF80060B0[25:25] = 0x00000000U */
5189         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
5190         /* .. .. reg_ddrc_dfi_wr_level_en = 0x1 */
5191         /* .. .. ==> 0XF80060B0[26:26] = 0x00000001U */
5192         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U */
5193         /* .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 */
5194         /* .. .. ==> 0XF80060B0[27:27] = 0x00000001U */
5195         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U */
5196         /* .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 */
5197         /* .. .. ==> 0XF80060B0[28:28] = 0x00000001U */
5198         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
5199         /* .. .. */
5200         EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU, 0x1CFFFFFFU),
5201         /* .. .. reg_ddrc_2t_delay = 0x0 */
5202         /* .. .. ==> 0XF80060B4[8:0] = 0x00000000U */
5203         /* .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U */
5204         /* .. .. reg_ddrc_skip_ocd = 0x1 */
5205         /* .. .. ==> 0XF80060B4[9:9] = 0x00000001U */
5206         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U */
5207         /* .. .. reg_ddrc_dis_pre_bypass = 0x0 */
5208         /* .. .. ==> 0XF80060B4[10:10] = 0x00000000U */
5209         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5210         /* .. .. */
5211         EMIT_MASKWRITE(0XF80060B4, 0x000007FFU, 0x00000200U),
5212         /* .. .. reg_ddrc_dfi_t_rddata_en = 0x6 */
5213         /* .. .. ==> 0XF80060B8[4:0] = 0x00000006U */
5214         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U */
5215         /* .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 */
5216         /* .. .. ==> 0XF80060B8[14:5] = 0x00000003U */
5217         /* .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U */
5218         /* .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 */
5219         /* .. .. ==> 0XF80060B8[24:15] = 0x00000040U */
5220         /* .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U */
5221         /* .. .. */
5222         EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU, 0x00200066U),
5223         /* .. .. START: RESET ECC ERROR */
5224         /* .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 */
5225         /* .. .. ==> 0XF80060C4[0:0] = 0x00000001U */
5226         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5227         /* .. .. Clear_Correctable_DRAM_ECC_error = 1 */
5228         /* .. .. ==> 0XF80060C4[1:1] = 0x00000001U */
5229         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
5230         /* .. .. */
5231         EMIT_MASKWRITE(0XF80060C4, 0x00000003U, 0x00000003U),
5232         /* .. .. FINISH: RESET ECC ERROR */
5233         /* .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 */
5234         /* .. .. ==> 0XF80060C4[0:0] = 0x00000000U */
5235         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5236         /* .. .. Clear_Correctable_DRAM_ECC_error = 0x0 */
5237         /* .. .. ==> 0XF80060C4[1:1] = 0x00000000U */
5238         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5239         /* .. .. */
5240         EMIT_MASKWRITE(0XF80060C4, 0x00000003U, 0x00000000U),
5241         /* .. .. CORR_ECC_LOG_VALID = 0x0 */
5242         /* .. .. ==> 0XF80060C8[0:0] = 0x00000000U */
5243         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5244         /* .. .. ECC_CORRECTED_BIT_NUM = 0x0 */
5245         /* .. .. ==> 0XF80060C8[7:1] = 0x00000000U */
5246         /* .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U */
5247         /* .. .. */
5248         EMIT_MASKWRITE(0XF80060C8, 0x000000FFU, 0x00000000U),
5249         /* .. .. UNCORR_ECC_LOG_VALID = 0x0 */
5250         /* .. .. ==> 0XF80060DC[0:0] = 0x00000000U */
5251         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5252         /* .. .. */
5253         EMIT_MASKWRITE(0XF80060DC, 0x00000001U, 0x00000000U),
5254         /* .. .. STAT_NUM_CORR_ERR = 0x0 */
5255         /* .. .. ==> 0XF80060F0[15:8] = 0x00000000U */
5256         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U */
5257         /* .. .. STAT_NUM_UNCORR_ERR = 0x0 */
5258         /* .. .. ==> 0XF80060F0[7:0] = 0x00000000U */
5259         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U */
5260         /* .. .. */
5261         EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU, 0x00000000U),
5262         /* .. .. reg_ddrc_ecc_mode = 0x0 */
5263         /* .. .. ==> 0XF80060F4[2:0] = 0x00000000U */
5264         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U */
5265         /* .. .. reg_ddrc_dis_scrub = 0x1 */
5266         /* .. .. ==> 0XF80060F4[3:3] = 0x00000001U */
5267         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
5268         /* .. .. */
5269         EMIT_MASKWRITE(0XF80060F4, 0x0000000FU, 0x00000008U),
5270         /* .. .. reg_phy_dif_on = 0x0 */
5271         /* .. .. ==> 0XF8006114[3:0] = 0x00000000U */
5272         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
5273         /* .. .. reg_phy_dif_off = 0x0 */
5274         /* .. .. ==> 0XF8006114[7:4] = 0x00000000U */
5275         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
5276         /* .. .. */
5277         EMIT_MASKWRITE(0XF8006114, 0x000000FFU, 0x00000000U),
5278         /* .. .. reg_phy_data_slice_in_use = 0x1 */
5279         /* .. .. ==> 0XF8006118[0:0] = 0x00000001U */
5280         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5281         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
5282         /* .. .. ==> 0XF8006118[1:1] = 0x00000000U */
5283         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5284         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
5285         /* .. .. ==> 0XF8006118[2:2] = 0x00000000U */
5286         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5287         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
5288         /* .. .. ==> 0XF8006118[3:3] = 0x00000000U */
5289         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5290         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
5291         /* .. .. ==> 0XF8006118[4:4] = 0x00000000U */
5292         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5293         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
5294         /* .. .. ==> 0XF8006118[5:5] = 0x00000000U */
5295         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
5296         /* .. .. reg_phy_bist_shift_dq = 0x0 */
5297         /* .. .. ==> 0XF8006118[14:6] = 0x00000000U */
5298         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
5299         /* .. .. reg_phy_bist_err_clr = 0x0 */
5300         /* .. .. ==> 0XF8006118[23:15] = 0x00000000U */
5301         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
5302         /* .. .. reg_phy_dq_offset = 0x40 */
5303         /* .. .. ==> 0XF8006118[30:24] = 0x00000040U */
5304         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
5305         /* .. .. */
5306         EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU, 0x40000001U),
5307         /* .. .. reg_phy_data_slice_in_use = 0x1 */
5308         /* .. .. ==> 0XF800611C[0:0] = 0x00000001U */
5309         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5310         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
5311         /* .. .. ==> 0XF800611C[1:1] = 0x00000000U */
5312         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5313         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
5314         /* .. .. ==> 0XF800611C[2:2] = 0x00000000U */
5315         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5316         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
5317         /* .. .. ==> 0XF800611C[3:3] = 0x00000000U */
5318         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5319         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
5320         /* .. .. ==> 0XF800611C[4:4] = 0x00000000U */
5321         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5322         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
5323         /* .. .. ==> 0XF800611C[5:5] = 0x00000000U */
5324         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
5325         /* .. .. reg_phy_bist_shift_dq = 0x0 */
5326         /* .. .. ==> 0XF800611C[14:6] = 0x00000000U */
5327         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
5328         /* .. .. reg_phy_bist_err_clr = 0x0 */
5329         /* .. .. ==> 0XF800611C[23:15] = 0x00000000U */
5330         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
5331         /* .. .. reg_phy_dq_offset = 0x40 */
5332         /* .. .. ==> 0XF800611C[30:24] = 0x00000040U */
5333         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
5334         /* .. .. */
5335         EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU, 0x40000001U),
5336         /* .. .. reg_phy_data_slice_in_use = 0x1 */
5337         /* .. .. ==> 0XF8006120[0:0] = 0x00000001U */
5338         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5339         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
5340         /* .. .. ==> 0XF8006120[1:1] = 0x00000000U */
5341         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5342         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
5343         /* .. .. ==> 0XF8006120[2:2] = 0x00000000U */
5344         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5345         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
5346         /* .. .. ==> 0XF8006120[3:3] = 0x00000000U */
5347         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5348         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
5349         /* .. .. ==> 0XF8006120[4:4] = 0x00000000U */
5350         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5351         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
5352         /* .. .. ==> 0XF8006120[5:5] = 0x00000000U */
5353         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
5354         /* .. .. reg_phy_bist_shift_dq = 0x0 */
5355         /* .. .. ==> 0XF8006120[14:6] = 0x00000000U */
5356         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
5357         /* .. .. reg_phy_bist_err_clr = 0x0 */
5358         /* .. .. ==> 0XF8006120[23:15] = 0x00000000U */
5359         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
5360         /* .. .. reg_phy_dq_offset = 0x40 */
5361         /* .. .. ==> 0XF8006120[30:24] = 0x00000040U */
5362         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
5363         /* .. .. reg_phy_data_slice_in_use = 0x1 */
5364         /* .. .. ==> 0XF8006120[0:0] = 0x00000001U */
5365         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5366         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
5367         /* .. .. ==> 0XF8006120[1:1] = 0x00000000U */
5368         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5369         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
5370         /* .. .. ==> 0XF8006120[2:2] = 0x00000000U */
5371         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5372         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
5373         /* .. .. ==> 0XF8006120[3:3] = 0x00000000U */
5374         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5375         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
5376         /* .. .. ==> 0XF8006120[4:4] = 0x00000000U */
5377         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5378         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
5379         /* .. .. ==> 0XF8006120[5:5] = 0x00000000U */
5380         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
5381         /* .. .. reg_phy_bist_shift_dq = 0x0 */
5382         /* .. .. ==> 0XF8006120[14:6] = 0x00000000U */
5383         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
5384         /* .. .. reg_phy_bist_err_clr = 0x0 */
5385         /* .. .. ==> 0XF8006120[23:15] = 0x00000000U */
5386         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
5387         /* .. .. reg_phy_dq_offset = 0x40 */
5388         /* .. .. ==> 0XF8006120[30:24] = 0x00000040U */
5389         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
5390         /* .. .. */
5391         EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU, 0x40000001U),
5392         /* .. .. reg_phy_data_slice_in_use = 0x1 */
5393         /* .. .. ==> 0XF8006124[0:0] = 0x00000001U */
5394         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5395         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
5396         /* .. .. ==> 0XF8006124[1:1] = 0x00000000U */
5397         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5398         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
5399         /* .. .. ==> 0XF8006124[2:2] = 0x00000000U */
5400         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5401         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
5402         /* .. .. ==> 0XF8006124[3:3] = 0x00000000U */
5403         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5404         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
5405         /* .. .. ==> 0XF8006124[4:4] = 0x00000000U */
5406         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5407         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
5408         /* .. .. ==> 0XF8006124[5:5] = 0x00000000U */
5409         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
5410         /* .. .. reg_phy_bist_shift_dq = 0x0 */
5411         /* .. .. ==> 0XF8006124[14:6] = 0x00000000U */
5412         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
5413         /* .. .. reg_phy_bist_err_clr = 0x0 */
5414         /* .. .. ==> 0XF8006124[23:15] = 0x00000000U */
5415         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
5416         /* .. .. reg_phy_dq_offset = 0x40 */
5417         /* .. .. ==> 0XF8006124[30:24] = 0x00000040U */
5418         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
5419         /* .. .. */
5420         EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU, 0x40000001U),
5421         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
5422         /* .. .. ==> 0XF800612C[9:0] = 0x00000000U */
5423         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
5424         /* .. .. reg_phy_gatelvl_init_ratio = 0x8f */
5425         /* .. .. ==> 0XF800612C[19:10] = 0x0000008FU */
5426         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00023C00U */
5427         /* .. .. */
5428         EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU, 0x00023C00U),
5429         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
5430         /* .. .. ==> 0XF8006130[9:0] = 0x00000000U */
5431         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
5432         /* .. .. reg_phy_gatelvl_init_ratio = 0x8a */
5433         /* .. .. ==> 0XF8006130[19:10] = 0x0000008AU */
5434         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00022800U */
5435         /* .. .. */
5436         EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU, 0x00022800U),
5437         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
5438         /* .. .. ==> 0XF8006134[9:0] = 0x00000000U */
5439         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
5440         /* .. .. reg_phy_gatelvl_init_ratio = 0x8b */
5441         /* .. .. ==> 0XF8006134[19:10] = 0x0000008BU */
5442         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00022C00U */
5443         /* .. .. */
5444         EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU, 0x00022C00U),
5445         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
5446         /* .. .. ==> 0XF8006138[9:0] = 0x00000000U */
5447         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
5448         /* .. .. reg_phy_gatelvl_init_ratio = 0x92 */
5449         /* .. .. ==> 0XF8006138[19:10] = 0x00000092U */
5450         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00024800U */
5451         /* .. .. */
5452         EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU, 0x00024800U),
5453         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
5454         /* .. .. ==> 0XF8006140[9:0] = 0x00000035U */
5455         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
5456         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
5457         /* .. .. ==> 0XF8006140[10:10] = 0x00000000U */
5458         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5459         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
5460         /* .. .. ==> 0XF8006140[19:11] = 0x00000000U */
5461         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5462         /* .. .. */
5463         EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU, 0x00000035U),
5464         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
5465         /* .. .. ==> 0XF8006144[9:0] = 0x00000035U */
5466         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
5467         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
5468         /* .. .. ==> 0XF8006144[10:10] = 0x00000000U */
5469         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5470         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
5471         /* .. .. ==> 0XF8006144[19:11] = 0x00000000U */
5472         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5473         /* .. .. */
5474         EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU, 0x00000035U),
5475         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
5476         /* .. .. ==> 0XF8006148[9:0] = 0x00000035U */
5477         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
5478         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
5479         /* .. .. ==> 0XF8006148[10:10] = 0x00000000U */
5480         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5481         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
5482         /* .. .. ==> 0XF8006148[19:11] = 0x00000000U */
5483         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5484         /* .. .. */
5485         EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU, 0x00000035U),
5486         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
5487         /* .. .. ==> 0XF800614C[9:0] = 0x00000035U */
5488         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
5489         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
5490         /* .. .. ==> 0XF800614C[10:10] = 0x00000000U */
5491         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5492         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
5493         /* .. .. ==> 0XF800614C[19:11] = 0x00000000U */
5494         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5495         /* .. .. */
5496         EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU, 0x00000035U),
5497         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x77 */
5498         /* .. .. ==> 0XF8006154[9:0] = 0x00000077U */
5499         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000077U */
5500         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
5501         /* .. .. ==> 0XF8006154[10:10] = 0x00000000U */
5502         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5503         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
5504         /* .. .. ==> 0XF8006154[19:11] = 0x00000000U */
5505         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5506         /* .. .. */
5507         EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU, 0x00000077U),
5508         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x7c */
5509         /* .. .. ==> 0XF8006158[9:0] = 0x0000007CU */
5510         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000007CU */
5511         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
5512         /* .. .. ==> 0XF8006158[10:10] = 0x00000000U */
5513         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5514         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
5515         /* .. .. ==> 0XF8006158[19:11] = 0x00000000U */
5516         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5517         /* .. .. */
5518         EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU, 0x0000007CU),
5519         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x7c */
5520         /* .. .. ==> 0XF800615C[9:0] = 0x0000007CU */
5521         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000007CU */
5522         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
5523         /* .. .. ==> 0XF800615C[10:10] = 0x00000000U */
5524         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5525         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
5526         /* .. .. ==> 0XF800615C[19:11] = 0x00000000U */
5527         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5528         /* .. .. */
5529         EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU, 0x0000007CU),
5530         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x75 */
5531         /* .. .. ==> 0XF8006160[9:0] = 0x00000075U */
5532         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000075U */
5533         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
5534         /* .. .. ==> 0XF8006160[10:10] = 0x00000000U */
5535         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5536         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
5537         /* .. .. ==> 0XF8006160[19:11] = 0x00000000U */
5538         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5539         /* .. .. */
5540         EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU, 0x00000075U),
5541         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe4 */
5542         /* .. .. ==> 0XF8006168[10:0] = 0x000000E4U */
5543         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E4U */
5544         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
5545         /* .. .. ==> 0XF8006168[11:11] = 0x00000000U */
5546         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
5547         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
5548         /* .. .. ==> 0XF8006168[20:12] = 0x00000000U */
5549         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
5550         /* .. .. */
5551         EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU, 0x000000E4U),
5552         /* .. .. reg_phy_fifo_we_slave_ratio = 0xdf */
5553         /* .. .. ==> 0XF800616C[10:0] = 0x000000DFU */
5554         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000DFU */
5555         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
5556         /* .. .. ==> 0XF800616C[11:11] = 0x00000000U */
5557         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
5558         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
5559         /* .. .. ==> 0XF800616C[20:12] = 0x00000000U */
5560         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
5561         /* .. .. */
5562         EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU, 0x000000DFU),
5563         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe0 */
5564         /* .. .. ==> 0XF8006170[10:0] = 0x000000E0U */
5565         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E0U */
5566         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
5567         /* .. .. ==> 0XF8006170[11:11] = 0x00000000U */
5568         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
5569         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
5570         /* .. .. ==> 0XF8006170[20:12] = 0x00000000U */
5571         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
5572         /* .. .. */
5573         EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU, 0x000000E0U),
5574         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe7 */
5575         /* .. .. ==> 0XF8006174[10:0] = 0x000000E7U */
5576         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E7U */
5577         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
5578         /* .. .. ==> 0XF8006174[11:11] = 0x00000000U */
5579         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
5580         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
5581         /* .. .. ==> 0XF8006174[20:12] = 0x00000000U */
5582         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
5583         /* .. .. */
5584         EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU, 0x000000E7U),
5585         /* .. .. reg_phy_wr_data_slave_ratio = 0xb7 */
5586         /* .. .. ==> 0XF800617C[9:0] = 0x000000B7U */
5587         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B7U */
5588         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
5589         /* .. .. ==> 0XF800617C[10:10] = 0x00000000U */
5590         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5591         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
5592         /* .. .. ==> 0XF800617C[19:11] = 0x00000000U */
5593         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5594         /* .. .. */
5595         EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU, 0x000000B7U),
5596         /* .. .. reg_phy_wr_data_slave_ratio = 0xbc */
5597         /* .. .. ==> 0XF8006180[9:0] = 0x000000BCU */
5598         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000BCU */
5599         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
5600         /* .. .. ==> 0XF8006180[10:10] = 0x00000000U */
5601         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5602         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
5603         /* .. .. ==> 0XF8006180[19:11] = 0x00000000U */
5604         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5605         /* .. .. */
5606         EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU, 0x000000BCU),
5607         /* .. .. reg_phy_wr_data_slave_ratio = 0xbc */
5608         /* .. .. ==> 0XF8006184[9:0] = 0x000000BCU */
5609         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000BCU */
5610         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
5611         /* .. .. ==> 0XF8006184[10:10] = 0x00000000U */
5612         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5613         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
5614         /* .. .. ==> 0XF8006184[19:11] = 0x00000000U */
5615         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5616         /* .. .. */
5617         EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU, 0x000000BCU),
5618         /* .. .. reg_phy_wr_data_slave_ratio = 0xb5 */
5619         /* .. .. ==> 0XF8006188[9:0] = 0x000000B5U */
5620         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B5U */
5621         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
5622         /* .. .. ==> 0XF8006188[10:10] = 0x00000000U */
5623         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
5624         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
5625         /* .. .. ==> 0XF8006188[19:11] = 0x00000000U */
5626         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
5627         /* .. .. */
5628         EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU, 0x000000B5U),
5629         /* .. .. reg_phy_loopback = 0x0 */
5630         /* .. .. ==> 0XF8006190[0:0] = 0x00000000U */
5631         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5632         /* .. .. reg_phy_bl2 = 0x0 */
5633         /* .. .. ==> 0XF8006190[1:1] = 0x00000000U */
5634         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5635         /* .. .. reg_phy_at_spd_atpg = 0x0 */
5636         /* .. .. ==> 0XF8006190[2:2] = 0x00000000U */
5637         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5638         /* .. .. reg_phy_bist_enable = 0x0 */
5639         /* .. .. ==> 0XF8006190[3:3] = 0x00000000U */
5640         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5641         /* .. .. reg_phy_bist_force_err = 0x0 */
5642         /* .. .. ==> 0XF8006190[4:4] = 0x00000000U */
5643         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5644         /* .. .. reg_phy_bist_mode = 0x0 */
5645         /* .. .. ==> 0XF8006190[6:5] = 0x00000000U */
5646         /* .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
5647         /* .. .. reg_phy_invert_clkout = 0x1 */
5648         /* .. .. ==> 0XF8006190[7:7] = 0x00000001U */
5649         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
5650         /* .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 */
5651         /* .. .. ==> 0XF8006190[8:8] = 0x00000000U */
5652         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
5653         /* .. .. reg_phy_sel_logic = 0x0 */
5654         /* .. .. ==> 0XF8006190[9:9] = 0x00000000U */
5655         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
5656         /* .. .. reg_phy_ctrl_slave_ratio = 0x100 */
5657         /* .. .. ==> 0XF8006190[19:10] = 0x00000100U */
5658         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U */
5659         /* .. .. reg_phy_ctrl_slave_force = 0x0 */
5660         /* .. .. ==> 0XF8006190[20:20] = 0x00000000U */
5661         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
5662         /* .. .. reg_phy_ctrl_slave_delay = 0x0 */
5663         /* .. .. ==> 0XF8006190[27:21] = 0x00000000U */
5664         /* .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U */
5665         /* .. .. reg_phy_use_rank0_delays = 0x1 */
5666         /* .. .. ==> 0XF8006190[28:28] = 0x00000001U */
5667         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
5668         /* .. .. reg_phy_lpddr = 0x0 */
5669         /* .. .. ==> 0XF8006190[29:29] = 0x00000000U */
5670         /* .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U */
5671         /* .. .. reg_phy_cmd_latency = 0x0 */
5672         /* .. .. ==> 0XF8006190[30:30] = 0x00000000U */
5673         /* .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U */
5674         /* .. .. reg_phy_int_lpbk = 0x0 */
5675         /* .. .. ==> 0XF8006190[31:31] = 0x00000000U */
5676         /* .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U */
5677         /* .. .. */
5678         EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU, 0x10040080U),
5679         /* .. .. reg_phy_wr_rl_delay = 0x2 */
5680         /* .. .. ==> 0XF8006194[4:0] = 0x00000002U */
5681         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U */
5682         /* .. .. reg_phy_rd_rl_delay = 0x4 */
5683         /* .. .. ==> 0XF8006194[9:5] = 0x00000004U */
5684         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U */
5685         /* .. .. reg_phy_dll_lock_diff = 0xf */
5686         /* .. .. ==> 0XF8006194[13:10] = 0x0000000FU */
5687         /* .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U */
5688         /* .. .. reg_phy_use_wr_level = 0x1 */
5689         /* .. .. ==> 0XF8006194[14:14] = 0x00000001U */
5690         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U */
5691         /* .. .. reg_phy_use_rd_dqs_gate_level = 0x1 */
5692         /* .. .. ==> 0XF8006194[15:15] = 0x00000001U */
5693         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U */
5694         /* .. .. reg_phy_use_rd_data_eye_level = 0x1 */
5695         /* .. .. ==> 0XF8006194[16:16] = 0x00000001U */
5696         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U */
5697         /* .. .. reg_phy_dis_calib_rst = 0x0 */
5698         /* .. .. ==> 0XF8006194[17:17] = 0x00000000U */
5699         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5700         /* .. .. reg_phy_ctrl_slave_delay = 0x0 */
5701         /* .. .. ==> 0XF8006194[19:18] = 0x00000000U */
5702         /* .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U */
5703         /* .. .. */
5704         EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU, 0x0001FC82U),
5705         /* .. .. reg_arb_page_addr_mask = 0x0 */
5706         /* .. .. ==> 0XF8006204[31:0] = 0x00000000U */
5707         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U */
5708         /* .. .. */
5709         EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU, 0x00000000U),
5710         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
5711         /* .. .. ==> 0XF8006208[9:0] = 0x000003FFU */
5712         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5713         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
5714         /* .. .. ==> 0XF8006208[16:16] = 0x00000000U */
5715         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5716         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
5717         /* .. .. ==> 0XF8006208[17:17] = 0x00000000U */
5718         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5719         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
5720         /* .. .. ==> 0XF8006208[18:18] = 0x00000000U */
5721         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5722         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
5723         /* .. .. ==> 0XF8006208[19:19] = 0x00000001U */
5724         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
5725         /* .. .. */
5726         EMIT_MASKWRITE(0XF8006208, 0x000F03FFU, 0x000803FFU),
5727         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
5728         /* .. .. ==> 0XF800620C[9:0] = 0x000003FFU */
5729         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5730         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
5731         /* .. .. ==> 0XF800620C[16:16] = 0x00000000U */
5732         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5733         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
5734         /* .. .. ==> 0XF800620C[17:17] = 0x00000000U */
5735         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5736         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
5737         /* .. .. ==> 0XF800620C[18:18] = 0x00000000U */
5738         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5739         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
5740         /* .. .. ==> 0XF800620C[19:19] = 0x00000001U */
5741         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
5742         /* .. .. */
5743         EMIT_MASKWRITE(0XF800620C, 0x000F03FFU, 0x000803FFU),
5744         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
5745         /* .. .. ==> 0XF8006210[9:0] = 0x000003FFU */
5746         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5747         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
5748         /* .. .. ==> 0XF8006210[16:16] = 0x00000000U */
5749         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5750         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
5751         /* .. .. ==> 0XF8006210[17:17] = 0x00000000U */
5752         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5753         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
5754         /* .. .. ==> 0XF8006210[18:18] = 0x00000000U */
5755         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5756         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
5757         /* .. .. ==> 0XF8006210[19:19] = 0x00000001U */
5758         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
5759         /* .. .. */
5760         EMIT_MASKWRITE(0XF8006210, 0x000F03FFU, 0x000803FFU),
5761         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
5762         /* .. .. ==> 0XF8006214[9:0] = 0x000003FFU */
5763         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5764         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
5765         /* .. .. ==> 0XF8006214[16:16] = 0x00000000U */
5766         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5767         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
5768         /* .. .. ==> 0XF8006214[17:17] = 0x00000000U */
5769         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5770         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
5771         /* .. .. ==> 0XF8006214[18:18] = 0x00000000U */
5772         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5773         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
5774         /* .. .. ==> 0XF8006214[19:19] = 0x00000001U */
5775         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
5776         /* .. .. */
5777         EMIT_MASKWRITE(0XF8006214, 0x000F03FFU, 0x000803FFU),
5778         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
5779         /* .. .. ==> 0XF8006218[9:0] = 0x000003FFU */
5780         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5781         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
5782         /* .. .. ==> 0XF8006218[16:16] = 0x00000000U */
5783         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5784         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
5785         /* .. .. ==> 0XF8006218[17:17] = 0x00000000U */
5786         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5787         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
5788         /* .. .. ==> 0XF8006218[18:18] = 0x00000000U */
5789         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5790         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
5791         /* .. .. ==> 0XF8006218[19:19] = 0x00000000U */
5792         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
5793         /* .. .. */
5794         EMIT_MASKWRITE(0XF8006218, 0x000F03FFU, 0x000003FFU),
5795         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
5796         /* .. .. ==> 0XF800621C[9:0] = 0x000003FFU */
5797         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5798         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
5799         /* .. .. ==> 0XF800621C[16:16] = 0x00000000U */
5800         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5801         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
5802         /* .. .. ==> 0XF800621C[17:17] = 0x00000000U */
5803         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5804         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
5805         /* .. .. ==> 0XF800621C[18:18] = 0x00000000U */
5806         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5807         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
5808         /* .. .. ==> 0XF800621C[19:19] = 0x00000000U */
5809         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
5810         /* .. .. */
5811         EMIT_MASKWRITE(0XF800621C, 0x000F03FFU, 0x000003FFU),
5812         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
5813         /* .. .. ==> 0XF8006220[9:0] = 0x000003FFU */
5814         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5815         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
5816         /* .. .. ==> 0XF8006220[16:16] = 0x00000000U */
5817         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5818         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
5819         /* .. .. ==> 0XF8006220[17:17] = 0x00000000U */
5820         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5821         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
5822         /* .. .. ==> 0XF8006220[18:18] = 0x00000000U */
5823         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5824         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
5825         /* .. .. ==> 0XF8006220[19:19] = 0x00000000U */
5826         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
5827         /* .. .. */
5828         EMIT_MASKWRITE(0XF8006220, 0x000F03FFU, 0x000003FFU),
5829         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
5830         /* .. .. ==> 0XF8006224[9:0] = 0x000003FFU */
5831         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
5832         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
5833         /* .. .. ==> 0XF8006224[16:16] = 0x00000000U */
5834         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5835         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
5836         /* .. .. ==> 0XF8006224[17:17] = 0x00000000U */
5837         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
5838         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
5839         /* .. .. ==> 0XF8006224[18:18] = 0x00000000U */
5840         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
5841         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
5842         /* .. .. ==> 0XF8006224[19:19] = 0x00000000U */
5843         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
5844         /* .. .. */
5845         EMIT_MASKWRITE(0XF8006224, 0x000F03FFU, 0x000003FFU),
5846         /* .. .. reg_ddrc_lpddr2 = 0x0 */
5847         /* .. .. ==> 0XF80062A8[0:0] = 0x00000000U */
5848         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5849         /* .. .. reg_ddrc_per_bank_refresh = 0x0 */
5850         /* .. .. ==> 0XF80062A8[1:1] = 0x00000000U */
5851         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5852         /* .. .. reg_ddrc_derate_enable = 0x0 */
5853         /* .. .. ==> 0XF80062A8[2:2] = 0x00000000U */
5854         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
5855         /* .. .. reg_ddrc_mr4_margin = 0x0 */
5856         /* .. .. ==> 0XF80062A8[11:4] = 0x00000000U */
5857         /* .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U */
5858         /* .. .. */
5859         EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U, 0x00000000U),
5860         /* .. .. reg_ddrc_mr4_read_interval = 0x0 */
5861         /* .. .. ==> 0XF80062AC[31:0] = 0x00000000U */
5862         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U */
5863         /* .. .. */
5864         EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU, 0x00000000U),
5865         /* .. .. reg_ddrc_min_stable_clock_x1 = 0x5 */
5866         /* .. .. ==> 0XF80062B0[3:0] = 0x00000005U */
5867         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U */
5868         /* .. .. reg_ddrc_idle_after_reset_x32 = 0x12 */
5869         /* .. .. ==> 0XF80062B0[11:4] = 0x00000012U */
5870         /* .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U */
5871         /* .. .. reg_ddrc_t_mrw = 0x5 */
5872         /* .. .. ==> 0XF80062B0[21:12] = 0x00000005U */
5873         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U */
5874         /* .. .. */
5875         EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU, 0x00005125U),
5876         /* .. .. reg_ddrc_max_auto_init_x1024 = 0xa6 */
5877         /* .. .. ==> 0XF80062B4[7:0] = 0x000000A6U */
5878         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A6U */
5879         /* .. .. reg_ddrc_dev_zqinit_x32 = 0x12 */
5880         /* .. .. ==> 0XF80062B4[17:8] = 0x00000012U */
5881         /* .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U */
5882         /* .. .. */
5883         EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU, 0x000012A6U),
5884         /* .. .. START: POLL ON DCI STATUS */
5885         /* .. .. DONE = 1 */
5886         /* .. .. ==> 0XF8000B74[13:13] = 0x00000001U */
5887         /* .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
5888         /* .. .. */
5889         EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
5890         /* .. .. FINISH: POLL ON DCI STATUS */
5891         /* .. .. START: UNLOCK DDR */
5892         /* .. .. reg_ddrc_soft_rstb = 0x1 */
5893         /* .. .. ==> 0XF8006000[0:0] = 0x00000001U */
5894         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5895         /* .. .. reg_ddrc_powerdown_en = 0x0 */
5896         /* .. .. ==> 0XF8006000[1:1] = 0x00000000U */
5897         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5898         /* .. .. reg_ddrc_data_bus_width = 0x0 */
5899         /* .. .. ==> 0XF8006000[3:2] = 0x00000000U */
5900         /* .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U */
5901         /* .. .. reg_ddrc_burst8_refresh = 0x0 */
5902         /* .. .. ==> 0XF8006000[6:4] = 0x00000000U */
5903         /* .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
5904         /* .. .. reg_ddrc_rdwr_idle_gap = 1 */
5905         /* .. .. ==> 0XF8006000[13:7] = 0x00000001U */
5906         /* .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U */
5907         /* .. .. reg_ddrc_dis_rd_bypass = 0x0 */
5908         /* .. .. ==> 0XF8006000[14:14] = 0x00000000U */
5909         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
5910         /* .. .. reg_ddrc_dis_act_bypass = 0x0 */
5911         /* .. .. ==> 0XF8006000[15:15] = 0x00000000U */
5912         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
5913         /* .. .. reg_ddrc_dis_auto_refresh = 0x0 */
5914         /* .. .. ==> 0XF8006000[16:16] = 0x00000000U */
5915         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
5916         /* .. .. */
5917         EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU, 0x00000081U),
5918         /* .. .. FINISH: UNLOCK DDR */
5919         /* .. .. START: CHECK DDR STATUS */
5920         /* .. .. ddrc_reg_operating_mode = 1 */
5921         /* .. .. ==> 0XF8006054[2:0] = 0x00000001U */
5922         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U */
5923         /* .. .. */
5924         EMIT_MASKPOLL(0XF8006054, 0x00000007U),
5925         /* .. .. FINISH: CHECK DDR STATUS */
5926         /* .. FINISH: DDR INITIALIZATION */
5927         /* FINISH: top */
5928         /* */
5929         EMIT_EXIT(),
5930
5931         /* */
5932 };
5933
5934 unsigned long ps7_mio_init_data_2_0[] = {
5935         /* START: top */
5936         /* .. START: SLCR SETTINGS */
5937         /* .. UNLOCK_KEY = 0XDF0D */
5938         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
5939         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
5940         /* .. */
5941         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
5942         /* .. FINISH: SLCR SETTINGS */
5943         /* .. START: OCM REMAPPING */
5944         /* .. VREF_EN = 0x1 */
5945         /* .. ==> 0XF8000B00[0:0] = 0x00000001U */
5946         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
5947         /* .. VREF_PULLUP_EN = 0x0 */
5948         /* .. ==> 0XF8000B00[1:1] = 0x00000000U */
5949         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
5950         /* .. CLK_PULLUP_EN = 0x0 */
5951         /* .. ==> 0XF8000B00[8:8] = 0x00000000U */
5952         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
5953         /* .. SRSTN_PULLUP_EN = 0x0 */
5954         /* .. ==> 0XF8000B00[9:9] = 0x00000000U */
5955         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
5956         /* .. */
5957         EMIT_MASKWRITE(0XF8000B00, 0x00000303U, 0x00000001U),
5958         /* .. FINISH: OCM REMAPPING */
5959         /* .. START: DDRIOB SETTINGS */
5960         /* .. INP_POWER = 0x0 */
5961         /* .. ==> 0XF8000B40[0:0] = 0x00000000U */
5962         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5963         /* .. INP_TYPE = 0x0 */
5964         /* .. ==> 0XF8000B40[2:1] = 0x00000000U */
5965         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
5966         /* .. DCI_UPDATE = 0x0 */
5967         /* .. ==> 0XF8000B40[3:3] = 0x00000000U */
5968         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5969         /* .. TERM_EN = 0x0 */
5970         /* .. ==> 0XF8000B40[4:4] = 0x00000000U */
5971         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
5972         /* .. DCR_TYPE = 0x0 */
5973         /* .. ==> 0XF8000B40[6:5] = 0x00000000U */
5974         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
5975         /* .. IBUF_DISABLE_MODE = 0x0 */
5976         /* .. ==> 0XF8000B40[7:7] = 0x00000000U */
5977         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
5978         /* .. TERM_DISABLE_MODE = 0x0 */
5979         /* .. ==> 0XF8000B40[8:8] = 0x00000000U */
5980         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
5981         /* .. OUTPUT_EN = 0x3 */
5982         /* .. ==> 0XF8000B40[10:9] = 0x00000003U */
5983         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
5984         /* .. PULLUP_EN = 0x0 */
5985         /* .. ==> 0XF8000B40[11:11] = 0x00000000U */
5986         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
5987         /* .. */
5988         EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU, 0x00000600U),
5989         /* .. INP_POWER = 0x0 */
5990         /* .. ==> 0XF8000B44[0:0] = 0x00000000U */
5991         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
5992         /* .. INP_TYPE = 0x0 */
5993         /* .. ==> 0XF8000B44[2:1] = 0x00000000U */
5994         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
5995         /* .. DCI_UPDATE = 0x0 */
5996         /* .. ==> 0XF8000B44[3:3] = 0x00000000U */
5997         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
5998         /* .. TERM_EN = 0x0 */
5999         /* .. ==> 0XF8000B44[4:4] = 0x00000000U */
6000         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
6001         /* .. DCR_TYPE = 0x0 */
6002         /* .. ==> 0XF8000B44[6:5] = 0x00000000U */
6003         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
6004         /* .. IBUF_DISABLE_MODE = 0x0 */
6005         /* .. ==> 0XF8000B44[7:7] = 0x00000000U */
6006         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
6007         /* .. TERM_DISABLE_MODE = 0x0 */
6008         /* .. ==> 0XF8000B44[8:8] = 0x00000000U */
6009         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6010         /* .. OUTPUT_EN = 0x3 */
6011         /* .. ==> 0XF8000B44[10:9] = 0x00000003U */
6012         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
6013         /* .. PULLUP_EN = 0x0 */
6014         /* .. ==> 0XF8000B44[11:11] = 0x00000000U */
6015         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
6016         /* .. */
6017         EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU, 0x00000600U),
6018         /* .. INP_POWER = 0x0 */
6019         /* .. ==> 0XF8000B48[0:0] = 0x00000000U */
6020         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6021         /* .. INP_TYPE = 0x1 */
6022         /* .. ==> 0XF8000B48[2:1] = 0x00000001U */
6023         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000002U */
6024         /* .. DCI_UPDATE = 0x0 */
6025         /* .. ==> 0XF8000B48[3:3] = 0x00000000U */
6026         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
6027         /* .. TERM_EN = 0x1 */
6028         /* .. ==> 0XF8000B48[4:4] = 0x00000001U */
6029         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
6030         /* .. DCR_TYPE = 0x3 */
6031         /* .. ==> 0XF8000B48[6:5] = 0x00000003U */
6032         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
6033         /* .. IBUF_DISABLE_MODE = 0 */
6034         /* .. ==> 0XF8000B48[7:7] = 0x00000000U */
6035         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
6036         /* .. TERM_DISABLE_MODE = 0 */
6037         /* .. ==> 0XF8000B48[8:8] = 0x00000000U */
6038         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6039         /* .. OUTPUT_EN = 0x3 */
6040         /* .. ==> 0XF8000B48[10:9] = 0x00000003U */
6041         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
6042         /* .. PULLUP_EN = 0x0 */
6043         /* .. ==> 0XF8000B48[11:11] = 0x00000000U */
6044         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
6045         /* .. */
6046         EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU, 0x00000672U),
6047         /* .. INP_POWER = 0x0 */
6048         /* .. ==> 0XF8000B4C[0:0] = 0x00000000U */
6049         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6050         /* .. INP_TYPE = 0x1 */
6051         /* .. ==> 0XF8000B4C[2:1] = 0x00000001U */
6052         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000002U */
6053         /* .. DCI_UPDATE = 0x0 */
6054         /* .. ==> 0XF8000B4C[3:3] = 0x00000000U */
6055         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
6056         /* .. TERM_EN = 0x1 */
6057         /* .. ==> 0XF8000B4C[4:4] = 0x00000001U */
6058         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
6059         /* .. DCR_TYPE = 0x3 */
6060         /* .. ==> 0XF8000B4C[6:5] = 0x00000003U */
6061         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
6062         /* .. IBUF_DISABLE_MODE = 0 */
6063         /* .. ==> 0XF8000B4C[7:7] = 0x00000000U */
6064         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
6065         /* .. TERM_DISABLE_MODE = 0 */
6066         /* .. ==> 0XF8000B4C[8:8] = 0x00000000U */
6067         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6068         /* .. OUTPUT_EN = 0x3 */
6069         /* .. ==> 0XF8000B4C[10:9] = 0x00000003U */
6070         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
6071         /* .. PULLUP_EN = 0x0 */
6072         /* .. ==> 0XF8000B4C[11:11] = 0x00000000U */
6073         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
6074         /* .. */
6075         EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU, 0x00000672U),
6076         /* .. INP_POWER = 0x0 */
6077         /* .. ==> 0XF8000B50[0:0] = 0x00000000U */
6078         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6079         /* .. INP_TYPE = 0x2 */
6080         /* .. ==> 0XF8000B50[2:1] = 0x00000002U */
6081         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000004U */
6082         /* .. DCI_UPDATE = 0x0 */
6083         /* .. ==> 0XF8000B50[3:3] = 0x00000000U */
6084         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
6085         /* .. TERM_EN = 0x1 */
6086         /* .. ==> 0XF8000B50[4:4] = 0x00000001U */
6087         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
6088         /* .. DCR_TYPE = 0x3 */
6089         /* .. ==> 0XF8000B50[6:5] = 0x00000003U */
6090         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
6091         /* .. IBUF_DISABLE_MODE = 0 */
6092         /* .. ==> 0XF8000B50[7:7] = 0x00000000U */
6093         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
6094         /* .. TERM_DISABLE_MODE = 0 */
6095         /* .. ==> 0XF8000B50[8:8] = 0x00000000U */
6096         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6097         /* .. OUTPUT_EN = 0x3 */
6098         /* .. ==> 0XF8000B50[10:9] = 0x00000003U */
6099         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
6100         /* .. PULLUP_EN = 0x0 */
6101         /* .. ==> 0XF8000B50[11:11] = 0x00000000U */
6102         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
6103         /* .. */
6104         EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU, 0x00000674U),
6105         /* .. INP_POWER = 0x0 */
6106         /* .. ==> 0XF8000B54[0:0] = 0x00000000U */
6107         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6108         /* .. INP_TYPE = 0x2 */
6109         /* .. ==> 0XF8000B54[2:1] = 0x00000002U */
6110         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000004U */
6111         /* .. DCI_UPDATE = 0x0 */
6112         /* .. ==> 0XF8000B54[3:3] = 0x00000000U */
6113         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
6114         /* .. TERM_EN = 0x1 */
6115         /* .. ==> 0XF8000B54[4:4] = 0x00000001U */
6116         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
6117         /* .. DCR_TYPE = 0x3 */
6118         /* .. ==> 0XF8000B54[6:5] = 0x00000003U */
6119         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
6120         /* .. IBUF_DISABLE_MODE = 0 */
6121         /* .. ==> 0XF8000B54[7:7] = 0x00000000U */
6122         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
6123         /* .. TERM_DISABLE_MODE = 0 */
6124         /* .. ==> 0XF8000B54[8:8] = 0x00000000U */
6125         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6126         /* .. OUTPUT_EN = 0x3 */
6127         /* .. ==> 0XF8000B54[10:9] = 0x00000003U */
6128         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
6129         /* .. PULLUP_EN = 0x0 */
6130         /* .. ==> 0XF8000B54[11:11] = 0x00000000U */
6131         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
6132         /* .. */
6133         EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU, 0x00000674U),
6134         /* .. INP_POWER = 0x0 */
6135         /* .. ==> 0XF8000B58[0:0] = 0x00000000U */
6136         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6137         /* .. INP_TYPE = 0x0 */
6138         /* .. ==> 0XF8000B58[2:1] = 0x00000000U */
6139         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
6140         /* .. DCI_UPDATE = 0x0 */
6141         /* .. ==> 0XF8000B58[3:3] = 0x00000000U */
6142         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
6143         /* .. TERM_EN = 0x0 */
6144         /* .. ==> 0XF8000B58[4:4] = 0x00000000U */
6145         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
6146         /* .. DCR_TYPE = 0x0 */
6147         /* .. ==> 0XF8000B58[6:5] = 0x00000000U */
6148         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
6149         /* .. IBUF_DISABLE_MODE = 0x0 */
6150         /* .. ==> 0XF8000B58[7:7] = 0x00000000U */
6151         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
6152         /* .. TERM_DISABLE_MODE = 0x0 */
6153         /* .. ==> 0XF8000B58[8:8] = 0x00000000U */
6154         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6155         /* .. OUTPUT_EN = 0x3 */
6156         /* .. ==> 0XF8000B58[10:9] = 0x00000003U */
6157         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
6158         /* .. PULLUP_EN = 0x0 */
6159         /* .. ==> 0XF8000B58[11:11] = 0x00000000U */
6160         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
6161         /* .. */
6162         EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU, 0x00000600U),
6163         /* .. DRIVE_P = 0x1c */
6164         /* .. ==> 0XF8000B5C[6:0] = 0x0000001CU */
6165         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
6166         /* .. DRIVE_N = 0xc */
6167         /* .. ==> 0XF8000B5C[13:7] = 0x0000000CU */
6168         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
6169         /* .. SLEW_P = 0x3 */
6170         /* .. ==> 0XF8000B5C[18:14] = 0x00000003U */
6171         /* ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U */
6172         /* .. SLEW_N = 0x3 */
6173         /* .. ==> 0XF8000B5C[23:19] = 0x00000003U */
6174         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U */
6175         /* .. GTL = 0x0 */
6176         /* .. ==> 0XF8000B5C[26:24] = 0x00000000U */
6177         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
6178         /* .. RTERM = 0x0 */
6179         /* .. ==> 0XF8000B5C[31:27] = 0x00000000U */
6180         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
6181         /* .. */
6182         EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU, 0x0018C61CU),
6183         /* .. DRIVE_P = 0x1c */
6184         /* .. ==> 0XF8000B60[6:0] = 0x0000001CU */
6185         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
6186         /* .. DRIVE_N = 0xc */
6187         /* .. ==> 0XF8000B60[13:7] = 0x0000000CU */
6188         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
6189         /* .. SLEW_P = 0x6 */
6190         /* .. ==> 0XF8000B60[18:14] = 0x00000006U */
6191         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
6192         /* .. SLEW_N = 0x1f */
6193         /* .. ==> 0XF8000B60[23:19] = 0x0000001FU */
6194         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
6195         /* .. GTL = 0x0 */
6196         /* .. ==> 0XF8000B60[26:24] = 0x00000000U */
6197         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
6198         /* .. RTERM = 0x0 */
6199         /* .. ==> 0XF8000B60[31:27] = 0x00000000U */
6200         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
6201         /* .. */
6202         EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU, 0x00F9861CU),
6203         /* .. DRIVE_P = 0x1c */
6204         /* .. ==> 0XF8000B64[6:0] = 0x0000001CU */
6205         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
6206         /* .. DRIVE_N = 0xc */
6207         /* .. ==> 0XF8000B64[13:7] = 0x0000000CU */
6208         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
6209         /* .. SLEW_P = 0x6 */
6210         /* .. ==> 0XF8000B64[18:14] = 0x00000006U */
6211         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
6212         /* .. SLEW_N = 0x1f */
6213         /* .. ==> 0XF8000B64[23:19] = 0x0000001FU */
6214         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
6215         /* .. GTL = 0x0 */
6216         /* .. ==> 0XF8000B64[26:24] = 0x00000000U */
6217         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
6218         /* .. RTERM = 0x0 */
6219         /* .. ==> 0XF8000B64[31:27] = 0x00000000U */
6220         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
6221         /* .. */
6222         EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU, 0x00F9861CU),
6223         /* .. DRIVE_P = 0x1c */
6224         /* .. ==> 0XF8000B68[6:0] = 0x0000001CU */
6225         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
6226         /* .. DRIVE_N = 0xc */
6227         /* .. ==> 0XF8000B68[13:7] = 0x0000000CU */
6228         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
6229         /* .. SLEW_P = 0x6 */
6230         /* .. ==> 0XF8000B68[18:14] = 0x00000006U */
6231         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
6232         /* .. SLEW_N = 0x1f */
6233         /* .. ==> 0XF8000B68[23:19] = 0x0000001FU */
6234         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
6235         /* .. GTL = 0x0 */
6236         /* .. ==> 0XF8000B68[26:24] = 0x00000000U */
6237         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
6238         /* .. RTERM = 0x0 */
6239         /* .. ==> 0XF8000B68[31:27] = 0x00000000U */
6240         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
6241         /* .. */
6242         EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU, 0x00F9861CU),
6243         /* .. VREF_INT_EN = 0x0 */
6244         /* .. ==> 0XF8000B6C[0:0] = 0x00000000U */
6245         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6246         /* .. VREF_SEL = 0x0 */
6247         /* .. ==> 0XF8000B6C[4:1] = 0x00000000U */
6248         /* ..     ==> MASK : 0x0000001EU    VAL : 0x00000000U */
6249         /* .. VREF_EXT_EN = 0x3 */
6250         /* .. ==> 0XF8000B6C[6:5] = 0x00000003U */
6251         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
6252         /* .. VREF_PULLUP_EN = 0x0 */
6253         /* .. ==> 0XF8000B6C[8:7] = 0x00000000U */
6254         /* ..     ==> MASK : 0x00000180U    VAL : 0x00000000U */
6255         /* .. REFIO_EN = 0x1 */
6256         /* .. ==> 0XF8000B6C[9:9] = 0x00000001U */
6257         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000200U */
6258         /* .. REFIO_TEST = 0x0 */
6259         /* .. ==> 0XF8000B6C[11:10] = 0x00000000U */
6260         /* ..     ==> MASK : 0x00000C00U    VAL : 0x00000000U */
6261         /* .. REFIO_PULLUP_EN = 0x0 */
6262         /* .. ==> 0XF8000B6C[12:12] = 0x00000000U */
6263         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6264         /* .. DRST_B_PULLUP_EN = 0x0 */
6265         /* .. ==> 0XF8000B6C[13:13] = 0x00000000U */
6266         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6267         /* .. CKE_PULLUP_EN = 0x0 */
6268         /* .. ==> 0XF8000B6C[14:14] = 0x00000000U */
6269         /* ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
6270         /* .. */
6271         EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU, 0x00000260U),
6272         /* .. .. START: ASSERT RESET */
6273         /* .. .. RESET = 1 */
6274         /* .. .. ==> 0XF8000B70[0:0] = 0x00000001U */
6275         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
6276         /* .. .. VRN_OUT = 0x1 */
6277         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
6278         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
6279         /* .. .. */
6280         EMIT_MASKWRITE(0XF8000B70, 0x00000021U, 0x00000021U),
6281         /* .. .. FINISH: ASSERT RESET */
6282         /* .. .. START: DEASSERT RESET */
6283         /* .. .. RESET = 0 */
6284         /* .. .. ==> 0XF8000B70[0:0] = 0x00000000U */
6285         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6286         /* .. .. VRN_OUT = 0x1 */
6287         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
6288         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
6289         /* .. .. */
6290         EMIT_MASKWRITE(0XF8000B70, 0x00000021U, 0x00000020U),
6291         /* .. .. FINISH: DEASSERT RESET */
6292         /* .. .. RESET = 0x1 */
6293         /* .. .. ==> 0XF8000B70[0:0] = 0x00000001U */
6294         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
6295         /* .. .. ENABLE = 0x1 */
6296         /* .. .. ==> 0XF8000B70[1:1] = 0x00000001U */
6297         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6298         /* .. .. VRP_TRI = 0x0 */
6299         /* .. .. ==> 0XF8000B70[2:2] = 0x00000000U */
6300         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6301         /* .. .. VRN_TRI = 0x0 */
6302         /* .. .. ==> 0XF8000B70[3:3] = 0x00000000U */
6303         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
6304         /* .. .. VRP_OUT = 0x0 */
6305         /* .. .. ==> 0XF8000B70[4:4] = 0x00000000U */
6306         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
6307         /* .. .. VRN_OUT = 0x1 */
6308         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
6309         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
6310         /* .. .. NREF_OPT1 = 0x0 */
6311         /* .. .. ==> 0XF8000B70[7:6] = 0x00000000U */
6312         /* .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U */
6313         /* .. .. NREF_OPT2 = 0x0 */
6314         /* .. .. ==> 0XF8000B70[10:8] = 0x00000000U */
6315         /* .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U */
6316         /* .. .. NREF_OPT4 = 0x1 */
6317         /* .. .. ==> 0XF8000B70[13:11] = 0x00000001U */
6318         /* .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U */
6319         /* .. .. PREF_OPT1 = 0x0 */
6320         /* .. .. ==> 0XF8000B70[16:14] = 0x00000000U */
6321         /* .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U */
6322         /* .. .. PREF_OPT2 = 0x0 */
6323         /* .. .. ==> 0XF8000B70[19:17] = 0x00000000U */
6324         /* .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U */
6325         /* .. .. UPDATE_CONTROL = 0x0 */
6326         /* .. .. ==> 0XF8000B70[20:20] = 0x00000000U */
6327         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
6328         /* .. .. INIT_COMPLETE = 0x0 */
6329         /* .. .. ==> 0XF8000B70[21:21] = 0x00000000U */
6330         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
6331         /* .. .. TST_CLK = 0x0 */
6332         /* .. .. ==> 0XF8000B70[22:22] = 0x00000000U */
6333         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
6334         /* .. .. TST_HLN = 0x0 */
6335         /* .. .. ==> 0XF8000B70[23:23] = 0x00000000U */
6336         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
6337         /* .. .. TST_HLP = 0x0 */
6338         /* .. .. ==> 0XF8000B70[24:24] = 0x00000000U */
6339         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
6340         /* .. .. TST_RST = 0x0 */
6341         /* .. .. ==> 0XF8000B70[25:25] = 0x00000000U */
6342         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
6343         /* .. .. INT_DCI_EN = 0x0 */
6344         /* .. .. ==> 0XF8000B70[26:26] = 0x00000000U */
6345         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U */
6346         /* .. .. */
6347         EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU, 0x00000823U),
6348         /* .. FINISH: DDRIOB SETTINGS */
6349         /* .. START: MIO PROGRAMMING */
6350         /* .. TRI_ENABLE = 0 */
6351         /* .. ==> 0XF8000700[0:0] = 0x00000000U */
6352         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6353         /* .. L0_SEL = 0 */
6354         /* .. ==> 0XF8000700[1:1] = 0x00000000U */
6355         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6356         /* .. L1_SEL = 0 */
6357         /* .. ==> 0XF8000700[2:2] = 0x00000000U */
6358         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6359         /* .. L2_SEL = 0 */
6360         /* .. ==> 0XF8000700[4:3] = 0x00000000U */
6361         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6362         /* .. L3_SEL = 0 */
6363         /* .. ==> 0XF8000700[7:5] = 0x00000000U */
6364         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6365         /* .. Speed = 0 */
6366         /* .. ==> 0XF8000700[8:8] = 0x00000000U */
6367         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6368         /* .. IO_Type = 3 */
6369         /* .. ==> 0XF8000700[11:9] = 0x00000003U */
6370         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6371         /* .. PULLUP = 1 */
6372         /* .. ==> 0XF8000700[12:12] = 0x00000001U */
6373         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6374         /* .. DisableRcvr = 0 */
6375         /* .. ==> 0XF8000700[13:13] = 0x00000000U */
6376         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6377         /* .. */
6378         EMIT_MASKWRITE(0XF8000700, 0x00003FFFU, 0x00001600U),
6379         /* .. TRI_ENABLE = 0 */
6380         /* .. ==> 0XF8000704[0:0] = 0x00000000U */
6381         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6382         /* .. L0_SEL = 1 */
6383         /* .. ==> 0XF8000704[1:1] = 0x00000001U */
6384         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6385         /* .. L1_SEL = 0 */
6386         /* .. ==> 0XF8000704[2:2] = 0x00000000U */
6387         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6388         /* .. L2_SEL = 0 */
6389         /* .. ==> 0XF8000704[4:3] = 0x00000000U */
6390         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6391         /* .. L3_SEL = 0 */
6392         /* .. ==> 0XF8000704[7:5] = 0x00000000U */
6393         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6394         /* .. Speed = 1 */
6395         /* .. ==> 0XF8000704[8:8] = 0x00000001U */
6396         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6397         /* .. IO_Type = 3 */
6398         /* .. ==> 0XF8000704[11:9] = 0x00000003U */
6399         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6400         /* .. PULLUP = 0 */
6401         /* .. ==> 0XF8000704[12:12] = 0x00000000U */
6402         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6403         /* .. DisableRcvr = 0 */
6404         /* .. ==> 0XF8000704[13:13] = 0x00000000U */
6405         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6406         /* .. */
6407         EMIT_MASKWRITE(0XF8000704, 0x00003FFFU, 0x00000702U),
6408         /* .. TRI_ENABLE = 0 */
6409         /* .. ==> 0XF8000708[0:0] = 0x00000000U */
6410         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6411         /* .. L0_SEL = 1 */
6412         /* .. ==> 0XF8000708[1:1] = 0x00000001U */
6413         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6414         /* .. L1_SEL = 0 */
6415         /* .. ==> 0XF8000708[2:2] = 0x00000000U */
6416         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6417         /* .. L2_SEL = 0 */
6418         /* .. ==> 0XF8000708[4:3] = 0x00000000U */
6419         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6420         /* .. L3_SEL = 0 */
6421         /* .. ==> 0XF8000708[7:5] = 0x00000000U */
6422         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6423         /* .. Speed = 1 */
6424         /* .. ==> 0XF8000708[8:8] = 0x00000001U */
6425         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6426         /* .. IO_Type = 3 */
6427         /* .. ==> 0XF8000708[11:9] = 0x00000003U */
6428         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6429         /* .. PULLUP = 0 */
6430         /* .. ==> 0XF8000708[12:12] = 0x00000000U */
6431         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6432         /* .. DisableRcvr = 0 */
6433         /* .. ==> 0XF8000708[13:13] = 0x00000000U */
6434         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6435         /* .. */
6436         EMIT_MASKWRITE(0XF8000708, 0x00003FFFU, 0x00000702U),
6437         /* .. TRI_ENABLE = 0 */
6438         /* .. ==> 0XF800070C[0:0] = 0x00000000U */
6439         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6440         /* .. L0_SEL = 1 */
6441         /* .. ==> 0XF800070C[1:1] = 0x00000001U */
6442         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6443         /* .. L1_SEL = 0 */
6444         /* .. ==> 0XF800070C[2:2] = 0x00000000U */
6445         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6446         /* .. L2_SEL = 0 */
6447         /* .. ==> 0XF800070C[4:3] = 0x00000000U */
6448         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6449         /* .. L3_SEL = 0 */
6450         /* .. ==> 0XF800070C[7:5] = 0x00000000U */
6451         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6452         /* .. Speed = 1 */
6453         /* .. ==> 0XF800070C[8:8] = 0x00000001U */
6454         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6455         /* .. IO_Type = 3 */
6456         /* .. ==> 0XF800070C[11:9] = 0x00000003U */
6457         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6458         /* .. PULLUP = 0 */
6459         /* .. ==> 0XF800070C[12:12] = 0x00000000U */
6460         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6461         /* .. DisableRcvr = 0 */
6462         /* .. ==> 0XF800070C[13:13] = 0x00000000U */
6463         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6464         /* .. */
6465         EMIT_MASKWRITE(0XF800070C, 0x00003FFFU, 0x00000702U),
6466         /* .. TRI_ENABLE = 0 */
6467         /* .. ==> 0XF8000710[0:0] = 0x00000000U */
6468         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6469         /* .. L0_SEL = 1 */
6470         /* .. ==> 0XF8000710[1:1] = 0x00000001U */
6471         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6472         /* .. L1_SEL = 0 */
6473         /* .. ==> 0XF8000710[2:2] = 0x00000000U */
6474         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6475         /* .. L2_SEL = 0 */
6476         /* .. ==> 0XF8000710[4:3] = 0x00000000U */
6477         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6478         /* .. L3_SEL = 0 */
6479         /* .. ==> 0XF8000710[7:5] = 0x00000000U */
6480         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6481         /* .. Speed = 1 */
6482         /* .. ==> 0XF8000710[8:8] = 0x00000001U */
6483         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6484         /* .. IO_Type = 3 */
6485         /* .. ==> 0XF8000710[11:9] = 0x00000003U */
6486         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6487         /* .. PULLUP = 0 */
6488         /* .. ==> 0XF8000710[12:12] = 0x00000000U */
6489         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6490         /* .. DisableRcvr = 0 */
6491         /* .. ==> 0XF8000710[13:13] = 0x00000000U */
6492         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6493         /* .. */
6494         EMIT_MASKWRITE(0XF8000710, 0x00003FFFU, 0x00000702U),
6495         /* .. TRI_ENABLE = 0 */
6496         /* .. ==> 0XF8000714[0:0] = 0x00000000U */
6497         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6498         /* .. L0_SEL = 1 */
6499         /* .. ==> 0XF8000714[1:1] = 0x00000001U */
6500         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6501         /* .. L1_SEL = 0 */
6502         /* .. ==> 0XF8000714[2:2] = 0x00000000U */
6503         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6504         /* .. L2_SEL = 0 */
6505         /* .. ==> 0XF8000714[4:3] = 0x00000000U */
6506         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6507         /* .. L3_SEL = 0 */
6508         /* .. ==> 0XF8000714[7:5] = 0x00000000U */
6509         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6510         /* .. Speed = 1 */
6511         /* .. ==> 0XF8000714[8:8] = 0x00000001U */
6512         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6513         /* .. IO_Type = 3 */
6514         /* .. ==> 0XF8000714[11:9] = 0x00000003U */
6515         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6516         /* .. PULLUP = 0 */
6517         /* .. ==> 0XF8000714[12:12] = 0x00000000U */
6518         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6519         /* .. DisableRcvr = 0 */
6520         /* .. ==> 0XF8000714[13:13] = 0x00000000U */
6521         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6522         /* .. */
6523         EMIT_MASKWRITE(0XF8000714, 0x00003FFFU, 0x00000702U),
6524         /* .. TRI_ENABLE = 0 */
6525         /* .. ==> 0XF8000718[0:0] = 0x00000000U */
6526         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6527         /* .. L0_SEL = 1 */
6528         /* .. ==> 0XF8000718[1:1] = 0x00000001U */
6529         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6530         /* .. L1_SEL = 0 */
6531         /* .. ==> 0XF8000718[2:2] = 0x00000000U */
6532         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6533         /* .. L2_SEL = 0 */
6534         /* .. ==> 0XF8000718[4:3] = 0x00000000U */
6535         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6536         /* .. L3_SEL = 0 */
6537         /* .. ==> 0XF8000718[7:5] = 0x00000000U */
6538         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6539         /* .. Speed = 1 */
6540         /* .. ==> 0XF8000718[8:8] = 0x00000001U */
6541         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6542         /* .. IO_Type = 3 */
6543         /* .. ==> 0XF8000718[11:9] = 0x00000003U */
6544         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6545         /* .. PULLUP = 0 */
6546         /* .. ==> 0XF8000718[12:12] = 0x00000000U */
6547         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6548         /* .. DisableRcvr = 0 */
6549         /* .. ==> 0XF8000718[13:13] = 0x00000000U */
6550         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6551         /* .. */
6552         EMIT_MASKWRITE(0XF8000718, 0x00003FFFU, 0x00000702U),
6553         /* .. TRI_ENABLE = 0 */
6554         /* .. ==> 0XF800071C[0:0] = 0x00000000U */
6555         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6556         /* .. L0_SEL = 0 */
6557         /* .. ==> 0XF800071C[1:1] = 0x00000000U */
6558         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6559         /* .. L1_SEL = 0 */
6560         /* .. ==> 0XF800071C[2:2] = 0x00000000U */
6561         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6562         /* .. L2_SEL = 0 */
6563         /* .. ==> 0XF800071C[4:3] = 0x00000000U */
6564         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6565         /* .. L3_SEL = 0 */
6566         /* .. ==> 0XF800071C[7:5] = 0x00000000U */
6567         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6568         /* .. Speed = 0 */
6569         /* .. ==> 0XF800071C[8:8] = 0x00000000U */
6570         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6571         /* .. IO_Type = 3 */
6572         /* .. ==> 0XF800071C[11:9] = 0x00000003U */
6573         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6574         /* .. PULLUP = 0 */
6575         /* .. ==> 0XF800071C[12:12] = 0x00000000U */
6576         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6577         /* .. DisableRcvr = 0 */
6578         /* .. ==> 0XF800071C[13:13] = 0x00000000U */
6579         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6580         /* .. */
6581         EMIT_MASKWRITE(0XF800071C, 0x00003FFFU, 0x00000600U),
6582         /* .. TRI_ENABLE = 0 */
6583         /* .. ==> 0XF8000720[0:0] = 0x00000000U */
6584         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6585         /* .. L0_SEL = 1 */
6586         /* .. ==> 0XF8000720[1:1] = 0x00000001U */
6587         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6588         /* .. L1_SEL = 0 */
6589         /* .. ==> 0XF8000720[2:2] = 0x00000000U */
6590         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6591         /* .. L2_SEL = 0 */
6592         /* .. ==> 0XF8000720[4:3] = 0x00000000U */
6593         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6594         /* .. L3_SEL = 0 */
6595         /* .. ==> 0XF8000720[7:5] = 0x00000000U */
6596         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6597         /* .. Speed = 1 */
6598         /* .. ==> 0XF8000720[8:8] = 0x00000001U */
6599         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6600         /* .. IO_Type = 3 */
6601         /* .. ==> 0XF8000720[11:9] = 0x00000003U */
6602         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6603         /* .. PULLUP = 0 */
6604         /* .. ==> 0XF8000720[12:12] = 0x00000000U */
6605         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6606         /* .. DisableRcvr = 0 */
6607         /* .. ==> 0XF8000720[13:13] = 0x00000000U */
6608         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6609         /* .. */
6610         EMIT_MASKWRITE(0XF8000720, 0x00003FFFU, 0x00000702U),
6611         /* .. TRI_ENABLE = 0 */
6612         /* .. ==> 0XF8000724[0:0] = 0x00000000U */
6613         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6614         /* .. L0_SEL = 0 */
6615         /* .. ==> 0XF8000724[1:1] = 0x00000000U */
6616         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6617         /* .. L1_SEL = 0 */
6618         /* .. ==> 0XF8000724[2:2] = 0x00000000U */
6619         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6620         /* .. L2_SEL = 0 */
6621         /* .. ==> 0XF8000724[4:3] = 0x00000000U */
6622         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6623         /* .. L3_SEL = 0 */
6624         /* .. ==> 0XF8000724[7:5] = 0x00000000U */
6625         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6626         /* .. Speed = 0 */
6627         /* .. ==> 0XF8000724[8:8] = 0x00000000U */
6628         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6629         /* .. IO_Type = 3 */
6630         /* .. ==> 0XF8000724[11:9] = 0x00000003U */
6631         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6632         /* .. PULLUP = 1 */
6633         /* .. ==> 0XF8000724[12:12] = 0x00000001U */
6634         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6635         /* .. DisableRcvr = 0 */
6636         /* .. ==> 0XF8000724[13:13] = 0x00000000U */
6637         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6638         /* .. */
6639         EMIT_MASKWRITE(0XF8000724, 0x00003FFFU, 0x00001600U),
6640         /* .. TRI_ENABLE = 0 */
6641         /* .. ==> 0XF8000728[0:0] = 0x00000000U */
6642         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6643         /* .. L0_SEL = 0 */
6644         /* .. ==> 0XF8000728[1:1] = 0x00000000U */
6645         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6646         /* .. L1_SEL = 0 */
6647         /* .. ==> 0XF8000728[2:2] = 0x00000000U */
6648         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6649         /* .. L2_SEL = 0 */
6650         /* .. ==> 0XF8000728[4:3] = 0x00000000U */
6651         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6652         /* .. L3_SEL = 0 */
6653         /* .. ==> 0XF8000728[7:5] = 0x00000000U */
6654         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6655         /* .. Speed = 0 */
6656         /* .. ==> 0XF8000728[8:8] = 0x00000000U */
6657         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6658         /* .. IO_Type = 3 */
6659         /* .. ==> 0XF8000728[11:9] = 0x00000003U */
6660         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6661         /* .. PULLUP = 1 */
6662         /* .. ==> 0XF8000728[12:12] = 0x00000001U */
6663         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6664         /* .. DisableRcvr = 0 */
6665         /* .. ==> 0XF8000728[13:13] = 0x00000000U */
6666         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6667         /* .. */
6668         EMIT_MASKWRITE(0XF8000728, 0x00003FFFU, 0x00001600U),
6669         /* .. TRI_ENABLE = 0 */
6670         /* .. ==> 0XF800072C[0:0] = 0x00000000U */
6671         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6672         /* .. L0_SEL = 0 */
6673         /* .. ==> 0XF800072C[1:1] = 0x00000000U */
6674         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6675         /* .. L1_SEL = 0 */
6676         /* .. ==> 0XF800072C[2:2] = 0x00000000U */
6677         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6678         /* .. L2_SEL = 0 */
6679         /* .. ==> 0XF800072C[4:3] = 0x00000000U */
6680         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6681         /* .. L3_SEL = 0 */
6682         /* .. ==> 0XF800072C[7:5] = 0x00000000U */
6683         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6684         /* .. Speed = 0 */
6685         /* .. ==> 0XF800072C[8:8] = 0x00000000U */
6686         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6687         /* .. IO_Type = 3 */
6688         /* .. ==> 0XF800072C[11:9] = 0x00000003U */
6689         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6690         /* .. PULLUP = 1 */
6691         /* .. ==> 0XF800072C[12:12] = 0x00000001U */
6692         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6693         /* .. DisableRcvr = 0 */
6694         /* .. ==> 0XF800072C[13:13] = 0x00000000U */
6695         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6696         /* .. */
6697         EMIT_MASKWRITE(0XF800072C, 0x00003FFFU, 0x00001600U),
6698         /* .. TRI_ENABLE = 0 */
6699         /* .. ==> 0XF8000730[0:0] = 0x00000000U */
6700         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6701         /* .. L0_SEL = 0 */
6702         /* .. ==> 0XF8000730[1:1] = 0x00000000U */
6703         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6704         /* .. L1_SEL = 0 */
6705         /* .. ==> 0XF8000730[2:2] = 0x00000000U */
6706         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6707         /* .. L2_SEL = 0 */
6708         /* .. ==> 0XF8000730[4:3] = 0x00000000U */
6709         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6710         /* .. L3_SEL = 0 */
6711         /* .. ==> 0XF8000730[7:5] = 0x00000000U */
6712         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6713         /* .. Speed = 0 */
6714         /* .. ==> 0XF8000730[8:8] = 0x00000000U */
6715         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6716         /* .. IO_Type = 3 */
6717         /* .. ==> 0XF8000730[11:9] = 0x00000003U */
6718         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6719         /* .. PULLUP = 1 */
6720         /* .. ==> 0XF8000730[12:12] = 0x00000001U */
6721         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6722         /* .. DisableRcvr = 0 */
6723         /* .. ==> 0XF8000730[13:13] = 0x00000000U */
6724         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6725         /* .. */
6726         EMIT_MASKWRITE(0XF8000730, 0x00003FFFU, 0x00001600U),
6727         /* .. TRI_ENABLE = 0 */
6728         /* .. ==> 0XF8000734[0:0] = 0x00000000U */
6729         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6730         /* .. L0_SEL = 0 */
6731         /* .. ==> 0XF8000734[1:1] = 0x00000000U */
6732         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6733         /* .. L1_SEL = 0 */
6734         /* .. ==> 0XF8000734[2:2] = 0x00000000U */
6735         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6736         /* .. L2_SEL = 0 */
6737         /* .. ==> 0XF8000734[4:3] = 0x00000000U */
6738         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6739         /* .. L3_SEL = 0 */
6740         /* .. ==> 0XF8000734[7:5] = 0x00000000U */
6741         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6742         /* .. Speed = 0 */
6743         /* .. ==> 0XF8000734[8:8] = 0x00000000U */
6744         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6745         /* .. IO_Type = 3 */
6746         /* .. ==> 0XF8000734[11:9] = 0x00000003U */
6747         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6748         /* .. PULLUP = 1 */
6749         /* .. ==> 0XF8000734[12:12] = 0x00000001U */
6750         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6751         /* .. DisableRcvr = 0 */
6752         /* .. ==> 0XF8000734[13:13] = 0x00000000U */
6753         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6754         /* .. */
6755         EMIT_MASKWRITE(0XF8000734, 0x00003FFFU, 0x00001600U),
6756         /* .. TRI_ENABLE = 0 */
6757         /* .. ==> 0XF8000738[0:0] = 0x00000000U */
6758         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6759         /* .. L0_SEL = 0 */
6760         /* .. ==> 0XF8000738[1:1] = 0x00000000U */
6761         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6762         /* .. L1_SEL = 0 */
6763         /* .. ==> 0XF8000738[2:2] = 0x00000000U */
6764         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6765         /* .. L2_SEL = 0 */
6766         /* .. ==> 0XF8000738[4:3] = 0x00000000U */
6767         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6768         /* .. L3_SEL = 0 */
6769         /* .. ==> 0XF8000738[7:5] = 0x00000000U */
6770         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6771         /* .. Speed = 0 */
6772         /* .. ==> 0XF8000738[8:8] = 0x00000000U */
6773         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6774         /* .. IO_Type = 3 */
6775         /* .. ==> 0XF8000738[11:9] = 0x00000003U */
6776         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6777         /* .. PULLUP = 1 */
6778         /* .. ==> 0XF8000738[12:12] = 0x00000001U */
6779         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6780         /* .. DisableRcvr = 0 */
6781         /* .. ==> 0XF8000738[13:13] = 0x00000000U */
6782         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6783         /* .. */
6784         EMIT_MASKWRITE(0XF8000738, 0x00003FFFU, 0x00001600U),
6785         /* .. TRI_ENABLE = 0 */
6786         /* .. ==> 0XF800073C[0:0] = 0x00000000U */
6787         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6788         /* .. L0_SEL = 0 */
6789         /* .. ==> 0XF800073C[1:1] = 0x00000000U */
6790         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
6791         /* .. L1_SEL = 0 */
6792         /* .. ==> 0XF800073C[2:2] = 0x00000000U */
6793         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6794         /* .. L2_SEL = 0 */
6795         /* .. ==> 0XF800073C[4:3] = 0x00000000U */
6796         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6797         /* .. L3_SEL = 0 */
6798         /* .. ==> 0XF800073C[7:5] = 0x00000000U */
6799         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6800         /* .. Speed = 0 */
6801         /* .. ==> 0XF800073C[8:8] = 0x00000000U */
6802         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
6803         /* .. IO_Type = 3 */
6804         /* .. ==> 0XF800073C[11:9] = 0x00000003U */
6805         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
6806         /* .. PULLUP = 1 */
6807         /* .. ==> 0XF800073C[12:12] = 0x00000001U */
6808         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
6809         /* .. DisableRcvr = 0 */
6810         /* .. ==> 0XF800073C[13:13] = 0x00000000U */
6811         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
6812         /* .. */
6813         EMIT_MASKWRITE(0XF800073C, 0x00003FFFU, 0x00001600U),
6814         /* .. TRI_ENABLE = 0 */
6815         /* .. ==> 0XF8000740[0:0] = 0x00000000U */
6816         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6817         /* .. L0_SEL = 1 */
6818         /* .. ==> 0XF8000740[1:1] = 0x00000001U */
6819         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6820         /* .. L1_SEL = 0 */
6821         /* .. ==> 0XF8000740[2:2] = 0x00000000U */
6822         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6823         /* .. L2_SEL = 0 */
6824         /* .. ==> 0XF8000740[4:3] = 0x00000000U */
6825         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6826         /* .. L3_SEL = 0 */
6827         /* .. ==> 0XF8000740[7:5] = 0x00000000U */
6828         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6829         /* .. Speed = 1 */
6830         /* .. ==> 0XF8000740[8:8] = 0x00000001U */
6831         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6832         /* .. IO_Type = 4 */
6833         /* .. ==> 0XF8000740[11:9] = 0x00000004U */
6834         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6835         /* .. PULLUP = 0 */
6836         /* .. ==> 0XF8000740[12:12] = 0x00000000U */
6837         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6838         /* .. DisableRcvr = 1 */
6839         /* .. ==> 0XF8000740[13:13] = 0x00000001U */
6840         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
6841         /* .. */
6842         EMIT_MASKWRITE(0XF8000740, 0x00003FFFU, 0x00002902U),
6843         /* .. TRI_ENABLE = 0 */
6844         /* .. ==> 0XF8000744[0:0] = 0x00000000U */
6845         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6846         /* .. L0_SEL = 1 */
6847         /* .. ==> 0XF8000744[1:1] = 0x00000001U */
6848         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6849         /* .. L1_SEL = 0 */
6850         /* .. ==> 0XF8000744[2:2] = 0x00000000U */
6851         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6852         /* .. L2_SEL = 0 */
6853         /* .. ==> 0XF8000744[4:3] = 0x00000000U */
6854         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6855         /* .. L3_SEL = 0 */
6856         /* .. ==> 0XF8000744[7:5] = 0x00000000U */
6857         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6858         /* .. Speed = 1 */
6859         /* .. ==> 0XF8000744[8:8] = 0x00000001U */
6860         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6861         /* .. IO_Type = 4 */
6862         /* .. ==> 0XF8000744[11:9] = 0x00000004U */
6863         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6864         /* .. PULLUP = 0 */
6865         /* .. ==> 0XF8000744[12:12] = 0x00000000U */
6866         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6867         /* .. DisableRcvr = 1 */
6868         /* .. ==> 0XF8000744[13:13] = 0x00000001U */
6869         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
6870         /* .. */
6871         EMIT_MASKWRITE(0XF8000744, 0x00003FFFU, 0x00002902U),
6872         /* .. TRI_ENABLE = 0 */
6873         /* .. ==> 0XF8000748[0:0] = 0x00000000U */
6874         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6875         /* .. L0_SEL = 1 */
6876         /* .. ==> 0XF8000748[1:1] = 0x00000001U */
6877         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6878         /* .. L1_SEL = 0 */
6879         /* .. ==> 0XF8000748[2:2] = 0x00000000U */
6880         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6881         /* .. L2_SEL = 0 */
6882         /* .. ==> 0XF8000748[4:3] = 0x00000000U */
6883         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6884         /* .. L3_SEL = 0 */
6885         /* .. ==> 0XF8000748[7:5] = 0x00000000U */
6886         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6887         /* .. Speed = 1 */
6888         /* .. ==> 0XF8000748[8:8] = 0x00000001U */
6889         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6890         /* .. IO_Type = 4 */
6891         /* .. ==> 0XF8000748[11:9] = 0x00000004U */
6892         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6893         /* .. PULLUP = 0 */
6894         /* .. ==> 0XF8000748[12:12] = 0x00000000U */
6895         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6896         /* .. DisableRcvr = 1 */
6897         /* .. ==> 0XF8000748[13:13] = 0x00000001U */
6898         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
6899         /* .. */
6900         EMIT_MASKWRITE(0XF8000748, 0x00003FFFU, 0x00002902U),
6901         /* .. TRI_ENABLE = 0 */
6902         /* .. ==> 0XF800074C[0:0] = 0x00000000U */
6903         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6904         /* .. L0_SEL = 1 */
6905         /* .. ==> 0XF800074C[1:1] = 0x00000001U */
6906         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6907         /* .. L1_SEL = 0 */
6908         /* .. ==> 0XF800074C[2:2] = 0x00000000U */
6909         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6910         /* .. L2_SEL = 0 */
6911         /* .. ==> 0XF800074C[4:3] = 0x00000000U */
6912         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6913         /* .. L3_SEL = 0 */
6914         /* .. ==> 0XF800074C[7:5] = 0x00000000U */
6915         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6916         /* .. Speed = 1 */
6917         /* .. ==> 0XF800074C[8:8] = 0x00000001U */
6918         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6919         /* .. IO_Type = 4 */
6920         /* .. ==> 0XF800074C[11:9] = 0x00000004U */
6921         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6922         /* .. PULLUP = 0 */
6923         /* .. ==> 0XF800074C[12:12] = 0x00000000U */
6924         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6925         /* .. DisableRcvr = 1 */
6926         /* .. ==> 0XF800074C[13:13] = 0x00000001U */
6927         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
6928         /* .. */
6929         EMIT_MASKWRITE(0XF800074C, 0x00003FFFU, 0x00002902U),
6930         /* .. TRI_ENABLE = 0 */
6931         /* .. ==> 0XF8000750[0:0] = 0x00000000U */
6932         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6933         /* .. L0_SEL = 1 */
6934         /* .. ==> 0XF8000750[1:1] = 0x00000001U */
6935         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6936         /* .. L1_SEL = 0 */
6937         /* .. ==> 0XF8000750[2:2] = 0x00000000U */
6938         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6939         /* .. L2_SEL = 0 */
6940         /* .. ==> 0XF8000750[4:3] = 0x00000000U */
6941         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6942         /* .. L3_SEL = 0 */
6943         /* .. ==> 0XF8000750[7:5] = 0x00000000U */
6944         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6945         /* .. Speed = 1 */
6946         /* .. ==> 0XF8000750[8:8] = 0x00000001U */
6947         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6948         /* .. IO_Type = 4 */
6949         /* .. ==> 0XF8000750[11:9] = 0x00000004U */
6950         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6951         /* .. PULLUP = 0 */
6952         /* .. ==> 0XF8000750[12:12] = 0x00000000U */
6953         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6954         /* .. DisableRcvr = 1 */
6955         /* .. ==> 0XF8000750[13:13] = 0x00000001U */
6956         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
6957         /* .. */
6958         EMIT_MASKWRITE(0XF8000750, 0x00003FFFU, 0x00002902U),
6959         /* .. TRI_ENABLE = 0 */
6960         /* .. ==> 0XF8000754[0:0] = 0x00000000U */
6961         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
6962         /* .. L0_SEL = 1 */
6963         /* .. ==> 0XF8000754[1:1] = 0x00000001U */
6964         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6965         /* .. L1_SEL = 0 */
6966         /* .. ==> 0XF8000754[2:2] = 0x00000000U */
6967         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6968         /* .. L2_SEL = 0 */
6969         /* .. ==> 0XF8000754[4:3] = 0x00000000U */
6970         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
6971         /* .. L3_SEL = 0 */
6972         /* .. ==> 0XF8000754[7:5] = 0x00000000U */
6973         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
6974         /* .. Speed = 1 */
6975         /* .. ==> 0XF8000754[8:8] = 0x00000001U */
6976         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
6977         /* .. IO_Type = 4 */
6978         /* .. ==> 0XF8000754[11:9] = 0x00000004U */
6979         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
6980         /* .. PULLUP = 0 */
6981         /* .. ==> 0XF8000754[12:12] = 0x00000000U */
6982         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
6983         /* .. DisableRcvr = 1 */
6984         /* .. ==> 0XF8000754[13:13] = 0x00000001U */
6985         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
6986         /* .. */
6987         EMIT_MASKWRITE(0XF8000754, 0x00003FFFU, 0x00002902U),
6988         /* .. TRI_ENABLE = 1 */
6989         /* .. ==> 0XF8000758[0:0] = 0x00000001U */
6990         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
6991         /* .. L0_SEL = 1 */
6992         /* .. ==> 0XF8000758[1:1] = 0x00000001U */
6993         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
6994         /* .. L1_SEL = 0 */
6995         /* .. ==> 0XF8000758[2:2] = 0x00000000U */
6996         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
6997         /* .. L2_SEL = 0 */
6998         /* .. ==> 0XF8000758[4:3] = 0x00000000U */
6999         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7000         /* .. L3_SEL = 0 */
7001         /* .. ==> 0XF8000758[7:5] = 0x00000000U */
7002         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7003         /* .. Speed = 1 */
7004         /* .. ==> 0XF8000758[8:8] = 0x00000001U */
7005         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7006         /* .. IO_Type = 4 */
7007         /* .. ==> 0XF8000758[11:9] = 0x00000004U */
7008         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
7009         /* .. PULLUP = 0 */
7010         /* .. ==> 0XF8000758[12:12] = 0x00000000U */
7011         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7012         /* .. DisableRcvr = 0 */
7013         /* .. ==> 0XF8000758[13:13] = 0x00000000U */
7014         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7015         /* .. */
7016         EMIT_MASKWRITE(0XF8000758, 0x00003FFFU, 0x00000903U),
7017         /* .. TRI_ENABLE = 1 */
7018         /* .. ==> 0XF800075C[0:0] = 0x00000001U */
7019         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7020         /* .. L0_SEL = 1 */
7021         /* .. ==> 0XF800075C[1:1] = 0x00000001U */
7022         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
7023         /* .. L1_SEL = 0 */
7024         /* .. ==> 0XF800075C[2:2] = 0x00000000U */
7025         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7026         /* .. L2_SEL = 0 */
7027         /* .. ==> 0XF800075C[4:3] = 0x00000000U */
7028         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7029         /* .. L3_SEL = 0 */
7030         /* .. ==> 0XF800075C[7:5] = 0x00000000U */
7031         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7032         /* .. Speed = 1 */
7033         /* .. ==> 0XF800075C[8:8] = 0x00000001U */
7034         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7035         /* .. IO_Type = 4 */
7036         /* .. ==> 0XF800075C[11:9] = 0x00000004U */
7037         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
7038         /* .. PULLUP = 0 */
7039         /* .. ==> 0XF800075C[12:12] = 0x00000000U */
7040         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7041         /* .. DisableRcvr = 0 */
7042         /* .. ==> 0XF800075C[13:13] = 0x00000000U */
7043         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7044         /* .. */
7045         EMIT_MASKWRITE(0XF800075C, 0x00003FFFU, 0x00000903U),
7046         /* .. TRI_ENABLE = 1 */
7047         /* .. ==> 0XF8000760[0:0] = 0x00000001U */
7048         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7049         /* .. L0_SEL = 1 */
7050         /* .. ==> 0XF8000760[1:1] = 0x00000001U */
7051         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
7052         /* .. L1_SEL = 0 */
7053         /* .. ==> 0XF8000760[2:2] = 0x00000000U */
7054         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7055         /* .. L2_SEL = 0 */
7056         /* .. ==> 0XF8000760[4:3] = 0x00000000U */
7057         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7058         /* .. L3_SEL = 0 */
7059         /* .. ==> 0XF8000760[7:5] = 0x00000000U */
7060         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7061         /* .. Speed = 1 */
7062         /* .. ==> 0XF8000760[8:8] = 0x00000001U */
7063         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7064         /* .. IO_Type = 4 */
7065         /* .. ==> 0XF8000760[11:9] = 0x00000004U */
7066         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
7067         /* .. PULLUP = 0 */
7068         /* .. ==> 0XF8000760[12:12] = 0x00000000U */
7069         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7070         /* .. DisableRcvr = 0 */
7071         /* .. ==> 0XF8000760[13:13] = 0x00000000U */
7072         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7073         /* .. */
7074         EMIT_MASKWRITE(0XF8000760, 0x00003FFFU, 0x00000903U),
7075         /* .. TRI_ENABLE = 1 */
7076         /* .. ==> 0XF8000764[0:0] = 0x00000001U */
7077         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7078         /* .. L0_SEL = 1 */
7079         /* .. ==> 0XF8000764[1:1] = 0x00000001U */
7080         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
7081         /* .. L1_SEL = 0 */
7082         /* .. ==> 0XF8000764[2:2] = 0x00000000U */
7083         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7084         /* .. L2_SEL = 0 */
7085         /* .. ==> 0XF8000764[4:3] = 0x00000000U */
7086         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7087         /* .. L3_SEL = 0 */
7088         /* .. ==> 0XF8000764[7:5] = 0x00000000U */
7089         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7090         /* .. Speed = 1 */
7091         /* .. ==> 0XF8000764[8:8] = 0x00000001U */
7092         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7093         /* .. IO_Type = 4 */
7094         /* .. ==> 0XF8000764[11:9] = 0x00000004U */
7095         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
7096         /* .. PULLUP = 0 */
7097         /* .. ==> 0XF8000764[12:12] = 0x00000000U */
7098         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7099         /* .. DisableRcvr = 0 */
7100         /* .. ==> 0XF8000764[13:13] = 0x00000000U */
7101         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7102         /* .. */
7103         EMIT_MASKWRITE(0XF8000764, 0x00003FFFU, 0x00000903U),
7104         /* .. TRI_ENABLE = 1 */
7105         /* .. ==> 0XF8000768[0:0] = 0x00000001U */
7106         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7107         /* .. L0_SEL = 1 */
7108         /* .. ==> 0XF8000768[1:1] = 0x00000001U */
7109         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
7110         /* .. L1_SEL = 0 */
7111         /* .. ==> 0XF8000768[2:2] = 0x00000000U */
7112         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7113         /* .. L2_SEL = 0 */
7114         /* .. ==> 0XF8000768[4:3] = 0x00000000U */
7115         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7116         /* .. L3_SEL = 0 */
7117         /* .. ==> 0XF8000768[7:5] = 0x00000000U */
7118         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7119         /* .. Speed = 1 */
7120         /* .. ==> 0XF8000768[8:8] = 0x00000001U */
7121         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7122         /* .. IO_Type = 4 */
7123         /* .. ==> 0XF8000768[11:9] = 0x00000004U */
7124         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
7125         /* .. PULLUP = 0 */
7126         /* .. ==> 0XF8000768[12:12] = 0x00000000U */
7127         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7128         /* .. DisableRcvr = 0 */
7129         /* .. ==> 0XF8000768[13:13] = 0x00000000U */
7130         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7131         /* .. */
7132         EMIT_MASKWRITE(0XF8000768, 0x00003FFFU, 0x00000903U),
7133         /* .. TRI_ENABLE = 1 */
7134         /* .. ==> 0XF800076C[0:0] = 0x00000001U */
7135         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7136         /* .. L0_SEL = 1 */
7137         /* .. ==> 0XF800076C[1:1] = 0x00000001U */
7138         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
7139         /* .. L1_SEL = 0 */
7140         /* .. ==> 0XF800076C[2:2] = 0x00000000U */
7141         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7142         /* .. L2_SEL = 0 */
7143         /* .. ==> 0XF800076C[4:3] = 0x00000000U */
7144         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7145         /* .. L3_SEL = 0 */
7146         /* .. ==> 0XF800076C[7:5] = 0x00000000U */
7147         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7148         /* .. Speed = 1 */
7149         /* .. ==> 0XF800076C[8:8] = 0x00000001U */
7150         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7151         /* .. IO_Type = 4 */
7152         /* .. ==> 0XF800076C[11:9] = 0x00000004U */
7153         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
7154         /* .. PULLUP = 0 */
7155         /* .. ==> 0XF800076C[12:12] = 0x00000000U */
7156         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7157         /* .. DisableRcvr = 0 */
7158         /* .. ==> 0XF800076C[13:13] = 0x00000000U */
7159         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7160         /* .. */
7161         EMIT_MASKWRITE(0XF800076C, 0x00003FFFU, 0x00000903U),
7162         /* .. TRI_ENABLE = 0 */
7163         /* .. ==> 0XF8000770[0:0] = 0x00000000U */
7164         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7165         /* .. L0_SEL = 0 */
7166         /* .. ==> 0XF8000770[1:1] = 0x00000000U */
7167         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7168         /* .. L1_SEL = 1 */
7169         /* .. ==> 0XF8000770[2:2] = 0x00000001U */
7170         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7171         /* .. L2_SEL = 0 */
7172         /* .. ==> 0XF8000770[4:3] = 0x00000000U */
7173         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7174         /* .. L3_SEL = 0 */
7175         /* .. ==> 0XF8000770[7:5] = 0x00000000U */
7176         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7177         /* .. Speed = 1 */
7178         /* .. ==> 0XF8000770[8:8] = 0x00000001U */
7179         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7180         /* .. IO_Type = 1 */
7181         /* .. ==> 0XF8000770[11:9] = 0x00000001U */
7182         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7183         /* .. PULLUP = 0 */
7184         /* .. ==> 0XF8000770[12:12] = 0x00000000U */
7185         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7186         /* .. DisableRcvr = 0 */
7187         /* .. ==> 0XF8000770[13:13] = 0x00000000U */
7188         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7189         /* .. */
7190         EMIT_MASKWRITE(0XF8000770, 0x00003FFFU, 0x00000304U),
7191         /* .. TRI_ENABLE = 1 */
7192         /* .. ==> 0XF8000774[0:0] = 0x00000001U */
7193         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7194         /* .. L0_SEL = 0 */
7195         /* .. ==> 0XF8000774[1:1] = 0x00000000U */
7196         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7197         /* .. L1_SEL = 1 */
7198         /* .. ==> 0XF8000774[2:2] = 0x00000001U */
7199         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7200         /* .. L2_SEL = 0 */
7201         /* .. ==> 0XF8000774[4:3] = 0x00000000U */
7202         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7203         /* .. L3_SEL = 0 */
7204         /* .. ==> 0XF8000774[7:5] = 0x00000000U */
7205         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7206         /* .. Speed = 1 */
7207         /* .. ==> 0XF8000774[8:8] = 0x00000001U */
7208         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7209         /* .. IO_Type = 1 */
7210         /* .. ==> 0XF8000774[11:9] = 0x00000001U */
7211         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7212         /* .. PULLUP = 0 */
7213         /* .. ==> 0XF8000774[12:12] = 0x00000000U */
7214         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7215         /* .. DisableRcvr = 0 */
7216         /* .. ==> 0XF8000774[13:13] = 0x00000000U */
7217         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7218         /* .. */
7219         EMIT_MASKWRITE(0XF8000774, 0x00003FFFU, 0x00000305U),
7220         /* .. TRI_ENABLE = 0 */
7221         /* .. ==> 0XF8000778[0:0] = 0x00000000U */
7222         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7223         /* .. L0_SEL = 0 */
7224         /* .. ==> 0XF8000778[1:1] = 0x00000000U */
7225         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7226         /* .. L1_SEL = 1 */
7227         /* .. ==> 0XF8000778[2:2] = 0x00000001U */
7228         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7229         /* .. L2_SEL = 0 */
7230         /* .. ==> 0XF8000778[4:3] = 0x00000000U */
7231         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7232         /* .. L3_SEL = 0 */
7233         /* .. ==> 0XF8000778[7:5] = 0x00000000U */
7234         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7235         /* .. Speed = 1 */
7236         /* .. ==> 0XF8000778[8:8] = 0x00000001U */
7237         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7238         /* .. IO_Type = 1 */
7239         /* .. ==> 0XF8000778[11:9] = 0x00000001U */
7240         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7241         /* .. PULLUP = 0 */
7242         /* .. ==> 0XF8000778[12:12] = 0x00000000U */
7243         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7244         /* .. DisableRcvr = 0 */
7245         /* .. ==> 0XF8000778[13:13] = 0x00000000U */
7246         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7247         /* .. */
7248         EMIT_MASKWRITE(0XF8000778, 0x00003FFFU, 0x00000304U),
7249         /* .. TRI_ENABLE = 1 */
7250         /* .. ==> 0XF800077C[0:0] = 0x00000001U */
7251         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7252         /* .. L0_SEL = 0 */
7253         /* .. ==> 0XF800077C[1:1] = 0x00000000U */
7254         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7255         /* .. L1_SEL = 1 */
7256         /* .. ==> 0XF800077C[2:2] = 0x00000001U */
7257         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7258         /* .. L2_SEL = 0 */
7259         /* .. ==> 0XF800077C[4:3] = 0x00000000U */
7260         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7261         /* .. L3_SEL = 0 */
7262         /* .. ==> 0XF800077C[7:5] = 0x00000000U */
7263         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7264         /* .. Speed = 1 */
7265         /* .. ==> 0XF800077C[8:8] = 0x00000001U */
7266         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7267         /* .. IO_Type = 1 */
7268         /* .. ==> 0XF800077C[11:9] = 0x00000001U */
7269         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7270         /* .. PULLUP = 0 */
7271         /* .. ==> 0XF800077C[12:12] = 0x00000000U */
7272         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7273         /* .. DisableRcvr = 0 */
7274         /* .. ==> 0XF800077C[13:13] = 0x00000000U */
7275         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7276         /* .. */
7277         EMIT_MASKWRITE(0XF800077C, 0x00003FFFU, 0x00000305U),
7278         /* .. TRI_ENABLE = 0 */
7279         /* .. ==> 0XF8000780[0:0] = 0x00000000U */
7280         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7281         /* .. L0_SEL = 0 */
7282         /* .. ==> 0XF8000780[1:1] = 0x00000000U */
7283         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7284         /* .. L1_SEL = 1 */
7285         /* .. ==> 0XF8000780[2:2] = 0x00000001U */
7286         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7287         /* .. L2_SEL = 0 */
7288         /* .. ==> 0XF8000780[4:3] = 0x00000000U */
7289         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7290         /* .. L3_SEL = 0 */
7291         /* .. ==> 0XF8000780[7:5] = 0x00000000U */
7292         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7293         /* .. Speed = 1 */
7294         /* .. ==> 0XF8000780[8:8] = 0x00000001U */
7295         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7296         /* .. IO_Type = 1 */
7297         /* .. ==> 0XF8000780[11:9] = 0x00000001U */
7298         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7299         /* .. PULLUP = 0 */
7300         /* .. ==> 0XF8000780[12:12] = 0x00000000U */
7301         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7302         /* .. DisableRcvr = 0 */
7303         /* .. ==> 0XF8000780[13:13] = 0x00000000U */
7304         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7305         /* .. */
7306         EMIT_MASKWRITE(0XF8000780, 0x00003FFFU, 0x00000304U),
7307         /* .. TRI_ENABLE = 0 */
7308         /* .. ==> 0XF8000784[0:0] = 0x00000000U */
7309         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7310         /* .. L0_SEL = 0 */
7311         /* .. ==> 0XF8000784[1:1] = 0x00000000U */
7312         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7313         /* .. L1_SEL = 1 */
7314         /* .. ==> 0XF8000784[2:2] = 0x00000001U */
7315         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7316         /* .. L2_SEL = 0 */
7317         /* .. ==> 0XF8000784[4:3] = 0x00000000U */
7318         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7319         /* .. L3_SEL = 0 */
7320         /* .. ==> 0XF8000784[7:5] = 0x00000000U */
7321         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7322         /* .. Speed = 1 */
7323         /* .. ==> 0XF8000784[8:8] = 0x00000001U */
7324         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7325         /* .. IO_Type = 1 */
7326         /* .. ==> 0XF8000784[11:9] = 0x00000001U */
7327         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7328         /* .. PULLUP = 0 */
7329         /* .. ==> 0XF8000784[12:12] = 0x00000000U */
7330         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7331         /* .. DisableRcvr = 0 */
7332         /* .. ==> 0XF8000784[13:13] = 0x00000000U */
7333         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7334         /* .. */
7335         EMIT_MASKWRITE(0XF8000784, 0x00003FFFU, 0x00000304U),
7336         /* .. TRI_ENABLE = 0 */
7337         /* .. ==> 0XF8000788[0:0] = 0x00000000U */
7338         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7339         /* .. L0_SEL = 0 */
7340         /* .. ==> 0XF8000788[1:1] = 0x00000000U */
7341         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7342         /* .. L1_SEL = 1 */
7343         /* .. ==> 0XF8000788[2:2] = 0x00000001U */
7344         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7345         /* .. L2_SEL = 0 */
7346         /* .. ==> 0XF8000788[4:3] = 0x00000000U */
7347         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7348         /* .. L3_SEL = 0 */
7349         /* .. ==> 0XF8000788[7:5] = 0x00000000U */
7350         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7351         /* .. Speed = 1 */
7352         /* .. ==> 0XF8000788[8:8] = 0x00000001U */
7353         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7354         /* .. IO_Type = 1 */
7355         /* .. ==> 0XF8000788[11:9] = 0x00000001U */
7356         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7357         /* .. PULLUP = 0 */
7358         /* .. ==> 0XF8000788[12:12] = 0x00000000U */
7359         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7360         /* .. DisableRcvr = 0 */
7361         /* .. ==> 0XF8000788[13:13] = 0x00000000U */
7362         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7363         /* .. */
7364         EMIT_MASKWRITE(0XF8000788, 0x00003FFFU, 0x00000304U),
7365         /* .. TRI_ENABLE = 0 */
7366         /* .. ==> 0XF800078C[0:0] = 0x00000000U */
7367         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7368         /* .. L0_SEL = 0 */
7369         /* .. ==> 0XF800078C[1:1] = 0x00000000U */
7370         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7371         /* .. L1_SEL = 1 */
7372         /* .. ==> 0XF800078C[2:2] = 0x00000001U */
7373         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7374         /* .. L2_SEL = 0 */
7375         /* .. ==> 0XF800078C[4:3] = 0x00000000U */
7376         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7377         /* .. L3_SEL = 0 */
7378         /* .. ==> 0XF800078C[7:5] = 0x00000000U */
7379         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7380         /* .. Speed = 1 */
7381         /* .. ==> 0XF800078C[8:8] = 0x00000001U */
7382         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7383         /* .. IO_Type = 1 */
7384         /* .. ==> 0XF800078C[11:9] = 0x00000001U */
7385         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7386         /* .. PULLUP = 0 */
7387         /* .. ==> 0XF800078C[12:12] = 0x00000000U */
7388         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7389         /* .. DisableRcvr = 0 */
7390         /* .. ==> 0XF800078C[13:13] = 0x00000000U */
7391         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7392         /* .. */
7393         EMIT_MASKWRITE(0XF800078C, 0x00003FFFU, 0x00000304U),
7394         /* .. TRI_ENABLE = 1 */
7395         /* .. ==> 0XF8000790[0:0] = 0x00000001U */
7396         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7397         /* .. L0_SEL = 0 */
7398         /* .. ==> 0XF8000790[1:1] = 0x00000000U */
7399         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7400         /* .. L1_SEL = 1 */
7401         /* .. ==> 0XF8000790[2:2] = 0x00000001U */
7402         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7403         /* .. L2_SEL = 0 */
7404         /* .. ==> 0XF8000790[4:3] = 0x00000000U */
7405         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7406         /* .. L3_SEL = 0 */
7407         /* .. ==> 0XF8000790[7:5] = 0x00000000U */
7408         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7409         /* .. Speed = 1 */
7410         /* .. ==> 0XF8000790[8:8] = 0x00000001U */
7411         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7412         /* .. IO_Type = 1 */
7413         /* .. ==> 0XF8000790[11:9] = 0x00000001U */
7414         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7415         /* .. PULLUP = 0 */
7416         /* .. ==> 0XF8000790[12:12] = 0x00000000U */
7417         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7418         /* .. DisableRcvr = 0 */
7419         /* .. ==> 0XF8000790[13:13] = 0x00000000U */
7420         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7421         /* .. */
7422         EMIT_MASKWRITE(0XF8000790, 0x00003FFFU, 0x00000305U),
7423         /* .. TRI_ENABLE = 0 */
7424         /* .. ==> 0XF8000794[0:0] = 0x00000000U */
7425         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7426         /* .. L0_SEL = 0 */
7427         /* .. ==> 0XF8000794[1:1] = 0x00000000U */
7428         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7429         /* .. L1_SEL = 1 */
7430         /* .. ==> 0XF8000794[2:2] = 0x00000001U */
7431         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7432         /* .. L2_SEL = 0 */
7433         /* .. ==> 0XF8000794[4:3] = 0x00000000U */
7434         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7435         /* .. L3_SEL = 0 */
7436         /* .. ==> 0XF8000794[7:5] = 0x00000000U */
7437         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7438         /* .. Speed = 1 */
7439         /* .. ==> 0XF8000794[8:8] = 0x00000001U */
7440         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7441         /* .. IO_Type = 1 */
7442         /* .. ==> 0XF8000794[11:9] = 0x00000001U */
7443         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7444         /* .. PULLUP = 0 */
7445         /* .. ==> 0XF8000794[12:12] = 0x00000000U */
7446         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7447         /* .. DisableRcvr = 0 */
7448         /* .. ==> 0XF8000794[13:13] = 0x00000000U */
7449         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7450         /* .. */
7451         EMIT_MASKWRITE(0XF8000794, 0x00003FFFU, 0x00000304U),
7452         /* .. TRI_ENABLE = 0 */
7453         /* .. ==> 0XF8000798[0:0] = 0x00000000U */
7454         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7455         /* .. L0_SEL = 0 */
7456         /* .. ==> 0XF8000798[1:1] = 0x00000000U */
7457         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7458         /* .. L1_SEL = 1 */
7459         /* .. ==> 0XF8000798[2:2] = 0x00000001U */
7460         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7461         /* .. L2_SEL = 0 */
7462         /* .. ==> 0XF8000798[4:3] = 0x00000000U */
7463         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7464         /* .. L3_SEL = 0 */
7465         /* .. ==> 0XF8000798[7:5] = 0x00000000U */
7466         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7467         /* .. Speed = 1 */
7468         /* .. ==> 0XF8000798[8:8] = 0x00000001U */
7469         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7470         /* .. IO_Type = 1 */
7471         /* .. ==> 0XF8000798[11:9] = 0x00000001U */
7472         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7473         /* .. PULLUP = 0 */
7474         /* .. ==> 0XF8000798[12:12] = 0x00000000U */
7475         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7476         /* .. DisableRcvr = 0 */
7477         /* .. ==> 0XF8000798[13:13] = 0x00000000U */
7478         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7479         /* .. */
7480         EMIT_MASKWRITE(0XF8000798, 0x00003FFFU, 0x00000304U),
7481         /* .. TRI_ENABLE = 0 */
7482         /* .. ==> 0XF800079C[0:0] = 0x00000000U */
7483         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7484         /* .. L0_SEL = 0 */
7485         /* .. ==> 0XF800079C[1:1] = 0x00000000U */
7486         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7487         /* .. L1_SEL = 1 */
7488         /* .. ==> 0XF800079C[2:2] = 0x00000001U */
7489         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
7490         /* .. L2_SEL = 0 */
7491         /* .. ==> 0XF800079C[4:3] = 0x00000000U */
7492         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7493         /* .. L3_SEL = 0 */
7494         /* .. ==> 0XF800079C[7:5] = 0x00000000U */
7495         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7496         /* .. Speed = 1 */
7497         /* .. ==> 0XF800079C[8:8] = 0x00000001U */
7498         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7499         /* .. IO_Type = 1 */
7500         /* .. ==> 0XF800079C[11:9] = 0x00000001U */
7501         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7502         /* .. PULLUP = 0 */
7503         /* .. ==> 0XF800079C[12:12] = 0x00000000U */
7504         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7505         /* .. DisableRcvr = 0 */
7506         /* .. ==> 0XF800079C[13:13] = 0x00000000U */
7507         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7508         /* .. */
7509         EMIT_MASKWRITE(0XF800079C, 0x00003FFFU, 0x00000304U),
7510         /* .. TRI_ENABLE = 0 */
7511         /* .. ==> 0XF80007A0[0:0] = 0x00000000U */
7512         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7513         /* .. L0_SEL = 0 */
7514         /* .. ==> 0XF80007A0[1:1] = 0x00000000U */
7515         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7516         /* .. L1_SEL = 0 */
7517         /* .. ==> 0XF80007A0[2:2] = 0x00000000U */
7518         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7519         /* .. L2_SEL = 0 */
7520         /* .. ==> 0XF80007A0[4:3] = 0x00000000U */
7521         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7522         /* .. L3_SEL = 4 */
7523         /* .. ==> 0XF80007A0[7:5] = 0x00000004U */
7524         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7525         /* .. Speed = 1 */
7526         /* .. ==> 0XF80007A0[8:8] = 0x00000001U */
7527         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7528         /* .. IO_Type = 1 */
7529         /* .. ==> 0XF80007A0[11:9] = 0x00000001U */
7530         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7531         /* .. PULLUP = 0 */
7532         /* .. ==> 0XF80007A0[12:12] = 0x00000000U */
7533         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7534         /* .. DisableRcvr = 0 */
7535         /* .. ==> 0XF80007A0[13:13] = 0x00000000U */
7536         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7537         /* .. */
7538         EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU, 0x00000380U),
7539         /* .. TRI_ENABLE = 0 */
7540         /* .. ==> 0XF80007A4[0:0] = 0x00000000U */
7541         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7542         /* .. L0_SEL = 0 */
7543         /* .. ==> 0XF80007A4[1:1] = 0x00000000U */
7544         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7545         /* .. L1_SEL = 0 */
7546         /* .. ==> 0XF80007A4[2:2] = 0x00000000U */
7547         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7548         /* .. L2_SEL = 0 */
7549         /* .. ==> 0XF80007A4[4:3] = 0x00000000U */
7550         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7551         /* .. L3_SEL = 4 */
7552         /* .. ==> 0XF80007A4[7:5] = 0x00000004U */
7553         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7554         /* .. Speed = 1 */
7555         /* .. ==> 0XF80007A4[8:8] = 0x00000001U */
7556         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7557         /* .. IO_Type = 1 */
7558         /* .. ==> 0XF80007A4[11:9] = 0x00000001U */
7559         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7560         /* .. PULLUP = 0 */
7561         /* .. ==> 0XF80007A4[12:12] = 0x00000000U */
7562         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7563         /* .. DisableRcvr = 0 */
7564         /* .. ==> 0XF80007A4[13:13] = 0x00000000U */
7565         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7566         /* .. */
7567         EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU, 0x00000380U),
7568         /* .. TRI_ENABLE = 0 */
7569         /* .. ==> 0XF80007A8[0:0] = 0x00000000U */
7570         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7571         /* .. L0_SEL = 0 */
7572         /* .. ==> 0XF80007A8[1:1] = 0x00000000U */
7573         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7574         /* .. L1_SEL = 0 */
7575         /* .. ==> 0XF80007A8[2:2] = 0x00000000U */
7576         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7577         /* .. L2_SEL = 0 */
7578         /* .. ==> 0XF80007A8[4:3] = 0x00000000U */
7579         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7580         /* .. L3_SEL = 4 */
7581         /* .. ==> 0XF80007A8[7:5] = 0x00000004U */
7582         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7583         /* .. Speed = 1 */
7584         /* .. ==> 0XF80007A8[8:8] = 0x00000001U */
7585         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7586         /* .. IO_Type = 1 */
7587         /* .. ==> 0XF80007A8[11:9] = 0x00000001U */
7588         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7589         /* .. PULLUP = 0 */
7590         /* .. ==> 0XF80007A8[12:12] = 0x00000000U */
7591         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7592         /* .. DisableRcvr = 0 */
7593         /* .. ==> 0XF80007A8[13:13] = 0x00000000U */
7594         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7595         /* .. */
7596         EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU, 0x00000380U),
7597         /* .. TRI_ENABLE = 0 */
7598         /* .. ==> 0XF80007AC[0:0] = 0x00000000U */
7599         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7600         /* .. L0_SEL = 0 */
7601         /* .. ==> 0XF80007AC[1:1] = 0x00000000U */
7602         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7603         /* .. L1_SEL = 0 */
7604         /* .. ==> 0XF80007AC[2:2] = 0x00000000U */
7605         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7606         /* .. L2_SEL = 0 */
7607         /* .. ==> 0XF80007AC[4:3] = 0x00000000U */
7608         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7609         /* .. L3_SEL = 4 */
7610         /* .. ==> 0XF80007AC[7:5] = 0x00000004U */
7611         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7612         /* .. Speed = 1 */
7613         /* .. ==> 0XF80007AC[8:8] = 0x00000001U */
7614         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7615         /* .. IO_Type = 1 */
7616         /* .. ==> 0XF80007AC[11:9] = 0x00000001U */
7617         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7618         /* .. PULLUP = 0 */
7619         /* .. ==> 0XF80007AC[12:12] = 0x00000000U */
7620         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7621         /* .. DisableRcvr = 0 */
7622         /* .. ==> 0XF80007AC[13:13] = 0x00000000U */
7623         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7624         /* .. */
7625         EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU, 0x00000380U),
7626         /* .. TRI_ENABLE = 0 */
7627         /* .. ==> 0XF80007B0[0:0] = 0x00000000U */
7628         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7629         /* .. L0_SEL = 0 */
7630         /* .. ==> 0XF80007B0[1:1] = 0x00000000U */
7631         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7632         /* .. L1_SEL = 0 */
7633         /* .. ==> 0XF80007B0[2:2] = 0x00000000U */
7634         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7635         /* .. L2_SEL = 0 */
7636         /* .. ==> 0XF80007B0[4:3] = 0x00000000U */
7637         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7638         /* .. L3_SEL = 4 */
7639         /* .. ==> 0XF80007B0[7:5] = 0x00000004U */
7640         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7641         /* .. Speed = 1 */
7642         /* .. ==> 0XF80007B0[8:8] = 0x00000001U */
7643         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7644         /* .. IO_Type = 1 */
7645         /* .. ==> 0XF80007B0[11:9] = 0x00000001U */
7646         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7647         /* .. PULLUP = 0 */
7648         /* .. ==> 0XF80007B0[12:12] = 0x00000000U */
7649         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7650         /* .. DisableRcvr = 0 */
7651         /* .. ==> 0XF80007B0[13:13] = 0x00000000U */
7652         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7653         /* .. */
7654         EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU, 0x00000380U),
7655         /* .. TRI_ENABLE = 0 */
7656         /* .. ==> 0XF80007B4[0:0] = 0x00000000U */
7657         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7658         /* .. L0_SEL = 0 */
7659         /* .. ==> 0XF80007B4[1:1] = 0x00000000U */
7660         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7661         /* .. L1_SEL = 0 */
7662         /* .. ==> 0XF80007B4[2:2] = 0x00000000U */
7663         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7664         /* .. L2_SEL = 0 */
7665         /* .. ==> 0XF80007B4[4:3] = 0x00000000U */
7666         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7667         /* .. L3_SEL = 4 */
7668         /* .. ==> 0XF80007B4[7:5] = 0x00000004U */
7669         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7670         /* .. Speed = 1 */
7671         /* .. ==> 0XF80007B4[8:8] = 0x00000001U */
7672         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7673         /* .. IO_Type = 1 */
7674         /* .. ==> 0XF80007B4[11:9] = 0x00000001U */
7675         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7676         /* .. PULLUP = 0 */
7677         /* .. ==> 0XF80007B4[12:12] = 0x00000000U */
7678         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7679         /* .. DisableRcvr = 0 */
7680         /* .. ==> 0XF80007B4[13:13] = 0x00000000U */
7681         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7682         /* .. */
7683         EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU, 0x00000380U),
7684         /* .. TRI_ENABLE = 0 */
7685         /* .. ==> 0XF80007B8[0:0] = 0x00000000U */
7686         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7687         /* .. L0_SEL = 0 */
7688         /* .. ==> 0XF80007B8[1:1] = 0x00000000U */
7689         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7690         /* .. L1_SEL = 0 */
7691         /* .. ==> 0XF80007B8[2:2] = 0x00000000U */
7692         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7693         /* .. L2_SEL = 0 */
7694         /* .. ==> 0XF80007B8[4:3] = 0x00000000U */
7695         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7696         /* .. L3_SEL = 0 */
7697         /* .. ==> 0XF80007B8[7:5] = 0x00000000U */
7698         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7699         /* .. Speed = 0 */
7700         /* .. ==> 0XF80007B8[8:8] = 0x00000000U */
7701         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7702         /* .. IO_Type = 1 */
7703         /* .. ==> 0XF80007B8[11:9] = 0x00000001U */
7704         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7705         /* .. PULLUP = 1 */
7706         /* .. ==> 0XF80007B8[12:12] = 0x00000001U */
7707         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
7708         /* .. DisableRcvr = 0 */
7709         /* .. ==> 0XF80007B8[13:13] = 0x00000000U */
7710         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7711         /* .. */
7712         EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU, 0x00001200U),
7713         /* .. TRI_ENABLE = 1 */
7714         /* .. ==> 0XF80007BC[0:0] = 0x00000001U */
7715         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7716         /* .. Speed = 0 */
7717         /* .. ==> 0XF80007BC[8:8] = 0x00000000U */
7718         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7719         /* .. IO_Type = 1 */
7720         /* .. ==> 0XF80007BC[11:9] = 0x00000001U */
7721         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7722         /* .. PULLUP = 0 */
7723         /* .. ==> 0XF80007BC[12:12] = 0x00000000U */
7724         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7725         /* .. DisableRcvr = 0 */
7726         /* .. ==> 0XF80007BC[13:13] = 0x00000000U */
7727         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7728         /* .. */
7729         EMIT_MASKWRITE(0XF80007BC, 0x00003F01U, 0x00000201U),
7730         /* .. TRI_ENABLE = 0 */
7731         /* .. ==> 0XF80007C0[0:0] = 0x00000000U */
7732         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7733         /* .. L0_SEL = 0 */
7734         /* .. ==> 0XF80007C0[1:1] = 0x00000000U */
7735         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7736         /* .. L1_SEL = 0 */
7737         /* .. ==> 0XF80007C0[2:2] = 0x00000000U */
7738         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7739         /* .. L2_SEL = 0 */
7740         /* .. ==> 0XF80007C0[4:3] = 0x00000000U */
7741         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7742         /* .. L3_SEL = 7 */
7743         /* .. ==> 0XF80007C0[7:5] = 0x00000007U */
7744         /* ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U */
7745         /* .. Speed = 0 */
7746         /* .. ==> 0XF80007C0[8:8] = 0x00000000U */
7747         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7748         /* .. IO_Type = 1 */
7749         /* .. ==> 0XF80007C0[11:9] = 0x00000001U */
7750         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7751         /* .. PULLUP = 0 */
7752         /* .. ==> 0XF80007C0[12:12] = 0x00000000U */
7753         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7754         /* .. DisableRcvr = 0 */
7755         /* .. ==> 0XF80007C0[13:13] = 0x00000000U */
7756         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7757         /* .. */
7758         EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU, 0x000002E0U),
7759         /* .. TRI_ENABLE = 1 */
7760         /* .. ==> 0XF80007C4[0:0] = 0x00000001U */
7761         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
7762         /* .. L0_SEL = 0 */
7763         /* .. ==> 0XF80007C4[1:1] = 0x00000000U */
7764         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7765         /* .. L1_SEL = 0 */
7766         /* .. ==> 0XF80007C4[2:2] = 0x00000000U */
7767         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7768         /* .. L2_SEL = 0 */
7769         /* .. ==> 0XF80007C4[4:3] = 0x00000000U */
7770         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7771         /* .. L3_SEL = 7 */
7772         /* .. ==> 0XF80007C4[7:5] = 0x00000007U */
7773         /* ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U */
7774         /* .. Speed = 0 */
7775         /* .. ==> 0XF80007C4[8:8] = 0x00000000U */
7776         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7777         /* .. IO_Type = 1 */
7778         /* .. ==> 0XF80007C4[11:9] = 0x00000001U */
7779         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7780         /* .. PULLUP = 0 */
7781         /* .. ==> 0XF80007C4[12:12] = 0x00000000U */
7782         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7783         /* .. DisableRcvr = 0 */
7784         /* .. ==> 0XF80007C4[13:13] = 0x00000000U */
7785         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7786         /* .. */
7787         EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU, 0x000002E1U),
7788         /* .. TRI_ENABLE = 0 */
7789         /* .. ==> 0XF80007C8[0:0] = 0x00000000U */
7790         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7791         /* .. L0_SEL = 0 */
7792         /* .. ==> 0XF80007C8[1:1] = 0x00000000U */
7793         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7794         /* .. L1_SEL = 0 */
7795         /* .. ==> 0XF80007C8[2:2] = 0x00000000U */
7796         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7797         /* .. L2_SEL = 0 */
7798         /* .. ==> 0XF80007C8[4:3] = 0x00000000U */
7799         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7800         /* .. L3_SEL = 0 */
7801         /* .. ==> 0XF80007C8[7:5] = 0x00000000U */
7802         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7803         /* .. Speed = 0 */
7804         /* .. ==> 0XF80007C8[8:8] = 0x00000000U */
7805         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7806         /* .. IO_Type = 1 */
7807         /* .. ==> 0XF80007C8[11:9] = 0x00000001U */
7808         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7809         /* .. PULLUP = 0 */
7810         /* .. ==> 0XF80007C8[12:12] = 0x00000000U */
7811         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7812         /* .. DisableRcvr = 0 */
7813         /* .. ==> 0XF80007C8[13:13] = 0x00000000U */
7814         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7815         /* .. */
7816         EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU, 0x00000200U),
7817         /* .. TRI_ENABLE = 0 */
7818         /* .. ==> 0XF80007CC[0:0] = 0x00000000U */
7819         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7820         /* .. L0_SEL = 0 */
7821         /* .. ==> 0XF80007CC[1:1] = 0x00000000U */
7822         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7823         /* .. L1_SEL = 0 */
7824         /* .. ==> 0XF80007CC[2:2] = 0x00000000U */
7825         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7826         /* .. L2_SEL = 0 */
7827         /* .. ==> 0XF80007CC[4:3] = 0x00000000U */
7828         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7829         /* .. L3_SEL = 0 */
7830         /* .. ==> 0XF80007CC[7:5] = 0x00000000U */
7831         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
7832         /* .. Speed = 0 */
7833         /* .. ==> 0XF80007CC[8:8] = 0x00000000U */
7834         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7835         /* .. IO_Type = 1 */
7836         /* .. ==> 0XF80007CC[11:9] = 0x00000001U */
7837         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7838         /* .. PULLUP = 0 */
7839         /* .. ==> 0XF80007CC[12:12] = 0x00000000U */
7840         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7841         /* .. DisableRcvr = 0 */
7842         /* .. ==> 0XF80007CC[13:13] = 0x00000000U */
7843         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7844         /* .. */
7845         EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU, 0x00000200U),
7846         /* .. TRI_ENABLE = 0 */
7847         /* .. ==> 0XF80007D0[0:0] = 0x00000000U */
7848         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7849         /* .. L0_SEL = 0 */
7850         /* .. ==> 0XF80007D0[1:1] = 0x00000000U */
7851         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7852         /* .. L1_SEL = 0 */
7853         /* .. ==> 0XF80007D0[2:2] = 0x00000000U */
7854         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7855         /* .. L2_SEL = 0 */
7856         /* .. ==> 0XF80007D0[4:3] = 0x00000000U */
7857         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7858         /* .. L3_SEL = 4 */
7859         /* .. ==> 0XF80007D0[7:5] = 0x00000004U */
7860         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7861         /* .. Speed = 0 */
7862         /* .. ==> 0XF80007D0[8:8] = 0x00000000U */
7863         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7864         /* .. IO_Type = 1 */
7865         /* .. ==> 0XF80007D0[11:9] = 0x00000001U */
7866         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7867         /* .. PULLUP = 0 */
7868         /* .. ==> 0XF80007D0[12:12] = 0x00000000U */
7869         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7870         /* .. DisableRcvr = 0 */
7871         /* .. ==> 0XF80007D0[13:13] = 0x00000000U */
7872         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7873         /* .. */
7874         EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU, 0x00000280U),
7875         /* .. TRI_ENABLE = 0 */
7876         /* .. ==> 0XF80007D4[0:0] = 0x00000000U */
7877         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
7878         /* .. L0_SEL = 0 */
7879         /* .. ==> 0XF80007D4[1:1] = 0x00000000U */
7880         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
7881         /* .. L1_SEL = 0 */
7882         /* .. ==> 0XF80007D4[2:2] = 0x00000000U */
7883         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
7884         /* .. L2_SEL = 0 */
7885         /* .. ==> 0XF80007D4[4:3] = 0x00000000U */
7886         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
7887         /* .. L3_SEL = 4 */
7888         /* .. ==> 0XF80007D4[7:5] = 0x00000004U */
7889         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
7890         /* .. Speed = 0 */
7891         /* .. ==> 0XF80007D4[8:8] = 0x00000000U */
7892         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7893         /* .. IO_Type = 1 */
7894         /* .. ==> 0XF80007D4[11:9] = 0x00000001U */
7895         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
7896         /* .. PULLUP = 0 */
7897         /* .. ==> 0XF80007D4[12:12] = 0x00000000U */
7898         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
7899         /* .. DisableRcvr = 0 */
7900         /* .. ==> 0XF80007D4[13:13] = 0x00000000U */
7901         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
7902         /* .. */
7903         EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU, 0x00000280U),
7904         /* .. SDIO0_WP_SEL = 55 */
7905         /* .. ==> 0XF8000830[5:0] = 0x00000037U */
7906         /* ..     ==> MASK : 0x0000003FU    VAL : 0x00000037U */
7907         /* .. SDIO0_CD_SEL = 47 */
7908         /* .. ==> 0XF8000830[21:16] = 0x0000002FU */
7909         /* ..     ==> MASK : 0x003F0000U    VAL : 0x002F0000U */
7910         /* .. */
7911         EMIT_MASKWRITE(0XF8000830, 0x003F003FU, 0x002F0037U),
7912         /* .. FINISH: MIO PROGRAMMING */
7913         /* .. START: LOCK IT BACK */
7914         /* .. LOCK_KEY = 0X767B */
7915         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
7916         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
7917         /* .. */
7918         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
7919         /* .. FINISH: LOCK IT BACK */
7920         /* FINISH: top */
7921         /* */
7922         EMIT_EXIT(),
7923
7924         /* */
7925 };
7926
7927 unsigned long ps7_peripherals_init_data_2_0[] = {
7928         /* START: top */
7929         /* .. START: SLCR SETTINGS */
7930         /* .. UNLOCK_KEY = 0XDF0D */
7931         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
7932         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
7933         /* .. */
7934         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
7935         /* .. FINISH: SLCR SETTINGS */
7936         /* .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS */
7937         /* .. IBUF_DISABLE_MODE = 0x1 */
7938         /* .. ==> 0XF8000B48[7:7] = 0x00000001U */
7939         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
7940         /* .. TERM_DISABLE_MODE = 0x1 */
7941         /* .. ==> 0XF8000B48[8:8] = 0x00000001U */
7942         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7943         /* .. */
7944         EMIT_MASKWRITE(0XF8000B48, 0x00000180U, 0x00000180U),
7945         /* .. IBUF_DISABLE_MODE = 0x1 */
7946         /* .. ==> 0XF8000B4C[7:7] = 0x00000001U */
7947         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
7948         /* .. TERM_DISABLE_MODE = 0x1 */
7949         /* .. ==> 0XF8000B4C[8:8] = 0x00000001U */
7950         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7951         /* .. */
7952         EMIT_MASKWRITE(0XF8000B4C, 0x00000180U, 0x00000180U),
7953         /* .. IBUF_DISABLE_MODE = 0x1 */
7954         /* .. ==> 0XF8000B50[7:7] = 0x00000001U */
7955         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
7956         /* .. TERM_DISABLE_MODE = 0x1 */
7957         /* .. ==> 0XF8000B50[8:8] = 0x00000001U */
7958         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7959         /* .. */
7960         EMIT_MASKWRITE(0XF8000B50, 0x00000180U, 0x00000180U),
7961         /* .. IBUF_DISABLE_MODE = 0x1 */
7962         /* .. ==> 0XF8000B54[7:7] = 0x00000001U */
7963         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
7964         /* .. TERM_DISABLE_MODE = 0x1 */
7965         /* .. ==> 0XF8000B54[8:8] = 0x00000001U */
7966         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
7967         /* .. */
7968         EMIT_MASKWRITE(0XF8000B54, 0x00000180U, 0x00000180U),
7969         /* .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS */
7970         /* .. START: LOCK IT BACK */
7971         /* .. LOCK_KEY = 0X767B */
7972         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
7973         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
7974         /* .. */
7975         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
7976         /* .. FINISH: LOCK IT BACK */
7977         /* .. START: SRAM/NOR SET OPMODE */
7978         /* .. FINISH: SRAM/NOR SET OPMODE */
7979         /* .. START: UART REGISTERS */
7980         /* .. BDIV = 0x6 */
7981         /* .. ==> 0XE0001034[7:0] = 0x00000006U */
7982         /* ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U */
7983         /* .. */
7984         EMIT_MASKWRITE(0XE0001034, 0x000000FFU, 0x00000006U),
7985         /* .. CD = 0x7c */
7986         /* .. ==> 0XE0001018[15:0] = 0x0000007CU */
7987         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000007CU */
7988         /* .. */
7989         EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU, 0x0000007CU),
7990         /* .. STPBRK = 0x0 */
7991         /* .. ==> 0XE0001000[8:8] = 0x00000000U */
7992         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
7993         /* .. STTBRK = 0x0 */
7994         /* .. ==> 0XE0001000[7:7] = 0x00000000U */
7995         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
7996         /* .. RSTTO = 0x0 */
7997         /* .. ==> 0XE0001000[6:6] = 0x00000000U */
7998         /* ..     ==> MASK : 0x00000040U    VAL : 0x00000000U */
7999         /* .. TXDIS = 0x0 */
8000         /* .. ==> 0XE0001000[5:5] = 0x00000000U */
8001         /* ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
8002         /* .. TXEN = 0x1 */
8003         /* .. ==> 0XE0001000[4:4] = 0x00000001U */
8004         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
8005         /* .. RXDIS = 0x0 */
8006         /* .. ==> 0XE0001000[3:3] = 0x00000000U */
8007         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
8008         /* .. RXEN = 0x1 */
8009         /* .. ==> 0XE0001000[2:2] = 0x00000001U */
8010         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
8011         /* .. TXRES = 0x1 */
8012         /* .. ==> 0XE0001000[1:1] = 0x00000001U */
8013         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
8014         /* .. RXRES = 0x1 */
8015         /* .. ==> 0XE0001000[0:0] = 0x00000001U */
8016         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8017         /* .. */
8018         EMIT_MASKWRITE(0XE0001000, 0x000001FFU, 0x00000017U),
8019         /* .. IRMODE = 0x0 */
8020         /* .. ==> 0XE0001004[11:11] = 0x00000000U */
8021         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
8022         /* .. UCLKEN = 0x0 */
8023         /* .. ==> 0XE0001004[10:10] = 0x00000000U */
8024         /* ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
8025         /* .. CHMODE = 0x0 */
8026         /* .. ==> 0XE0001004[9:8] = 0x00000000U */
8027         /* ..     ==> MASK : 0x00000300U    VAL : 0x00000000U */
8028         /* .. NBSTOP = 0x0 */
8029         /* .. ==> 0XE0001004[7:6] = 0x00000000U */
8030         /* ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U */
8031         /* .. PAR = 0x4 */
8032         /* .. ==> 0XE0001004[5:3] = 0x00000004U */
8033         /* ..     ==> MASK : 0x00000038U    VAL : 0x00000020U */
8034         /* .. CHRL = 0x0 */
8035         /* .. ==> 0XE0001004[2:1] = 0x00000000U */
8036         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
8037         /* .. CLKS = 0x0 */
8038         /* .. ==> 0XE0001004[0:0] = 0x00000000U */
8039         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8040         /* .. */
8041         EMIT_MASKWRITE(0XE0001004, 0x00000FFFU, 0x00000020U),
8042         /* .. FINISH: UART REGISTERS */
8043         /* .. START: QSPI REGISTERS */
8044         /* .. Holdb_dr = 1 */
8045         /* .. ==> 0XE000D000[19:19] = 0x00000001U */
8046         /* ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
8047         /* .. */
8048         EMIT_MASKWRITE(0XE000D000, 0x00080000U, 0x00080000U),
8049         /* .. FINISH: QSPI REGISTERS */
8050         /* .. START: PL POWER ON RESET REGISTERS */
8051         /* .. PCFG_POR_CNT_4K = 0 */
8052         /* .. ==> 0XF8007000[29:29] = 0x00000000U */
8053         /* ..     ==> MASK : 0x20000000U    VAL : 0x00000000U */
8054         /* .. */
8055         EMIT_MASKWRITE(0XF8007000, 0x20000000U, 0x00000000U),
8056         /* .. FINISH: PL POWER ON RESET REGISTERS */
8057         /* .. START: SMC TIMING CALCULATION REGISTER UPDATE */
8058         /* .. .. START: NAND SET CYCLE */
8059         /* .. .. FINISH: NAND SET CYCLE */
8060         /* .. .. START: OPMODE */
8061         /* .. .. FINISH: OPMODE */
8062         /* .. .. START: DIRECT COMMAND */
8063         /* .. .. FINISH: DIRECT COMMAND */
8064         /* .. .. START: SRAM/NOR CS0 SET CYCLE */
8065         /* .. .. FINISH: SRAM/NOR CS0 SET CYCLE */
8066         /* .. .. START: DIRECT COMMAND */
8067         /* .. .. FINISH: DIRECT COMMAND */
8068         /* .. .. START: NOR CS0 BASE ADDRESS */
8069         /* .. .. FINISH: NOR CS0 BASE ADDRESS */
8070         /* .. .. START: SRAM/NOR CS1 SET CYCLE */
8071         /* .. .. FINISH: SRAM/NOR CS1 SET CYCLE */
8072         /* .. .. START: DIRECT COMMAND */
8073         /* .. .. FINISH: DIRECT COMMAND */
8074         /* .. .. START: NOR CS1 BASE ADDRESS */
8075         /* .. .. FINISH: NOR CS1 BASE ADDRESS */
8076         /* .. .. START: USB RESET */
8077         /* .. .. .. START: USB0 RESET */
8078         /* .. .. .. .. START: DIR MODE BANK 0 */
8079         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
8080         /* .. .. .. .. START: DIR MODE BANK 1 */
8081         /* .. .. .. .. DIRECTION_1 = 0x4000 */
8082         /* .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U */
8083         /* .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U */
8084         /* .. .. .. .. */
8085         EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU, 0x00004000U),
8086         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
8087         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8088         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8089         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8090         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8091         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8092         /* .. .. .. .. MASK_1_LSW = 0xbfff */
8093         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
8094         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
8095         /* .. .. .. .. DATA_1_LSW = 0x4000 */
8096         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U */
8097         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U */
8098         /* .. .. .. .. */
8099         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF4000U),
8100         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8101         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8102         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8103         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
8104         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
8105         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
8106         /* .. .. .. .. OP_ENABLE_1 = 0x4000 */
8107         /* .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U */
8108         /* .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U */
8109         /* .. .. .. .. */
8110         EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU, 0x00004000U),
8111         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
8112         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
8113         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
8114         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
8115         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
8116         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
8117         /* .. .. .. .. MASK_1_LSW = 0xbfff */
8118         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
8119         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
8120         /* .. .. .. .. DATA_1_LSW = 0x0 */
8121         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U */
8122         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U */
8123         /* .. .. .. .. */
8124         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF0000U),
8125         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
8126         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
8127         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
8128         /* .. .. .. .. START: ADD 1 MS DELAY */
8129         /* .. .. .. .. */
8130         EMIT_MASKDELAY(0XF8F00200, 1),
8131         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
8132         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8133         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8134         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8135         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8136         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8137         /* .. .. .. .. MASK_1_LSW = 0xbfff */
8138         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
8139         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
8140         /* .. .. .. .. DATA_1_LSW = 0x4000 */
8141         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U */
8142         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U */
8143         /* .. .. .. .. */
8144         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF4000U),
8145         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8146         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8147         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8148         /* .. .. .. FINISH: USB0 RESET */
8149         /* .. .. .. START: USB1 RESET */
8150         /* .. .. .. .. START: DIR MODE BANK 0 */
8151         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
8152         /* .. .. .. .. START: DIR MODE BANK 1 */
8153         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
8154         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8155         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8156         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8157         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8158         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8159         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8160         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8161         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8162         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
8163         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
8164         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
8165         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
8166         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
8167         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
8168         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
8169         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
8170         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
8171         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
8172         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
8173         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
8174         /* .. .. .. .. START: ADD 1 MS DELAY */
8175         /* .. .. .. .. */
8176         EMIT_MASKDELAY(0XF8F00200, 1),
8177         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
8178         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8179         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8180         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8181         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8182         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8183         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8184         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8185         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8186         /* .. .. .. FINISH: USB1 RESET */
8187         /* .. .. FINISH: USB RESET */
8188         /* .. .. START: ENET RESET */
8189         /* .. .. .. START: ENET0 RESET */
8190         /* .. .. .. .. START: DIR MODE BANK 0 */
8191         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
8192         /* .. .. .. .. START: DIR MODE BANK 1 */
8193         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
8194         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8195         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8196         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8197         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8198         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8199         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8200         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8201         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8202         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
8203         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
8204         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
8205         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
8206         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
8207         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
8208         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
8209         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
8210         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
8211         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
8212         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
8213         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
8214         /* .. .. .. .. START: ADD 1 MS DELAY */
8215         /* .. .. .. .. */
8216         EMIT_MASKDELAY(0XF8F00200, 1),
8217         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
8218         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8219         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8220         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8221         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8222         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8223         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8224         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8225         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8226         /* .. .. .. FINISH: ENET0 RESET */
8227         /* .. .. .. START: ENET1 RESET */
8228         /* .. .. .. .. START: DIR MODE BANK 0 */
8229         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
8230         /* .. .. .. .. START: DIR MODE BANK 1 */
8231         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
8232         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8233         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8234         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8235         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8236         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8237         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8238         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8239         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8240         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
8241         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
8242         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
8243         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
8244         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
8245         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
8246         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
8247         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
8248         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
8249         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
8250         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
8251         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
8252         /* .. .. .. .. START: ADD 1 MS DELAY */
8253         /* .. .. .. .. */
8254         EMIT_MASKDELAY(0XF8F00200, 1),
8255         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
8256         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8257         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8258         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8259         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8260         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8261         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8262         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8263         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8264         /* .. .. .. FINISH: ENET1 RESET */
8265         /* .. .. FINISH: ENET RESET */
8266         /* .. .. START: I2C RESET */
8267         /* .. .. .. START: I2C0 RESET */
8268         /* .. .. .. .. START: DIR MODE GPIO BANK0 */
8269         /* .. .. .. .. FINISH: DIR MODE GPIO BANK0 */
8270         /* .. .. .. .. START: DIR MODE GPIO BANK1 */
8271         /* .. .. .. .. FINISH: DIR MODE GPIO BANK1 */
8272         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8273         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8274         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8275         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8276         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8277         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8278         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8279         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8280         /* .. .. .. .. START: OUTPUT ENABLE */
8281         /* .. .. .. .. FINISH: OUTPUT ENABLE */
8282         /* .. .. .. .. START: OUTPUT ENABLE */
8283         /* .. .. .. .. FINISH: OUTPUT ENABLE */
8284         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
8285         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
8286         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
8287         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
8288         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
8289         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
8290         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
8291         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
8292         /* .. .. .. .. START: ADD 1 MS DELAY */
8293         /* .. .. .. .. */
8294         EMIT_MASKDELAY(0XF8F00200, 1),
8295         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
8296         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8297         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8298         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8299         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8300         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8301         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8302         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8303         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8304         /* .. .. .. FINISH: I2C0 RESET */
8305         /* .. .. .. START: I2C1 RESET */
8306         /* .. .. .. .. START: DIR MODE GPIO BANK0 */
8307         /* .. .. .. .. FINISH: DIR MODE GPIO BANK0 */
8308         /* .. .. .. .. START: DIR MODE GPIO BANK1 */
8309         /* .. .. .. .. FINISH: DIR MODE GPIO BANK1 */
8310         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8311         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8312         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8313         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8314         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8315         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8316         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8317         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8318         /* .. .. .. .. START: OUTPUT ENABLE */
8319         /* .. .. .. .. FINISH: OUTPUT ENABLE */
8320         /* .. .. .. .. START: OUTPUT ENABLE */
8321         /* .. .. .. .. FINISH: OUTPUT ENABLE */
8322         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
8323         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
8324         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
8325         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
8326         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
8327         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
8328         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
8329         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
8330         /* .. .. .. .. START: ADD 1 MS DELAY */
8331         /* .. .. .. .. */
8332         EMIT_MASKDELAY(0XF8F00200, 1),
8333         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
8334         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8335         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8336         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
8337         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
8338         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
8339         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
8340         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
8341         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
8342         /* .. .. .. FINISH: I2C1 RESET */
8343         /* .. .. FINISH: I2C RESET */
8344         /* .. .. START: NOR CHIP SELECT */
8345         /* .. .. .. START: DIR MODE BANK 0 */
8346         /* .. .. .. FINISH: DIR MODE BANK 0 */
8347         /* .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
8348         /* .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
8349         /* .. .. .. START: OUTPUT ENABLE BANK 0 */
8350         /* .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
8351         /* .. .. FINISH: NOR CHIP SELECT */
8352         /* .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE */
8353         /* FINISH: top */
8354         /* */
8355         EMIT_EXIT(),
8356
8357         /* */
8358 };
8359
8360 unsigned long ps7_post_config_2_0[] = {
8361         /* START: top */
8362         /* .. START: SLCR SETTINGS */
8363         /* .. UNLOCK_KEY = 0XDF0D */
8364         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
8365         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
8366         /* .. */
8367         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
8368         /* .. FINISH: SLCR SETTINGS */
8369         /* .. START: ENABLING LEVEL SHIFTER */
8370         /* .. USER_INP_ICT_EN_0 = 3 */
8371         /* .. ==> 0XF8000900[1:0] = 0x00000003U */
8372         /* ..     ==> MASK : 0x00000003U    VAL : 0x00000003U */
8373         /* .. USER_INP_ICT_EN_1 = 3 */
8374         /* .. ==> 0XF8000900[3:2] = 0x00000003U */
8375         /* ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU */
8376         /* .. */
8377         EMIT_MASKWRITE(0XF8000900, 0x0000000FU, 0x0000000FU),
8378         /* .. FINISH: ENABLING LEVEL SHIFTER */
8379         /* .. START: FPGA RESETS TO 0 */
8380         /* .. reserved_3 = 0 */
8381         /* .. ==> 0XF8000240[31:25] = 0x00000000U */
8382         /* ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U */
8383         /* .. FPGA_ACP_RST = 0 */
8384         /* .. ==> 0XF8000240[24:24] = 0x00000000U */
8385         /* ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
8386         /* .. FPGA_AXDS3_RST = 0 */
8387         /* .. ==> 0XF8000240[23:23] = 0x00000000U */
8388         /* ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
8389         /* .. FPGA_AXDS2_RST = 0 */
8390         /* .. ==> 0XF8000240[22:22] = 0x00000000U */
8391         /* ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
8392         /* .. FPGA_AXDS1_RST = 0 */
8393         /* .. ==> 0XF8000240[21:21] = 0x00000000U */
8394         /* ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
8395         /* .. FPGA_AXDS0_RST = 0 */
8396         /* .. ==> 0XF8000240[20:20] = 0x00000000U */
8397         /* ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
8398         /* .. reserved_2 = 0 */
8399         /* .. ==> 0XF8000240[19:18] = 0x00000000U */
8400         /* ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U */
8401         /* .. FSSW1_FPGA_RST = 0 */
8402         /* .. ==> 0XF8000240[17:17] = 0x00000000U */
8403         /* ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
8404         /* .. FSSW0_FPGA_RST = 0 */
8405         /* .. ==> 0XF8000240[16:16] = 0x00000000U */
8406         /* ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
8407         /* .. reserved_1 = 0 */
8408         /* .. ==> 0XF8000240[15:14] = 0x00000000U */
8409         /* ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U */
8410         /* .. FPGA_FMSW1_RST = 0 */
8411         /* .. ==> 0XF8000240[13:13] = 0x00000000U */
8412         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
8413         /* .. FPGA_FMSW0_RST = 0 */
8414         /* .. ==> 0XF8000240[12:12] = 0x00000000U */
8415         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
8416         /* .. FPGA_DMA3_RST = 0 */
8417         /* .. ==> 0XF8000240[11:11] = 0x00000000U */
8418         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
8419         /* .. FPGA_DMA2_RST = 0 */
8420         /* .. ==> 0XF8000240[10:10] = 0x00000000U */
8421         /* ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
8422         /* .. FPGA_DMA1_RST = 0 */
8423         /* .. ==> 0XF8000240[9:9] = 0x00000000U */
8424         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
8425         /* .. FPGA_DMA0_RST = 0 */
8426         /* .. ==> 0XF8000240[8:8] = 0x00000000U */
8427         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
8428         /* .. reserved = 0 */
8429         /* .. ==> 0XF8000240[7:4] = 0x00000000U */
8430         /* ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
8431         /* .. FPGA3_OUT_RST = 0 */
8432         /* .. ==> 0XF8000240[3:3] = 0x00000000U */
8433         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
8434         /* .. FPGA2_OUT_RST = 0 */
8435         /* .. ==> 0XF8000240[2:2] = 0x00000000U */
8436         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
8437         /* .. FPGA1_OUT_RST = 0 */
8438         /* .. ==> 0XF8000240[1:1] = 0x00000000U */
8439         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
8440         /* .. FPGA0_OUT_RST = 0 */
8441         /* .. ==> 0XF8000240[0:0] = 0x00000000U */
8442         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8443         /* .. */
8444         EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU, 0x00000000U),
8445         /* .. FINISH: FPGA RESETS TO 0 */
8446         /* .. START: AFI REGISTERS */
8447         /* .. .. START: AFI0 REGISTERS */
8448         /* .. .. FINISH: AFI0 REGISTERS */
8449         /* .. .. START: AFI1 REGISTERS */
8450         /* .. .. FINISH: AFI1 REGISTERS */
8451         /* .. .. START: AFI2 REGISTERS */
8452         /* .. .. FINISH: AFI2 REGISTERS */
8453         /* .. .. START: AFI3 REGISTERS */
8454         /* .. .. FINISH: AFI3 REGISTERS */
8455         /* .. FINISH: AFI REGISTERS */
8456         /* .. START: LOCK IT BACK */
8457         /* .. LOCK_KEY = 0X767B */
8458         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
8459         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
8460         /* .. */
8461         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
8462         /* .. FINISH: LOCK IT BACK */
8463         /* FINISH: top */
8464         /* */
8465         EMIT_EXIT(),
8466
8467         /* */
8468 };
8469
8470 unsigned long ps7_debug_2_0[] = {
8471         /* START: top */
8472         /* .. START: CROSS TRIGGER CONFIGURATIONS */
8473         /* .. .. START: UNLOCKING CTI REGISTERS */
8474         /* .. .. KEY = 0XC5ACCE55 */
8475         /* .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U */
8476         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U */
8477         /* .. .. */
8478         EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU, 0xC5ACCE55U),
8479         /* .. .. KEY = 0XC5ACCE55 */
8480         /* .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U */
8481         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U */
8482         /* .. .. */
8483         EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU, 0xC5ACCE55U),
8484         /* .. .. KEY = 0XC5ACCE55 */
8485         /* .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U */
8486         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U */
8487         /* .. .. */
8488         EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU, 0xC5ACCE55U),
8489         /* .. .. FINISH: UNLOCKING CTI REGISTERS */
8490         /* .. .. START: ENABLING CTI MODULES AND CHANNELS */
8491         /* .. .. FINISH: ENABLING CTI MODULES AND CHANNELS */
8492         /* .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS */
8493         /* .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS */
8494         /* .. FINISH: CROSS TRIGGER CONFIGURATIONS */
8495         /* FINISH: top */
8496         /* */
8497         EMIT_EXIT(),
8498
8499         /* */
8500 };
8501
8502 unsigned long ps7_pll_init_data_1_0[] = {
8503         /* START: top */
8504         /* .. START: SLCR SETTINGS */
8505         /* .. UNLOCK_KEY = 0XDF0D */
8506         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
8507         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
8508         /* .. */
8509         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
8510         /* .. FINISH: SLCR SETTINGS */
8511         /* .. START: PLL SLCR REGISTERS */
8512         /* .. .. START: ARM PLL INIT */
8513         /* .. .. PLL_RES = 0xc */
8514         /* .. .. ==> 0XF8000110[7:4] = 0x0000000CU */
8515         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
8516         /* .. .. PLL_CP = 0x2 */
8517         /* .. .. ==> 0XF8000110[11:8] = 0x00000002U */
8518         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
8519         /* .. .. LOCK_CNT = 0x177 */
8520         /* .. .. ==> 0XF8000110[21:12] = 0x00000177U */
8521         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00177000U */
8522         /* .. .. */
8523         EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U, 0x001772C0U),
8524         /* .. .. .. START: UPDATE FB_DIV */
8525         /* .. .. .. PLL_FDIV = 0x1a */
8526         /* .. .. .. ==> 0XF8000100[18:12] = 0x0000001AU */
8527         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x0001A000U */
8528         /* .. .. .. */
8529         EMIT_MASKWRITE(0XF8000100, 0x0007F000U, 0x0001A000U),
8530         /* .. .. .. FINISH: UPDATE FB_DIV */
8531         /* .. .. .. START: BY PASS PLL */
8532         /* .. .. .. PLL_BYPASS_FORCE = 1 */
8533         /* .. .. .. ==> 0XF8000100[4:4] = 0x00000001U */
8534         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
8535         /* .. .. .. */
8536         EMIT_MASKWRITE(0XF8000100, 0x00000010U, 0x00000010U),
8537         /* .. .. .. FINISH: BY PASS PLL */
8538         /* .. .. .. START: ASSERT RESET */
8539         /* .. .. .. PLL_RESET = 1 */
8540         /* .. .. .. ==> 0XF8000100[0:0] = 0x00000001U */
8541         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8542         /* .. .. .. */
8543         EMIT_MASKWRITE(0XF8000100, 0x00000001U, 0x00000001U),
8544         /* .. .. .. FINISH: ASSERT RESET */
8545         /* .. .. .. START: DEASSERT RESET */
8546         /* .. .. .. PLL_RESET = 0 */
8547         /* .. .. .. ==> 0XF8000100[0:0] = 0x00000000U */
8548         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8549         /* .. .. .. */
8550         EMIT_MASKWRITE(0XF8000100, 0x00000001U, 0x00000000U),
8551         /* .. .. .. FINISH: DEASSERT RESET */
8552         /* .. .. .. START: CHECK PLL STATUS */
8553         /* .. .. .. ARM_PLL_LOCK = 1 */
8554         /* .. .. .. ==> 0XF800010C[0:0] = 0x00000001U */
8555         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8556         /* .. .. .. */
8557         EMIT_MASKPOLL(0XF800010C, 0x00000001U),
8558         /* .. .. .. FINISH: CHECK PLL STATUS */
8559         /* .. .. .. START: REMOVE PLL BY PASS */
8560         /* .. .. .. PLL_BYPASS_FORCE = 0 */
8561         /* .. .. .. ==> 0XF8000100[4:4] = 0x00000000U */
8562         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
8563         /* .. .. .. */
8564         EMIT_MASKWRITE(0XF8000100, 0x00000010U, 0x00000000U),
8565         /* .. .. .. FINISH: REMOVE PLL BY PASS */
8566         /* .. .. .. SRCSEL = 0x0 */
8567         /* .. .. .. ==> 0XF8000120[5:4] = 0x00000000U */
8568         /* .. .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8569         /* .. .. .. DIVISOR = 0x2 */
8570         /* .. .. .. ==> 0XF8000120[13:8] = 0x00000002U */
8571         /* .. .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000200U */
8572         /* .. .. .. CPU_6OR4XCLKACT = 0x1 */
8573         /* .. .. .. ==> 0XF8000120[24:24] = 0x00000001U */
8574         /* .. .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U */
8575         /* .. .. .. CPU_3OR2XCLKACT = 0x1 */
8576         /* .. .. .. ==> 0XF8000120[25:25] = 0x00000001U */
8577         /* .. .. ..     ==> MASK : 0x02000000U    VAL : 0x02000000U */
8578         /* .. .. .. CPU_2XCLKACT = 0x1 */
8579         /* .. .. .. ==> 0XF8000120[26:26] = 0x00000001U */
8580         /* .. .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U */
8581         /* .. .. .. CPU_1XCLKACT = 0x1 */
8582         /* .. .. .. ==> 0XF8000120[27:27] = 0x00000001U */
8583         /* .. .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U */
8584         /* .. .. .. CPU_PERI_CLKACT = 0x1 */
8585         /* .. .. .. ==> 0XF8000120[28:28] = 0x00000001U */
8586         /* .. .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
8587         /* .. .. .. */
8588         EMIT_MASKWRITE(0XF8000120, 0x1F003F30U, 0x1F000200U),
8589         /* .. .. FINISH: ARM PLL INIT */
8590         /* .. .. START: DDR PLL INIT */
8591         /* .. .. PLL_RES = 0xc */
8592         /* .. .. ==> 0XF8000114[7:4] = 0x0000000CU */
8593         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
8594         /* .. .. PLL_CP = 0x2 */
8595         /* .. .. ==> 0XF8000114[11:8] = 0x00000002U */
8596         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
8597         /* .. .. LOCK_CNT = 0x1db */
8598         /* .. .. ==> 0XF8000114[21:12] = 0x000001DBU */
8599         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x001DB000U */
8600         /* .. .. */
8601         EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U, 0x001DB2C0U),
8602         /* .. .. .. START: UPDATE FB_DIV */
8603         /* .. .. .. PLL_FDIV = 0x15 */
8604         /* .. .. .. ==> 0XF8000104[18:12] = 0x00000015U */
8605         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00015000U */
8606         /* .. .. .. */
8607         EMIT_MASKWRITE(0XF8000104, 0x0007F000U, 0x00015000U),
8608         /* .. .. .. FINISH: UPDATE FB_DIV */
8609         /* .. .. .. START: BY PASS PLL */
8610         /* .. .. .. PLL_BYPASS_FORCE = 1 */
8611         /* .. .. .. ==> 0XF8000104[4:4] = 0x00000001U */
8612         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
8613         /* .. .. .. */
8614         EMIT_MASKWRITE(0XF8000104, 0x00000010U, 0x00000010U),
8615         /* .. .. .. FINISH: BY PASS PLL */
8616         /* .. .. .. START: ASSERT RESET */
8617         /* .. .. .. PLL_RESET = 1 */
8618         /* .. .. .. ==> 0XF8000104[0:0] = 0x00000001U */
8619         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8620         /* .. .. .. */
8621         EMIT_MASKWRITE(0XF8000104, 0x00000001U, 0x00000001U),
8622         /* .. .. .. FINISH: ASSERT RESET */
8623         /* .. .. .. START: DEASSERT RESET */
8624         /* .. .. .. PLL_RESET = 0 */
8625         /* .. .. .. ==> 0XF8000104[0:0] = 0x00000000U */
8626         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8627         /* .. .. .. */
8628         EMIT_MASKWRITE(0XF8000104, 0x00000001U, 0x00000000U),
8629         /* .. .. .. FINISH: DEASSERT RESET */
8630         /* .. .. .. START: CHECK PLL STATUS */
8631         /* .. .. .. DDR_PLL_LOCK = 1 */
8632         /* .. .. .. ==> 0XF800010C[1:1] = 0x00000001U */
8633         /* .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
8634         /* .. .. .. */
8635         EMIT_MASKPOLL(0XF800010C, 0x00000002U),
8636         /* .. .. .. FINISH: CHECK PLL STATUS */
8637         /* .. .. .. START: REMOVE PLL BY PASS */
8638         /* .. .. .. PLL_BYPASS_FORCE = 0 */
8639         /* .. .. .. ==> 0XF8000104[4:4] = 0x00000000U */
8640         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
8641         /* .. .. .. */
8642         EMIT_MASKWRITE(0XF8000104, 0x00000010U, 0x00000000U),
8643         /* .. .. .. FINISH: REMOVE PLL BY PASS */
8644         /* .. .. .. DDR_3XCLKACT = 0x1 */
8645         /* .. .. .. ==> 0XF8000124[0:0] = 0x00000001U */
8646         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8647         /* .. .. .. DDR_2XCLKACT = 0x1 */
8648         /* .. .. .. ==> 0XF8000124[1:1] = 0x00000001U */
8649         /* .. .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
8650         /* .. .. .. DDR_3XCLK_DIVISOR = 0x2 */
8651         /* .. .. .. ==> 0XF8000124[25:20] = 0x00000002U */
8652         /* .. .. ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U */
8653         /* .. .. .. DDR_2XCLK_DIVISOR = 0x3 */
8654         /* .. .. .. ==> 0XF8000124[31:26] = 0x00000003U */
8655         /* .. .. ..     ==> MASK : 0xFC000000U    VAL : 0x0C000000U */
8656         /* .. .. .. */
8657         EMIT_MASKWRITE(0XF8000124, 0xFFF00003U, 0x0C200003U),
8658         /* .. .. FINISH: DDR PLL INIT */
8659         /* .. .. START: IO PLL INIT */
8660         /* .. .. PLL_RES = 0xc */
8661         /* .. .. ==> 0XF8000118[7:4] = 0x0000000CU */
8662         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x000000C0U */
8663         /* .. .. PLL_CP = 0x2 */
8664         /* .. .. ==> 0XF8000118[11:8] = 0x00000002U */
8665         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
8666         /* .. .. LOCK_CNT = 0x1f4 */
8667         /* .. .. ==> 0XF8000118[21:12] = 0x000001F4U */
8668         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x001F4000U */
8669         /* .. .. */
8670         EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U, 0x001F42C0U),
8671         /* .. .. .. START: UPDATE FB_DIV */
8672         /* .. .. .. PLL_FDIV = 0x14 */
8673         /* .. .. .. ==> 0XF8000108[18:12] = 0x00000014U */
8674         /* .. .. ..     ==> MASK : 0x0007F000U    VAL : 0x00014000U */
8675         /* .. .. .. */
8676         EMIT_MASKWRITE(0XF8000108, 0x0007F000U, 0x00014000U),
8677         /* .. .. .. FINISH: UPDATE FB_DIV */
8678         /* .. .. .. START: BY PASS PLL */
8679         /* .. .. .. PLL_BYPASS_FORCE = 1 */
8680         /* .. .. .. ==> 0XF8000108[4:4] = 0x00000001U */
8681         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
8682         /* .. .. .. */
8683         EMIT_MASKWRITE(0XF8000108, 0x00000010U, 0x00000010U),
8684         /* .. .. .. FINISH: BY PASS PLL */
8685         /* .. .. .. START: ASSERT RESET */
8686         /* .. .. .. PLL_RESET = 1 */
8687         /* .. .. .. ==> 0XF8000108[0:0] = 0x00000001U */
8688         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8689         /* .. .. .. */
8690         EMIT_MASKWRITE(0XF8000108, 0x00000001U, 0x00000001U),
8691         /* .. .. .. FINISH: ASSERT RESET */
8692         /* .. .. .. START: DEASSERT RESET */
8693         /* .. .. .. PLL_RESET = 0 */
8694         /* .. .. .. ==> 0XF8000108[0:0] = 0x00000000U */
8695         /* .. .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8696         /* .. .. .. */
8697         EMIT_MASKWRITE(0XF8000108, 0x00000001U, 0x00000000U),
8698         /* .. .. .. FINISH: DEASSERT RESET */
8699         /* .. .. .. START: CHECK PLL STATUS */
8700         /* .. .. .. IO_PLL_LOCK = 1 */
8701         /* .. .. .. ==> 0XF800010C[2:2] = 0x00000001U */
8702         /* .. .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
8703         /* .. .. .. */
8704         EMIT_MASKPOLL(0XF800010C, 0x00000004U),
8705         /* .. .. .. FINISH: CHECK PLL STATUS */
8706         /* .. .. .. START: REMOVE PLL BY PASS */
8707         /* .. .. .. PLL_BYPASS_FORCE = 0 */
8708         /* .. .. .. ==> 0XF8000108[4:4] = 0x00000000U */
8709         /* .. .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
8710         /* .. .. .. */
8711         EMIT_MASKWRITE(0XF8000108, 0x00000010U, 0x00000000U),
8712         /* .. .. .. FINISH: REMOVE PLL BY PASS */
8713         /* .. .. FINISH: IO PLL INIT */
8714         /* .. FINISH: PLL SLCR REGISTERS */
8715         /* .. START: LOCK IT BACK */
8716         /* .. LOCK_KEY = 0X767B */
8717         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
8718         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
8719         /* .. */
8720         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
8721         /* .. FINISH: LOCK IT BACK */
8722         /* FINISH: top */
8723         /* */
8724         EMIT_EXIT(),
8725
8726         /* */
8727 };
8728
8729 unsigned long ps7_clock_init_data_1_0[] = {
8730         /* START: top */
8731         /* .. START: SLCR SETTINGS */
8732         /* .. UNLOCK_KEY = 0XDF0D */
8733         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
8734         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
8735         /* .. */
8736         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
8737         /* .. FINISH: SLCR SETTINGS */
8738         /* .. START: CLOCK CONTROL SLCR REGISTERS */
8739         /* .. CLKACT = 0x1 */
8740         /* .. ==> 0XF8000128[0:0] = 0x00000001U */
8741         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8742         /* .. DIVISOR0 = 0x34 */
8743         /* .. ==> 0XF8000128[13:8] = 0x00000034U */
8744         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00003400U */
8745         /* .. DIVISOR1 = 0x2 */
8746         /* .. ==> 0XF8000128[25:20] = 0x00000002U */
8747         /* ..     ==> MASK : 0x03F00000U    VAL : 0x00200000U */
8748         /* .. */
8749         EMIT_MASKWRITE(0XF8000128, 0x03F03F01U, 0x00203401U),
8750         /* .. CLKACT = 0x1 */
8751         /* .. ==> 0XF8000138[0:0] = 0x00000001U */
8752         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8753         /* .. SRCSEL = 0x0 */
8754         /* .. ==> 0XF8000138[4:4] = 0x00000000U */
8755         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
8756         /* .. */
8757         EMIT_MASKWRITE(0XF8000138, 0x00000011U, 0x00000001U),
8758         /* .. CLKACT = 0x1 */
8759         /* .. ==> 0XF8000140[0:0] = 0x00000001U */
8760         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8761         /* .. SRCSEL = 0x0 */
8762         /* .. ==> 0XF8000140[6:4] = 0x00000000U */
8763         /* ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
8764         /* .. DIVISOR = 0x8 */
8765         /* .. ==> 0XF8000140[13:8] = 0x00000008U */
8766         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000800U */
8767         /* .. DIVISOR1 = 0x1 */
8768         /* .. ==> 0XF8000140[25:20] = 0x00000001U */
8769         /* ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
8770         /* .. */
8771         EMIT_MASKWRITE(0XF8000140, 0x03F03F71U, 0x00100801U),
8772         /* .. CLKACT = 0x1 */
8773         /* .. ==> 0XF800014C[0:0] = 0x00000001U */
8774         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8775         /* .. SRCSEL = 0x0 */
8776         /* .. ==> 0XF800014C[5:4] = 0x00000000U */
8777         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8778         /* .. DIVISOR = 0x5 */
8779         /* .. ==> 0XF800014C[13:8] = 0x00000005U */
8780         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
8781         /* .. */
8782         EMIT_MASKWRITE(0XF800014C, 0x00003F31U, 0x00000501U),
8783         /* .. CLKACT0 = 0x1 */
8784         /* .. ==> 0XF8000150[0:0] = 0x00000001U */
8785         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8786         /* .. CLKACT1 = 0x0 */
8787         /* .. ==> 0XF8000150[1:1] = 0x00000000U */
8788         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
8789         /* .. SRCSEL = 0x0 */
8790         /* .. ==> 0XF8000150[5:4] = 0x00000000U */
8791         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8792         /* .. DIVISOR = 0x14 */
8793         /* .. ==> 0XF8000150[13:8] = 0x00000014U */
8794         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U */
8795         /* .. */
8796         EMIT_MASKWRITE(0XF8000150, 0x00003F33U, 0x00001401U),
8797         /* .. CLKACT0 = 0x0 */
8798         /* .. ==> 0XF8000154[0:0] = 0x00000000U */
8799         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8800         /* .. CLKACT1 = 0x1 */
8801         /* .. ==> 0XF8000154[1:1] = 0x00000001U */
8802         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
8803         /* .. SRCSEL = 0x0 */
8804         /* .. ==> 0XF8000154[5:4] = 0x00000000U */
8805         /* ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8806         /* .. DIVISOR = 0xa */
8807         /* .. ==> 0XF8000154[13:8] = 0x0000000AU */
8808         /* ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U */
8809         /* .. */
8810         EMIT_MASKWRITE(0XF8000154, 0x00003F33U, 0x00000A02U),
8811         /* .. .. START: TRACE CLOCK */
8812         /* .. .. FINISH: TRACE CLOCK */
8813         /* .. .. CLKACT = 0x1 */
8814         /* .. .. ==> 0XF8000168[0:0] = 0x00000001U */
8815         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8816         /* .. .. SRCSEL = 0x0 */
8817         /* .. .. ==> 0XF8000168[5:4] = 0x00000000U */
8818         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8819         /* .. .. DIVISOR = 0x5 */
8820         /* .. .. ==> 0XF8000168[13:8] = 0x00000005U */
8821         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
8822         /* .. .. */
8823         EMIT_MASKWRITE(0XF8000168, 0x00003F31U, 0x00000501U),
8824         /* .. .. SRCSEL = 0x0 */
8825         /* .. .. ==> 0XF8000170[5:4] = 0x00000000U */
8826         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8827         /* .. .. DIVISOR0 = 0xa */
8828         /* .. .. ==> 0XF8000170[13:8] = 0x0000000AU */
8829         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000A00U */
8830         /* .. .. DIVISOR1 = 0x1 */
8831         /* .. .. ==> 0XF8000170[25:20] = 0x00000001U */
8832         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
8833         /* .. .. */
8834         EMIT_MASKWRITE(0XF8000170, 0x03F03F30U, 0x00100A00U),
8835         /* .. .. SRCSEL = 0x0 */
8836         /* .. .. ==> 0XF8000180[5:4] = 0x00000000U */
8837         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8838         /* .. .. DIVISOR0 = 0x7 */
8839         /* .. .. ==> 0XF8000180[13:8] = 0x00000007U */
8840         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000700U */
8841         /* .. .. DIVISOR1 = 0x1 */
8842         /* .. .. ==> 0XF8000180[25:20] = 0x00000001U */
8843         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
8844         /* .. .. */
8845         EMIT_MASKWRITE(0XF8000180, 0x03F03F30U, 0x00100700U),
8846         /* .. .. SRCSEL = 0x0 */
8847         /* .. .. ==> 0XF8000190[5:4] = 0x00000000U */
8848         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8849         /* .. .. DIVISOR0 = 0x5 */
8850         /* .. .. ==> 0XF8000190[13:8] = 0x00000005U */
8851         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00000500U */
8852         /* .. .. DIVISOR1 = 0x1 */
8853         /* .. .. ==> 0XF8000190[25:20] = 0x00000001U */
8854         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
8855         /* .. .. */
8856         EMIT_MASKWRITE(0XF8000190, 0x03F03F30U, 0x00100500U),
8857         /* .. .. SRCSEL = 0x0 */
8858         /* .. .. ==> 0XF80001A0[5:4] = 0x00000000U */
8859         /* .. ..     ==> MASK : 0x00000030U    VAL : 0x00000000U */
8860         /* .. .. DIVISOR0 = 0x14 */
8861         /* .. .. ==> 0XF80001A0[13:8] = 0x00000014U */
8862         /* .. ..     ==> MASK : 0x00003F00U    VAL : 0x00001400U */
8863         /* .. .. DIVISOR1 = 0x1 */
8864         /* .. .. ==> 0XF80001A0[25:20] = 0x00000001U */
8865         /* .. ..     ==> MASK : 0x03F00000U    VAL : 0x00100000U */
8866         /* .. .. */
8867         EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U, 0x00101400U),
8868         /* .. .. CLK_621_TRUE = 0x1 */
8869         /* .. .. ==> 0XF80001C4[0:0] = 0x00000001U */
8870         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8871         /* .. .. */
8872         EMIT_MASKWRITE(0XF80001C4, 0x00000001U, 0x00000001U),
8873         /* .. .. DMA_CPU_2XCLKACT = 0x1 */
8874         /* .. .. ==> 0XF800012C[0:0] = 0x00000001U */
8875         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
8876         /* .. .. USB0_CPU_1XCLKACT = 0x1 */
8877         /* .. .. ==> 0XF800012C[2:2] = 0x00000001U */
8878         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
8879         /* .. .. USB1_CPU_1XCLKACT = 0x1 */
8880         /* .. .. ==> 0XF800012C[3:3] = 0x00000001U */
8881         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
8882         /* .. .. GEM0_CPU_1XCLKACT = 0x1 */
8883         /* .. .. ==> 0XF800012C[6:6] = 0x00000001U */
8884         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000040U */
8885         /* .. .. GEM1_CPU_1XCLKACT = 0x0 */
8886         /* .. .. ==> 0XF800012C[7:7] = 0x00000000U */
8887         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
8888         /* .. .. SDI0_CPU_1XCLKACT = 0x1 */
8889         /* .. .. ==> 0XF800012C[10:10] = 0x00000001U */
8890         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000400U */
8891         /* .. .. SDI1_CPU_1XCLKACT = 0x0 */
8892         /* .. .. ==> 0XF800012C[11:11] = 0x00000000U */
8893         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
8894         /* .. .. SPI0_CPU_1XCLKACT = 0x0 */
8895         /* .. .. ==> 0XF800012C[14:14] = 0x00000000U */
8896         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
8897         /* .. .. SPI1_CPU_1XCLKACT = 0x0 */
8898         /* .. .. ==> 0XF800012C[15:15] = 0x00000000U */
8899         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
8900         /* .. .. CAN0_CPU_1XCLKACT = 0x0 */
8901         /* .. .. ==> 0XF800012C[16:16] = 0x00000000U */
8902         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
8903         /* .. .. CAN1_CPU_1XCLKACT = 0x0 */
8904         /* .. .. ==> 0XF800012C[17:17] = 0x00000000U */
8905         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
8906         /* .. .. I2C0_CPU_1XCLKACT = 0x1 */
8907         /* .. .. ==> 0XF800012C[18:18] = 0x00000001U */
8908         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00040000U */
8909         /* .. .. I2C1_CPU_1XCLKACT = 0x1 */
8910         /* .. .. ==> 0XF800012C[19:19] = 0x00000001U */
8911         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
8912         /* .. .. UART0_CPU_1XCLKACT = 0x0 */
8913         /* .. .. ==> 0XF800012C[20:20] = 0x00000000U */
8914         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
8915         /* .. .. UART1_CPU_1XCLKACT = 0x1 */
8916         /* .. .. ==> 0XF800012C[21:21] = 0x00000001U */
8917         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U */
8918         /* .. .. GPIO_CPU_1XCLKACT = 0x1 */
8919         /* .. .. ==> 0XF800012C[22:22] = 0x00000001U */
8920         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00400000U */
8921         /* .. .. LQSPI_CPU_1XCLKACT = 0x1 */
8922         /* .. .. ==> 0XF800012C[23:23] = 0x00000001U */
8923         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00800000U */
8924         /* .. .. SMC_CPU_1XCLKACT = 0x1 */
8925         /* .. .. ==> 0XF800012C[24:24] = 0x00000001U */
8926         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x01000000U */
8927         /* .. .. */
8928         EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU, 0x01EC044DU),
8929         /* .. FINISH: CLOCK CONTROL SLCR REGISTERS */
8930         /* .. START: THIS SHOULD BE BLANK */
8931         /* .. FINISH: THIS SHOULD BE BLANK */
8932         /* .. START: LOCK IT BACK */
8933         /* .. LOCK_KEY = 0X767B */
8934         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
8935         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
8936         /* .. */
8937         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
8938         /* .. FINISH: LOCK IT BACK */
8939         /* FINISH: top */
8940         /* */
8941         EMIT_EXIT(),
8942
8943         /* */
8944 };
8945
8946 unsigned long ps7_ddr_init_data_1_0[] = {
8947         /* START: top */
8948         /* .. START: DDR INITIALIZATION */
8949         /* .. .. START: LOCK DDR */
8950         /* .. .. reg_ddrc_soft_rstb = 0 */
8951         /* .. .. ==> 0XF8006000[0:0] = 0x00000000U */
8952         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
8953         /* .. .. reg_ddrc_powerdown_en = 0x0 */
8954         /* .. .. ==> 0XF8006000[1:1] = 0x00000000U */
8955         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
8956         /* .. .. reg_ddrc_data_bus_width = 0x0 */
8957         /* .. .. ==> 0XF8006000[3:2] = 0x00000000U */
8958         /* .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U */
8959         /* .. .. reg_ddrc_burst8_refresh = 0x0 */
8960         /* .. .. ==> 0XF8006000[6:4] = 0x00000000U */
8961         /* .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
8962         /* .. .. reg_ddrc_rdwr_idle_gap = 0x1 */
8963         /* .. .. ==> 0XF8006000[13:7] = 0x00000001U */
8964         /* .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U */
8965         /* .. .. reg_ddrc_dis_rd_bypass = 0x0 */
8966         /* .. .. ==> 0XF8006000[14:14] = 0x00000000U */
8967         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
8968         /* .. .. reg_ddrc_dis_act_bypass = 0x0 */
8969         /* .. .. ==> 0XF8006000[15:15] = 0x00000000U */
8970         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
8971         /* .. .. reg_ddrc_dis_auto_refresh = 0x0 */
8972         /* .. .. ==> 0XF8006000[16:16] = 0x00000000U */
8973         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
8974         /* .. .. */
8975         EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU, 0x00000080U),
8976         /* .. .. FINISH: LOCK DDR */
8977         /* .. .. reg_ddrc_t_rfc_nom_x32 = 0x7f */
8978         /* .. .. ==> 0XF8006004[11:0] = 0x0000007FU */
8979         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x0000007FU */
8980         /* .. .. reg_ddrc_active_ranks = 0x1 */
8981         /* .. .. ==> 0XF8006004[13:12] = 0x00000001U */
8982         /* .. ..     ==> MASK : 0x00003000U    VAL : 0x00001000U */
8983         /* .. .. reg_ddrc_addrmap_cs_bit0 = 0x0 */
8984         /* .. .. ==> 0XF8006004[18:14] = 0x00000000U */
8985         /* .. ..     ==> MASK : 0x0007C000U    VAL : 0x00000000U */
8986         /* .. .. reg_ddrc_wr_odt_block = 0x1 */
8987         /* .. .. ==> 0XF8006004[20:19] = 0x00000001U */
8988         /* .. ..     ==> MASK : 0x00180000U    VAL : 0x00080000U */
8989         /* .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0 */
8990         /* .. .. ==> 0XF8006004[21:21] = 0x00000000U */
8991         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
8992         /* .. .. reg_ddrc_addrmap_cs_bit1 = 0x0 */
8993         /* .. .. ==> 0XF8006004[26:22] = 0x00000000U */
8994         /* .. ..     ==> MASK : 0x07C00000U    VAL : 0x00000000U */
8995         /* .. .. reg_ddrc_addrmap_open_bank = 0x0 */
8996         /* .. .. ==> 0XF8006004[27:27] = 0x00000000U */
8997         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U */
8998         /* .. .. reg_ddrc_addrmap_4bank_ram = 0x0 */
8999         /* .. .. ==> 0XF8006004[28:28] = 0x00000000U */
9000         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U */
9001         /* .. .. */
9002         EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU, 0x0008107FU),
9003         /* .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf */
9004         /* .. .. ==> 0XF8006008[10:0] = 0x0000000FU */
9005         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x0000000FU */
9006         /* .. .. reg_ddrc_hpr_max_starve_x32 = 0xf */
9007         /* .. .. ==> 0XF8006008[21:11] = 0x0000000FU */
9008         /* .. ..     ==> MASK : 0x003FF800U    VAL : 0x00007800U */
9009         /* .. .. reg_ddrc_hpr_xact_run_length = 0xf */
9010         /* .. .. ==> 0XF8006008[25:22] = 0x0000000FU */
9011         /* .. ..     ==> MASK : 0x03C00000U    VAL : 0x03C00000U */
9012         /* .. .. */
9013         EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU, 0x03C0780FU),
9014         /* .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1 */
9015         /* .. .. ==> 0XF800600C[10:0] = 0x00000001U */
9016         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U */
9017         /* .. .. reg_ddrc_lpr_max_starve_x32 = 0x2 */
9018         /* .. .. ==> 0XF800600C[21:11] = 0x00000002U */
9019         /* .. ..     ==> MASK : 0x003FF800U    VAL : 0x00001000U */
9020         /* .. .. reg_ddrc_lpr_xact_run_length = 0x8 */
9021         /* .. .. ==> 0XF800600C[25:22] = 0x00000008U */
9022         /* .. ..     ==> MASK : 0x03C00000U    VAL : 0x02000000U */
9023         /* .. .. */
9024         EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU, 0x02001001U),
9025         /* .. .. reg_ddrc_w_min_non_critical_x32 = 0x1 */
9026         /* .. .. ==> 0XF8006010[10:0] = 0x00000001U */
9027         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x00000001U */
9028         /* .. .. reg_ddrc_w_xact_run_length = 0x8 */
9029         /* .. .. ==> 0XF8006010[14:11] = 0x00000008U */
9030         /* .. ..     ==> MASK : 0x00007800U    VAL : 0x00004000U */
9031         /* .. .. reg_ddrc_w_max_starve_x32 = 0x2 */
9032         /* .. .. ==> 0XF8006010[25:15] = 0x00000002U */
9033         /* .. ..     ==> MASK : 0x03FF8000U    VAL : 0x00010000U */
9034         /* .. .. */
9035         EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU, 0x00014001U),
9036         /* .. .. reg_ddrc_t_rc = 0x1a */
9037         /* .. .. ==> 0XF8006014[5:0] = 0x0000001AU */
9038         /* .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001AU */
9039         /* .. .. reg_ddrc_t_rfc_min = 0x54 */
9040         /* .. .. ==> 0XF8006014[13:6] = 0x00000054U */
9041         /* .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00001500U */
9042         /* .. .. reg_ddrc_post_selfref_gap_x32 = 0x10 */
9043         /* .. .. ==> 0XF8006014[20:14] = 0x00000010U */
9044         /* .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U */
9045         /* .. .. */
9046         EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU, 0x0004151AU),
9047         /* .. .. reg_ddrc_wr2pre = 0x12 */
9048         /* .. .. ==> 0XF8006018[4:0] = 0x00000012U */
9049         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U */
9050         /* .. .. reg_ddrc_powerdown_to_x32 = 0x6 */
9051         /* .. .. ==> 0XF8006018[9:5] = 0x00000006U */
9052         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U */
9053         /* .. .. reg_ddrc_t_faw = 0x15 */
9054         /* .. .. ==> 0XF8006018[15:10] = 0x00000015U */
9055         /* .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00005400U */
9056         /* .. .. reg_ddrc_t_ras_max = 0x23 */
9057         /* .. .. ==> 0XF8006018[21:16] = 0x00000023U */
9058         /* .. ..     ==> MASK : 0x003F0000U    VAL : 0x00230000U */
9059         /* .. .. reg_ddrc_t_ras_min = 0x13 */
9060         /* .. .. ==> 0XF8006018[26:22] = 0x00000013U */
9061         /* .. ..     ==> MASK : 0x07C00000U    VAL : 0x04C00000U */
9062         /* .. .. reg_ddrc_t_cke = 0x4 */
9063         /* .. .. ==> 0XF8006018[31:28] = 0x00000004U */
9064         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x40000000U */
9065         /* .. .. */
9066         EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU, 0x44E354D2U),
9067         /* .. .. reg_ddrc_write_latency = 0x5 */
9068         /* .. .. ==> 0XF800601C[4:0] = 0x00000005U */
9069         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000005U */
9070         /* .. .. reg_ddrc_rd2wr = 0x7 */
9071         /* .. .. ==> 0XF800601C[9:5] = 0x00000007U */
9072         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000E0U */
9073         /* .. .. reg_ddrc_wr2rd = 0xe */
9074         /* .. .. ==> 0XF800601C[14:10] = 0x0000000EU */
9075         /* .. ..     ==> MASK : 0x00007C00U    VAL : 0x00003800U */
9076         /* .. .. reg_ddrc_t_xp = 0x4 */
9077         /* .. .. ==> 0XF800601C[19:15] = 0x00000004U */
9078         /* .. ..     ==> MASK : 0x000F8000U    VAL : 0x00020000U */
9079         /* .. .. reg_ddrc_pad_pd = 0x0 */
9080         /* .. .. ==> 0XF800601C[22:20] = 0x00000000U */
9081         /* .. ..     ==> MASK : 0x00700000U    VAL : 0x00000000U */
9082         /* .. .. reg_ddrc_rd2pre = 0x4 */
9083         /* .. .. ==> 0XF800601C[27:23] = 0x00000004U */
9084         /* .. ..     ==> MASK : 0x0F800000U    VAL : 0x02000000U */
9085         /* .. .. reg_ddrc_t_rcd = 0x7 */
9086         /* .. .. ==> 0XF800601C[31:28] = 0x00000007U */
9087         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U */
9088         /* .. .. */
9089         EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU, 0x720238E5U),
9090         /* .. .. reg_ddrc_t_ccd = 0x4 */
9091         /* .. .. ==> 0XF8006020[4:2] = 0x00000004U */
9092         /* .. ..     ==> MASK : 0x0000001CU    VAL : 0x00000010U */
9093         /* .. .. reg_ddrc_t_rrd = 0x6 */
9094         /* .. .. ==> 0XF8006020[7:5] = 0x00000006U */
9095         /* .. ..     ==> MASK : 0x000000E0U    VAL : 0x000000C0U */
9096         /* .. .. reg_ddrc_refresh_margin = 0x2 */
9097         /* .. .. ==> 0XF8006020[11:8] = 0x00000002U */
9098         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000200U */
9099         /* .. .. reg_ddrc_t_rp = 0x7 */
9100         /* .. .. ==> 0XF8006020[15:12] = 0x00000007U */
9101         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00007000U */
9102         /* .. .. reg_ddrc_refresh_to_x32 = 0x8 */
9103         /* .. .. ==> 0XF8006020[20:16] = 0x00000008U */
9104         /* .. ..     ==> MASK : 0x001F0000U    VAL : 0x00080000U */
9105         /* .. .. reg_ddrc_sdram = 0x1 */
9106         /* .. .. ==> 0XF8006020[21:21] = 0x00000001U */
9107         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00200000U */
9108         /* .. .. reg_ddrc_mobile = 0x0 */
9109         /* .. .. ==> 0XF8006020[22:22] = 0x00000000U */
9110         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
9111         /* .. .. reg_ddrc_clock_stop_en = 0x0 */
9112         /* .. .. ==> 0XF8006020[23:23] = 0x00000000U */
9113         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
9114         /* .. .. reg_ddrc_read_latency = 0x7 */
9115         /* .. .. ==> 0XF8006020[28:24] = 0x00000007U */
9116         /* .. ..     ==> MASK : 0x1F000000U    VAL : 0x07000000U */
9117         /* .. .. reg_phy_mode_ddr1_ddr2 = 0x1 */
9118         /* .. .. ==> 0XF8006020[29:29] = 0x00000001U */
9119         /* .. ..     ==> MASK : 0x20000000U    VAL : 0x20000000U */
9120         /* .. .. reg_ddrc_dis_pad_pd = 0x0 */
9121         /* .. .. ==> 0XF8006020[30:30] = 0x00000000U */
9122         /* .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U */
9123         /* .. .. reg_ddrc_loopback = 0x0 */
9124         /* .. .. ==> 0XF8006020[31:31] = 0x00000000U */
9125         /* .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U */
9126         /* .. .. */
9127         EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU, 0x272872D0U),
9128         /* .. .. reg_ddrc_en_2t_timing_mode = 0x0 */
9129         /* .. .. ==> 0XF8006024[0:0] = 0x00000000U */
9130         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9131         /* .. .. reg_ddrc_prefer_write = 0x0 */
9132         /* .. .. ==> 0XF8006024[1:1] = 0x00000000U */
9133         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9134         /* .. .. reg_ddrc_max_rank_rd = 0xf */
9135         /* .. .. ==> 0XF8006024[5:2] = 0x0000000FU */
9136         /* .. ..     ==> MASK : 0x0000003CU    VAL : 0x0000003CU */
9137         /* .. .. reg_ddrc_mr_wr = 0x0 */
9138         /* .. .. ==> 0XF8006024[6:6] = 0x00000000U */
9139         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U */
9140         /* .. .. reg_ddrc_mr_addr = 0x0 */
9141         /* .. .. ==> 0XF8006024[8:7] = 0x00000000U */
9142         /* .. ..     ==> MASK : 0x00000180U    VAL : 0x00000000U */
9143         /* .. .. reg_ddrc_mr_data = 0x0 */
9144         /* .. .. ==> 0XF8006024[24:9] = 0x00000000U */
9145         /* .. ..     ==> MASK : 0x01FFFE00U    VAL : 0x00000000U */
9146         /* .. .. ddrc_reg_mr_wr_busy = 0x0 */
9147         /* .. .. ==> 0XF8006024[25:25] = 0x00000000U */
9148         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
9149         /* .. .. reg_ddrc_mr_type = 0x0 */
9150         /* .. .. ==> 0XF8006024[26:26] = 0x00000000U */
9151         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U */
9152         /* .. .. reg_ddrc_mr_rdata_valid = 0x0 */
9153         /* .. .. ==> 0XF8006024[27:27] = 0x00000000U */
9154         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x00000000U */
9155         /* .. .. */
9156         EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU, 0x0000003CU),
9157         /* .. .. reg_ddrc_final_wait_x32 = 0x7 */
9158         /* .. .. ==> 0XF8006028[6:0] = 0x00000007U */
9159         /* .. ..     ==> MASK : 0x0000007FU    VAL : 0x00000007U */
9160         /* .. .. reg_ddrc_pre_ocd_x32 = 0x0 */
9161         /* .. .. ==> 0XF8006028[10:7] = 0x00000000U */
9162         /* .. ..     ==> MASK : 0x00000780U    VAL : 0x00000000U */
9163         /* .. .. reg_ddrc_t_mrd = 0x4 */
9164         /* .. .. ==> 0XF8006028[13:11] = 0x00000004U */
9165         /* .. ..     ==> MASK : 0x00003800U    VAL : 0x00002000U */
9166         /* .. .. */
9167         EMIT_MASKWRITE(0XF8006028, 0x00003FFFU, 0x00002007U),
9168         /* .. .. reg_ddrc_emr2 = 0x8 */
9169         /* .. .. ==> 0XF800602C[15:0] = 0x00000008U */
9170         /* .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000008U */
9171         /* .. .. reg_ddrc_emr3 = 0x0 */
9172         /* .. .. ==> 0XF800602C[31:16] = 0x00000000U */
9173         /* .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00000000U */
9174         /* .. .. */
9175         EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU, 0x00000008U),
9176         /* .. .. reg_ddrc_mr = 0x930 */
9177         /* .. .. ==> 0XF8006030[15:0] = 0x00000930U */
9178         /* .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000930U */
9179         /* .. .. reg_ddrc_emr = 0x4 */
9180         /* .. .. ==> 0XF8006030[31:16] = 0x00000004U */
9181         /* .. ..     ==> MASK : 0xFFFF0000U    VAL : 0x00040000U */
9182         /* .. .. */
9183         EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU, 0x00040930U),
9184         /* .. .. reg_ddrc_burst_rdwr = 0x4 */
9185         /* .. .. ==> 0XF8006034[3:0] = 0x00000004U */
9186         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000004U */
9187         /* .. .. reg_ddrc_pre_cke_x1024 = 0x167 */
9188         /* .. .. ==> 0XF8006034[13:4] = 0x00000167U */
9189         /* .. ..     ==> MASK : 0x00003FF0U    VAL : 0x00001670U */
9190         /* .. .. reg_ddrc_post_cke_x1024 = 0x1 */
9191         /* .. .. ==> 0XF8006034[25:16] = 0x00000001U */
9192         /* .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00010000U */
9193         /* .. .. reg_ddrc_burstchop = 0x0 */
9194         /* .. .. ==> 0XF8006034[28:28] = 0x00000000U */
9195         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x00000000U */
9196         /* .. .. */
9197         EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU, 0x00011674U),
9198         /* .. .. reg_ddrc_force_low_pri_n = 0x0 */
9199         /* .. .. ==> 0XF8006038[0:0] = 0x00000000U */
9200         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9201         /* .. .. reg_ddrc_dis_dq = 0x0 */
9202         /* .. .. ==> 0XF8006038[1:1] = 0x00000000U */
9203         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9204         /* .. .. reg_phy_debug_mode = 0x0 */
9205         /* .. .. ==> 0XF8006038[6:6] = 0x00000000U */
9206         /* .. ..     ==> MASK : 0x00000040U    VAL : 0x00000000U */
9207         /* .. .. reg_phy_wr_level_start = 0x0 */
9208         /* .. .. ==> 0XF8006038[7:7] = 0x00000000U */
9209         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
9210         /* .. .. reg_phy_rd_level_start = 0x0 */
9211         /* .. .. ==> 0XF8006038[8:8] = 0x00000000U */
9212         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
9213         /* .. .. reg_phy_dq0_wait_t = 0x0 */
9214         /* .. .. ==> 0XF8006038[12:9] = 0x00000000U */
9215         /* .. ..     ==> MASK : 0x00001E00U    VAL : 0x00000000U */
9216         /* .. .. */
9217         EMIT_MASKWRITE(0XF8006038, 0x00001FC3U, 0x00000000U),
9218         /* .. .. reg_ddrc_addrmap_bank_b0 = 0x7 */
9219         /* .. .. ==> 0XF800603C[3:0] = 0x00000007U */
9220         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000007U */
9221         /* .. .. reg_ddrc_addrmap_bank_b1 = 0x7 */
9222         /* .. .. ==> 0XF800603C[7:4] = 0x00000007U */
9223         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000070U */
9224         /* .. .. reg_ddrc_addrmap_bank_b2 = 0x7 */
9225         /* .. .. ==> 0XF800603C[11:8] = 0x00000007U */
9226         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000700U */
9227         /* .. .. reg_ddrc_addrmap_col_b5 = 0x0 */
9228         /* .. .. ==> 0XF800603C[15:12] = 0x00000000U */
9229         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U */
9230         /* .. .. reg_ddrc_addrmap_col_b6 = 0x0 */
9231         /* .. .. ==> 0XF800603C[19:16] = 0x00000000U */
9232         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U */
9233         /* .. .. */
9234         EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU, 0x00000777U),
9235         /* .. .. reg_ddrc_addrmap_col_b2 = 0x0 */
9236         /* .. .. ==> 0XF8006040[3:0] = 0x00000000U */
9237         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
9238         /* .. .. reg_ddrc_addrmap_col_b3 = 0x0 */
9239         /* .. .. ==> 0XF8006040[7:4] = 0x00000000U */
9240         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
9241         /* .. .. reg_ddrc_addrmap_col_b4 = 0x0 */
9242         /* .. .. ==> 0XF8006040[11:8] = 0x00000000U */
9243         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U */
9244         /* .. .. reg_ddrc_addrmap_col_b7 = 0x0 */
9245         /* .. .. ==> 0XF8006040[15:12] = 0x00000000U */
9246         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00000000U */
9247         /* .. .. reg_ddrc_addrmap_col_b8 = 0x0 */
9248         /* .. .. ==> 0XF8006040[19:16] = 0x00000000U */
9249         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00000000U */
9250         /* .. .. reg_ddrc_addrmap_col_b9 = 0xf */
9251         /* .. .. ==> 0XF8006040[23:20] = 0x0000000FU */
9252         /* .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U */
9253         /* .. .. reg_ddrc_addrmap_col_b10 = 0xf */
9254         /* .. .. ==> 0XF8006040[27:24] = 0x0000000FU */
9255         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U */
9256         /* .. .. reg_ddrc_addrmap_col_b11 = 0xf */
9257         /* .. .. ==> 0XF8006040[31:28] = 0x0000000FU */
9258         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0xF0000000U */
9259         /* .. .. */
9260         EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU, 0xFFF00000U),
9261         /* .. .. reg_ddrc_addrmap_row_b0 = 0x6 */
9262         /* .. .. ==> 0XF8006044[3:0] = 0x00000006U */
9263         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000006U */
9264         /* .. .. reg_ddrc_addrmap_row_b1 = 0x6 */
9265         /* .. .. ==> 0XF8006044[7:4] = 0x00000006U */
9266         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000060U */
9267         /* .. .. reg_ddrc_addrmap_row_b2_11 = 0x6 */
9268         /* .. .. ==> 0XF8006044[11:8] = 0x00000006U */
9269         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000600U */
9270         /* .. .. reg_ddrc_addrmap_row_b12 = 0x6 */
9271         /* .. .. ==> 0XF8006044[15:12] = 0x00000006U */
9272         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00006000U */
9273         /* .. .. reg_ddrc_addrmap_row_b13 = 0x6 */
9274         /* .. .. ==> 0XF8006044[19:16] = 0x00000006U */
9275         /* .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U */
9276         /* .. .. reg_ddrc_addrmap_row_b14 = 0xf */
9277         /* .. .. ==> 0XF8006044[23:20] = 0x0000000FU */
9278         /* .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U */
9279         /* .. .. reg_ddrc_addrmap_row_b15 = 0xf */
9280         /* .. .. ==> 0XF8006044[27:24] = 0x0000000FU */
9281         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U */
9282         /* .. .. */
9283         EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU, 0x0FF66666U),
9284         /* .. .. reg_ddrc_rank0_rd_odt = 0x0 */
9285         /* .. .. ==> 0XF8006048[2:0] = 0x00000000U */
9286         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U */
9287         /* .. .. reg_ddrc_rank0_wr_odt = 0x1 */
9288         /* .. .. ==> 0XF8006048[5:3] = 0x00000001U */
9289         /* .. ..     ==> MASK : 0x00000038U    VAL : 0x00000008U */
9290         /* .. .. reg_ddrc_rank1_rd_odt = 0x1 */
9291         /* .. .. ==> 0XF8006048[8:6] = 0x00000001U */
9292         /* .. ..     ==> MASK : 0x000001C0U    VAL : 0x00000040U */
9293         /* .. .. reg_ddrc_rank1_wr_odt = 0x1 */
9294         /* .. .. ==> 0XF8006048[11:9] = 0x00000001U */
9295         /* .. ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
9296         /* .. .. reg_phy_rd_local_odt = 0x0 */
9297         /* .. .. ==> 0XF8006048[13:12] = 0x00000000U */
9298         /* .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U */
9299         /* .. .. reg_phy_wr_local_odt = 0x3 */
9300         /* .. .. ==> 0XF8006048[15:14] = 0x00000003U */
9301         /* .. ..     ==> MASK : 0x0000C000U    VAL : 0x0000C000U */
9302         /* .. .. reg_phy_idle_local_odt = 0x3 */
9303         /* .. .. ==> 0XF8006048[17:16] = 0x00000003U */
9304         /* .. ..     ==> MASK : 0x00030000U    VAL : 0x00030000U */
9305         /* .. .. reg_ddrc_rank2_rd_odt = 0x0 */
9306         /* .. .. ==> 0XF8006048[20:18] = 0x00000000U */
9307         /* .. ..     ==> MASK : 0x001C0000U    VAL : 0x00000000U */
9308         /* .. .. reg_ddrc_rank2_wr_odt = 0x0 */
9309         /* .. .. ==> 0XF8006048[23:21] = 0x00000000U */
9310         /* .. ..     ==> MASK : 0x00E00000U    VAL : 0x00000000U */
9311         /* .. .. reg_ddrc_rank3_rd_odt = 0x0 */
9312         /* .. .. ==> 0XF8006048[26:24] = 0x00000000U */
9313         /* .. ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
9314         /* .. .. reg_ddrc_rank3_wr_odt = 0x0 */
9315         /* .. .. ==> 0XF8006048[29:27] = 0x00000000U */
9316         /* .. ..     ==> MASK : 0x38000000U    VAL : 0x00000000U */
9317         /* .. .. */
9318         EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU, 0x0003C248U),
9319         /* .. .. reg_phy_rd_cmd_to_data = 0x0 */
9320         /* .. .. ==> 0XF8006050[3:0] = 0x00000000U */
9321         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
9322         /* .. .. reg_phy_wr_cmd_to_data = 0x0 */
9323         /* .. .. ==> 0XF8006050[7:4] = 0x00000000U */
9324         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
9325         /* .. .. reg_phy_rdc_we_to_re_delay = 0x8 */
9326         /* .. .. ==> 0XF8006050[11:8] = 0x00000008U */
9327         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000800U */
9328         /* .. .. reg_phy_rdc_fifo_rst_disable = 0x0 */
9329         /* .. .. ==> 0XF8006050[15:15] = 0x00000000U */
9330         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
9331         /* .. .. reg_phy_use_fixed_re = 0x1 */
9332         /* .. .. ==> 0XF8006050[16:16] = 0x00000001U */
9333         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U */
9334         /* .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0 */
9335         /* .. .. ==> 0XF8006050[17:17] = 0x00000000U */
9336         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9337         /* .. .. reg_phy_dis_phy_ctrl_rstn = 0x0 */
9338         /* .. .. ==> 0XF8006050[18:18] = 0x00000000U */
9339         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
9340         /* .. .. reg_phy_clk_stall_level = 0x0 */
9341         /* .. .. ==> 0XF8006050[19:19] = 0x00000000U */
9342         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
9343         /* .. .. reg_phy_gatelvl_num_of_dq0 = 0x7 */
9344         /* .. .. ==> 0XF8006050[27:24] = 0x00000007U */
9345         /* .. ..     ==> MASK : 0x0F000000U    VAL : 0x07000000U */
9346         /* .. .. reg_phy_wrlvl_num_of_dq0 = 0x7 */
9347         /* .. .. ==> 0XF8006050[31:28] = 0x00000007U */
9348         /* .. ..     ==> MASK : 0xF0000000U    VAL : 0x70000000U */
9349         /* .. .. */
9350         EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU, 0x77010800U),
9351         /* .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1 */
9352         /* .. .. ==> 0XF8006058[7:0] = 0x00000001U */
9353         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000001U */
9354         /* .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1 */
9355         /* .. .. ==> 0XF8006058[15:8] = 0x00000001U */
9356         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000100U */
9357         /* .. .. reg_ddrc_dis_dll_calib = 0x0 */
9358         /* .. .. ==> 0XF8006058[16:16] = 0x00000000U */
9359         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
9360         /* .. .. */
9361         EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU, 0x00000101U),
9362         /* .. .. reg_ddrc_rd_odt_delay = 0x3 */
9363         /* .. .. ==> 0XF800605C[3:0] = 0x00000003U */
9364         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000003U */
9365         /* .. .. reg_ddrc_wr_odt_delay = 0x0 */
9366         /* .. .. ==> 0XF800605C[7:4] = 0x00000000U */
9367         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
9368         /* .. .. reg_ddrc_rd_odt_hold = 0x0 */
9369         /* .. .. ==> 0XF800605C[11:8] = 0x00000000U */
9370         /* .. ..     ==> MASK : 0x00000F00U    VAL : 0x00000000U */
9371         /* .. .. reg_ddrc_wr_odt_hold = 0x5 */
9372         /* .. .. ==> 0XF800605C[15:12] = 0x00000005U */
9373         /* .. ..     ==> MASK : 0x0000F000U    VAL : 0x00005000U */
9374         /* .. .. */
9375         EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU, 0x00005003U),
9376         /* .. .. reg_ddrc_pageclose = 0x0 */
9377         /* .. .. ==> 0XF8006060[0:0] = 0x00000000U */
9378         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9379         /* .. .. reg_ddrc_lpr_num_entries = 0x1f */
9380         /* .. .. ==> 0XF8006060[6:1] = 0x0000001FU */
9381         /* .. ..     ==> MASK : 0x0000007EU    VAL : 0x0000003EU */
9382         /* .. .. reg_ddrc_auto_pre_en = 0x0 */
9383         /* .. .. ==> 0XF8006060[7:7] = 0x00000000U */
9384         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
9385         /* .. .. reg_ddrc_refresh_update_level = 0x0 */
9386         /* .. .. ==> 0XF8006060[8:8] = 0x00000000U */
9387         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
9388         /* .. .. reg_ddrc_dis_wc = 0x0 */
9389         /* .. .. ==> 0XF8006060[9:9] = 0x00000000U */
9390         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
9391         /* .. .. reg_ddrc_dis_collision_page_opt = 0x0 */
9392         /* .. .. ==> 0XF8006060[10:10] = 0x00000000U */
9393         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9394         /* .. .. reg_ddrc_selfref_en = 0x0 */
9395         /* .. .. ==> 0XF8006060[12:12] = 0x00000000U */
9396         /* .. ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
9397         /* .. .. */
9398         EMIT_MASKWRITE(0XF8006060, 0x000017FFU, 0x0000003EU),
9399         /* .. .. reg_ddrc_go2critical_hysteresis = 0x0 */
9400         /* .. .. ==> 0XF8006064[12:5] = 0x00000000U */
9401         /* .. ..     ==> MASK : 0x00001FE0U    VAL : 0x00000000U */
9402         /* .. .. reg_arb_go2critical_en = 0x1 */
9403         /* .. .. ==> 0XF8006064[17:17] = 0x00000001U */
9404         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00020000U */
9405         /* .. .. */
9406         EMIT_MASKWRITE(0XF8006064, 0x00021FE0U, 0x00020000U),
9407         /* .. .. reg_ddrc_wrlvl_ww = 0x41 */
9408         /* .. .. ==> 0XF8006068[7:0] = 0x00000041U */
9409         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000041U */
9410         /* .. .. reg_ddrc_rdlvl_rr = 0x41 */
9411         /* .. .. ==> 0XF8006068[15:8] = 0x00000041U */
9412         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00004100U */
9413         /* .. .. reg_ddrc_dfi_t_wlmrd = 0x28 */
9414         /* .. .. ==> 0XF8006068[25:16] = 0x00000028U */
9415         /* .. ..     ==> MASK : 0x03FF0000U    VAL : 0x00280000U */
9416         /* .. .. */
9417         EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU, 0x00284141U),
9418         /* .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10 */
9419         /* .. .. ==> 0XF800606C[7:0] = 0x00000010U */
9420         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000010U */
9421         /* .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16 */
9422         /* .. .. ==> 0XF800606C[15:8] = 0x00000016U */
9423         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00001600U */
9424         /* .. .. */
9425         EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU, 0x00001610U),
9426         /* .. .. refresh_timer0_start_value_x32 = 0x0 */
9427         /* .. .. ==> 0XF80060A0[11:0] = 0x00000000U */
9428         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000000U */
9429         /* .. .. refresh_timer1_start_value_x32 = 0x8 */
9430         /* .. .. ==> 0XF80060A0[23:12] = 0x00000008U */
9431         /* .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00008000U */
9432         /* .. .. */
9433         EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU, 0x00008000U),
9434         /* .. .. reg_ddrc_dis_auto_zq = 0x0 */
9435         /* .. .. ==> 0XF80060A4[0:0] = 0x00000000U */
9436         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9437         /* .. .. reg_ddrc_ddr3 = 0x1 */
9438         /* .. .. ==> 0XF80060A4[1:1] = 0x00000001U */
9439         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
9440         /* .. .. reg_ddrc_t_mod = 0x200 */
9441         /* .. .. ==> 0XF80060A4[11:2] = 0x00000200U */
9442         /* .. ..     ==> MASK : 0x00000FFCU    VAL : 0x00000800U */
9443         /* .. .. reg_ddrc_t_zq_long_nop = 0x200 */
9444         /* .. .. ==> 0XF80060A4[21:12] = 0x00000200U */
9445         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00200000U */
9446         /* .. .. reg_ddrc_t_zq_short_nop = 0x40 */
9447         /* .. .. ==> 0XF80060A4[31:22] = 0x00000040U */
9448         /* .. ..     ==> MASK : 0xFFC00000U    VAL : 0x10000000U */
9449         /* .. .. */
9450         EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU, 0x10200802U),
9451         /* .. .. t_zq_short_interval_x1024 = 0xc845 */
9452         /* .. .. ==> 0XF80060A8[19:0] = 0x0000C845U */
9453         /* .. ..     ==> MASK : 0x000FFFFFU    VAL : 0x0000C845U */
9454         /* .. .. dram_rstn_x1024 = 0x67 */
9455         /* .. .. ==> 0XF80060A8[27:20] = 0x00000067U */
9456         /* .. ..     ==> MASK : 0x0FF00000U    VAL : 0x06700000U */
9457         /* .. .. */
9458         EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU, 0x0670C845U),
9459         /* .. .. deeppowerdown_en = 0x0 */
9460         /* .. .. ==> 0XF80060AC[0:0] = 0x00000000U */
9461         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9462         /* .. .. deeppowerdown_to_x1024 = 0xff */
9463         /* .. .. ==> 0XF80060AC[8:1] = 0x000000FFU */
9464         /* .. ..     ==> MASK : 0x000001FEU    VAL : 0x000001FEU */
9465         /* .. .. */
9466         EMIT_MASKWRITE(0XF80060AC, 0x000001FFU, 0x000001FEU),
9467         /* .. .. dfi_wrlvl_max_x1024 = 0xfff */
9468         /* .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU */
9469         /* .. ..     ==> MASK : 0x00000FFFU    VAL : 0x00000FFFU */
9470         /* .. .. dfi_rdlvl_max_x1024 = 0xfff */
9471         /* .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU */
9472         /* .. ..     ==> MASK : 0x00FFF000U    VAL : 0x00FFF000U */
9473         /* .. .. ddrc_reg_twrlvl_max_error = 0x0 */
9474         /* .. .. ==> 0XF80060B0[24:24] = 0x00000000U */
9475         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
9476         /* .. .. ddrc_reg_trdlvl_max_error = 0x0 */
9477         /* .. .. ==> 0XF80060B0[25:25] = 0x00000000U */
9478         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
9479         /* .. .. reg_ddrc_dfi_wr_level_en = 0x1 */
9480         /* .. .. ==> 0XF80060B0[26:26] = 0x00000001U */
9481         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x04000000U */
9482         /* .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1 */
9483         /* .. .. ==> 0XF80060B0[27:27] = 0x00000001U */
9484         /* .. ..     ==> MASK : 0x08000000U    VAL : 0x08000000U */
9485         /* .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1 */
9486         /* .. .. ==> 0XF80060B0[28:28] = 0x00000001U */
9487         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
9488         /* .. .. */
9489         EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU, 0x1CFFFFFFU),
9490         /* .. .. reg_ddrc_2t_delay = 0x0 */
9491         /* .. .. ==> 0XF80060B4[8:0] = 0x00000000U */
9492         /* .. ..     ==> MASK : 0x000001FFU    VAL : 0x00000000U */
9493         /* .. .. reg_ddrc_skip_ocd = 0x1 */
9494         /* .. .. ==> 0XF80060B4[9:9] = 0x00000001U */
9495         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000200U */
9496         /* .. .. reg_ddrc_dis_pre_bypass = 0x0 */
9497         /* .. .. ==> 0XF80060B4[10:10] = 0x00000000U */
9498         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9499         /* .. .. */
9500         EMIT_MASKWRITE(0XF80060B4, 0x000007FFU, 0x00000200U),
9501         /* .. .. reg_ddrc_dfi_t_rddata_en = 0x6 */
9502         /* .. .. ==> 0XF80060B8[4:0] = 0x00000006U */
9503         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000006U */
9504         /* .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3 */
9505         /* .. .. ==> 0XF80060B8[14:5] = 0x00000003U */
9506         /* .. ..     ==> MASK : 0x00007FE0U    VAL : 0x00000060U */
9507         /* .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40 */
9508         /* .. .. ==> 0XF80060B8[24:15] = 0x00000040U */
9509         /* .. ..     ==> MASK : 0x01FF8000U    VAL : 0x00200000U */
9510         /* .. .. */
9511         EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU, 0x00200066U),
9512         /* .. .. START: RESET ECC ERROR */
9513         /* .. .. Clear_Uncorrectable_DRAM_ECC_error = 1 */
9514         /* .. .. ==> 0XF80060C4[0:0] = 0x00000001U */
9515         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
9516         /* .. .. Clear_Correctable_DRAM_ECC_error = 1 */
9517         /* .. .. ==> 0XF80060C4[1:1] = 0x00000001U */
9518         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
9519         /* .. .. */
9520         EMIT_MASKWRITE(0XF80060C4, 0x00000003U, 0x00000003U),
9521         /* .. .. FINISH: RESET ECC ERROR */
9522         /* .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0 */
9523         /* .. .. ==> 0XF80060C4[0:0] = 0x00000000U */
9524         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9525         /* .. .. Clear_Correctable_DRAM_ECC_error = 0x0 */
9526         /* .. .. ==> 0XF80060C4[1:1] = 0x00000000U */
9527         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9528         /* .. .. */
9529         EMIT_MASKWRITE(0XF80060C4, 0x00000003U, 0x00000000U),
9530         /* .. .. CORR_ECC_LOG_VALID = 0x0 */
9531         /* .. .. ==> 0XF80060C8[0:0] = 0x00000000U */
9532         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9533         /* .. .. ECC_CORRECTED_BIT_NUM = 0x0 */
9534         /* .. .. ==> 0XF80060C8[7:1] = 0x00000000U */
9535         /* .. ..     ==> MASK : 0x000000FEU    VAL : 0x00000000U */
9536         /* .. .. */
9537         EMIT_MASKWRITE(0XF80060C8, 0x000000FFU, 0x00000000U),
9538         /* .. .. UNCORR_ECC_LOG_VALID = 0x0 */
9539         /* .. .. ==> 0XF80060DC[0:0] = 0x00000000U */
9540         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9541         /* .. .. */
9542         EMIT_MASKWRITE(0XF80060DC, 0x00000001U, 0x00000000U),
9543         /* .. .. STAT_NUM_CORR_ERR = 0x0 */
9544         /* .. .. ==> 0XF80060F0[15:8] = 0x00000000U */
9545         /* .. ..     ==> MASK : 0x0000FF00U    VAL : 0x00000000U */
9546         /* .. .. STAT_NUM_UNCORR_ERR = 0x0 */
9547         /* .. .. ==> 0XF80060F0[7:0] = 0x00000000U */
9548         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x00000000U */
9549         /* .. .. */
9550         EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU, 0x00000000U),
9551         /* .. .. reg_ddrc_ecc_mode = 0x0 */
9552         /* .. .. ==> 0XF80060F4[2:0] = 0x00000000U */
9553         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000000U */
9554         /* .. .. reg_ddrc_dis_scrub = 0x1 */
9555         /* .. .. ==> 0XF80060F4[3:3] = 0x00000001U */
9556         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000008U */
9557         /* .. .. */
9558         EMIT_MASKWRITE(0XF80060F4, 0x0000000FU, 0x00000008U),
9559         /* .. .. reg_phy_dif_on = 0x0 */
9560         /* .. .. ==> 0XF8006114[3:0] = 0x00000000U */
9561         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000000U */
9562         /* .. .. reg_phy_dif_off = 0x0 */
9563         /* .. .. ==> 0XF8006114[7:4] = 0x00000000U */
9564         /* .. ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
9565         /* .. .. */
9566         EMIT_MASKWRITE(0XF8006114, 0x000000FFU, 0x00000000U),
9567         /* .. .. reg_phy_data_slice_in_use = 0x1 */
9568         /* .. .. ==> 0XF8006118[0:0] = 0x00000001U */
9569         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
9570         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
9571         /* .. .. ==> 0XF8006118[1:1] = 0x00000000U */
9572         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9573         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
9574         /* .. .. ==> 0XF8006118[2:2] = 0x00000000U */
9575         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
9576         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
9577         /* .. .. ==> 0XF8006118[3:3] = 0x00000000U */
9578         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
9579         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
9580         /* .. .. ==> 0XF8006118[4:4] = 0x00000000U */
9581         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
9582         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
9583         /* .. .. ==> 0XF8006118[5:5] = 0x00000000U */
9584         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
9585         /* .. .. reg_phy_bist_shift_dq = 0x0 */
9586         /* .. .. ==> 0XF8006118[14:6] = 0x00000000U */
9587         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
9588         /* .. .. reg_phy_bist_err_clr = 0x0 */
9589         /* .. .. ==> 0XF8006118[23:15] = 0x00000000U */
9590         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
9591         /* .. .. reg_phy_dq_offset = 0x40 */
9592         /* .. .. ==> 0XF8006118[30:24] = 0x00000040U */
9593         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
9594         /* .. .. */
9595         EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU, 0x40000001U),
9596         /* .. .. reg_phy_data_slice_in_use = 0x1 */
9597         /* .. .. ==> 0XF800611C[0:0] = 0x00000001U */
9598         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
9599         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
9600         /* .. .. ==> 0XF800611C[1:1] = 0x00000000U */
9601         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9602         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
9603         /* .. .. ==> 0XF800611C[2:2] = 0x00000000U */
9604         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
9605         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
9606         /* .. .. ==> 0XF800611C[3:3] = 0x00000000U */
9607         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
9608         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
9609         /* .. .. ==> 0XF800611C[4:4] = 0x00000000U */
9610         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
9611         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
9612         /* .. .. ==> 0XF800611C[5:5] = 0x00000000U */
9613         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
9614         /* .. .. reg_phy_bist_shift_dq = 0x0 */
9615         /* .. .. ==> 0XF800611C[14:6] = 0x00000000U */
9616         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
9617         /* .. .. reg_phy_bist_err_clr = 0x0 */
9618         /* .. .. ==> 0XF800611C[23:15] = 0x00000000U */
9619         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
9620         /* .. .. reg_phy_dq_offset = 0x40 */
9621         /* .. .. ==> 0XF800611C[30:24] = 0x00000040U */
9622         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
9623         /* .. .. */
9624         EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU, 0x40000001U),
9625         /* .. .. reg_phy_data_slice_in_use = 0x1 */
9626         /* .. .. ==> 0XF8006120[0:0] = 0x00000001U */
9627         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
9628         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
9629         /* .. .. ==> 0XF8006120[1:1] = 0x00000000U */
9630         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9631         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
9632         /* .. .. ==> 0XF8006120[2:2] = 0x00000000U */
9633         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
9634         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
9635         /* .. .. ==> 0XF8006120[3:3] = 0x00000000U */
9636         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
9637         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
9638         /* .. .. ==> 0XF8006120[4:4] = 0x00000000U */
9639         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
9640         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
9641         /* .. .. ==> 0XF8006120[5:5] = 0x00000000U */
9642         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
9643         /* .. .. reg_phy_bist_shift_dq = 0x0 */
9644         /* .. .. ==> 0XF8006120[14:6] = 0x00000000U */
9645         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
9646         /* .. .. reg_phy_bist_err_clr = 0x0 */
9647         /* .. .. ==> 0XF8006120[23:15] = 0x00000000U */
9648         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
9649         /* .. .. reg_phy_dq_offset = 0x40 */
9650         /* .. .. ==> 0XF8006120[30:24] = 0x00000040U */
9651         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
9652         /* .. .. */
9653         EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU, 0x40000001U),
9654         /* .. .. reg_phy_data_slice_in_use = 0x1 */
9655         /* .. .. ==> 0XF8006124[0:0] = 0x00000001U */
9656         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
9657         /* .. .. reg_phy_rdlvl_inc_mode = 0x0 */
9658         /* .. .. ==> 0XF8006124[1:1] = 0x00000000U */
9659         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9660         /* .. .. reg_phy_gatelvl_inc_mode = 0x0 */
9661         /* .. .. ==> 0XF8006124[2:2] = 0x00000000U */
9662         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
9663         /* .. .. reg_phy_wrlvl_inc_mode = 0x0 */
9664         /* .. .. ==> 0XF8006124[3:3] = 0x00000000U */
9665         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
9666         /* .. .. reg_phy_board_lpbk_tx = 0x0 */
9667         /* .. .. ==> 0XF8006124[4:4] = 0x00000000U */
9668         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
9669         /* .. .. reg_phy_board_lpbk_rx = 0x0 */
9670         /* .. .. ==> 0XF8006124[5:5] = 0x00000000U */
9671         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
9672         /* .. .. reg_phy_bist_shift_dq = 0x0 */
9673         /* .. .. ==> 0XF8006124[14:6] = 0x00000000U */
9674         /* .. ..     ==> MASK : 0x00007FC0U    VAL : 0x00000000U */
9675         /* .. .. reg_phy_bist_err_clr = 0x0 */
9676         /* .. .. ==> 0XF8006124[23:15] = 0x00000000U */
9677         /* .. ..     ==> MASK : 0x00FF8000U    VAL : 0x00000000U */
9678         /* .. .. reg_phy_dq_offset = 0x40 */
9679         /* .. .. ==> 0XF8006124[30:24] = 0x00000040U */
9680         /* .. ..     ==> MASK : 0x7F000000U    VAL : 0x40000000U */
9681         /* .. .. */
9682         EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU, 0x40000001U),
9683         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
9684         /* .. .. ==> 0XF800612C[9:0] = 0x00000000U */
9685         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
9686         /* .. .. reg_phy_gatelvl_init_ratio = 0x8f */
9687         /* .. .. ==> 0XF800612C[19:10] = 0x0000008FU */
9688         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00023C00U */
9689         /* .. .. */
9690         EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU, 0x00023C00U),
9691         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
9692         /* .. .. ==> 0XF8006130[9:0] = 0x00000000U */
9693         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
9694         /* .. .. reg_phy_gatelvl_init_ratio = 0x8a */
9695         /* .. .. ==> 0XF8006130[19:10] = 0x0000008AU */
9696         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00022800U */
9697         /* .. .. */
9698         EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU, 0x00022800U),
9699         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
9700         /* .. .. ==> 0XF8006134[9:0] = 0x00000000U */
9701         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
9702         /* .. .. reg_phy_gatelvl_init_ratio = 0x8b */
9703         /* .. .. ==> 0XF8006134[19:10] = 0x0000008BU */
9704         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00022C00U */
9705         /* .. .. */
9706         EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU, 0x00022C00U),
9707         /* .. .. reg_phy_wrlvl_init_ratio = 0x0 */
9708         /* .. .. ==> 0XF8006138[9:0] = 0x00000000U */
9709         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000000U */
9710         /* .. .. reg_phy_gatelvl_init_ratio = 0x92 */
9711         /* .. .. ==> 0XF8006138[19:10] = 0x00000092U */
9712         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00024800U */
9713         /* .. .. */
9714         EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU, 0x00024800U),
9715         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
9716         /* .. .. ==> 0XF8006140[9:0] = 0x00000035U */
9717         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
9718         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
9719         /* .. .. ==> 0XF8006140[10:10] = 0x00000000U */
9720         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9721         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
9722         /* .. .. ==> 0XF8006140[19:11] = 0x00000000U */
9723         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9724         /* .. .. */
9725         EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU, 0x00000035U),
9726         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
9727         /* .. .. ==> 0XF8006144[9:0] = 0x00000035U */
9728         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
9729         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
9730         /* .. .. ==> 0XF8006144[10:10] = 0x00000000U */
9731         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9732         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
9733         /* .. .. ==> 0XF8006144[19:11] = 0x00000000U */
9734         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9735         /* .. .. */
9736         EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU, 0x00000035U),
9737         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
9738         /* .. .. ==> 0XF8006148[9:0] = 0x00000035U */
9739         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
9740         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
9741         /* .. .. ==> 0XF8006148[10:10] = 0x00000000U */
9742         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9743         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
9744         /* .. .. ==> 0XF8006148[19:11] = 0x00000000U */
9745         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9746         /* .. .. */
9747         EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU, 0x00000035U),
9748         /* .. .. reg_phy_rd_dqs_slave_ratio = 0x35 */
9749         /* .. .. ==> 0XF800614C[9:0] = 0x00000035U */
9750         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000035U */
9751         /* .. .. reg_phy_rd_dqs_slave_force = 0x0 */
9752         /* .. .. ==> 0XF800614C[10:10] = 0x00000000U */
9753         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9754         /* .. .. reg_phy_rd_dqs_slave_delay = 0x0 */
9755         /* .. .. ==> 0XF800614C[19:11] = 0x00000000U */
9756         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9757         /* .. .. */
9758         EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU, 0x00000035U),
9759         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x77 */
9760         /* .. .. ==> 0XF8006154[9:0] = 0x00000077U */
9761         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000077U */
9762         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
9763         /* .. .. ==> 0XF8006154[10:10] = 0x00000000U */
9764         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9765         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
9766         /* .. .. ==> 0XF8006154[19:11] = 0x00000000U */
9767         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9768         /* .. .. */
9769         EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU, 0x00000077U),
9770         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x7c */
9771         /* .. .. ==> 0XF8006158[9:0] = 0x0000007CU */
9772         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000007CU */
9773         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
9774         /* .. .. ==> 0XF8006158[10:10] = 0x00000000U */
9775         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9776         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
9777         /* .. .. ==> 0XF8006158[19:11] = 0x00000000U */
9778         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9779         /* .. .. */
9780         EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU, 0x0000007CU),
9781         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x7c */
9782         /* .. .. ==> 0XF800615C[9:0] = 0x0000007CU */
9783         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x0000007CU */
9784         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
9785         /* .. .. ==> 0XF800615C[10:10] = 0x00000000U */
9786         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9787         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
9788         /* .. .. ==> 0XF800615C[19:11] = 0x00000000U */
9789         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9790         /* .. .. */
9791         EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU, 0x0000007CU),
9792         /* .. .. reg_phy_wr_dqs_slave_ratio = 0x75 */
9793         /* .. .. ==> 0XF8006160[9:0] = 0x00000075U */
9794         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x00000075U */
9795         /* .. .. reg_phy_wr_dqs_slave_force = 0x0 */
9796         /* .. .. ==> 0XF8006160[10:10] = 0x00000000U */
9797         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9798         /* .. .. reg_phy_wr_dqs_slave_delay = 0x0 */
9799         /* .. .. ==> 0XF8006160[19:11] = 0x00000000U */
9800         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9801         /* .. .. */
9802         EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU, 0x00000075U),
9803         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe4 */
9804         /* .. .. ==> 0XF8006168[10:0] = 0x000000E4U */
9805         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E4U */
9806         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
9807         /* .. .. ==> 0XF8006168[11:11] = 0x00000000U */
9808         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
9809         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
9810         /* .. .. ==> 0XF8006168[20:12] = 0x00000000U */
9811         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
9812         /* .. .. */
9813         EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU, 0x000000E4U),
9814         /* .. .. reg_phy_fifo_we_slave_ratio = 0xdf */
9815         /* .. .. ==> 0XF800616C[10:0] = 0x000000DFU */
9816         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000DFU */
9817         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
9818         /* .. .. ==> 0XF800616C[11:11] = 0x00000000U */
9819         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
9820         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
9821         /* .. .. ==> 0XF800616C[20:12] = 0x00000000U */
9822         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
9823         /* .. .. */
9824         EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU, 0x000000DFU),
9825         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe0 */
9826         /* .. .. ==> 0XF8006170[10:0] = 0x000000E0U */
9827         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E0U */
9828         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
9829         /* .. .. ==> 0XF8006170[11:11] = 0x00000000U */
9830         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
9831         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
9832         /* .. .. ==> 0XF8006170[20:12] = 0x00000000U */
9833         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
9834         /* .. .. */
9835         EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU, 0x000000E0U),
9836         /* .. .. reg_phy_fifo_we_slave_ratio = 0xe7 */
9837         /* .. .. ==> 0XF8006174[10:0] = 0x000000E7U */
9838         /* .. ..     ==> MASK : 0x000007FFU    VAL : 0x000000E7U */
9839         /* .. .. reg_phy_fifo_we_in_force = 0x0 */
9840         /* .. .. ==> 0XF8006174[11:11] = 0x00000000U */
9841         /* .. ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
9842         /* .. .. reg_phy_fifo_we_in_delay = 0x0 */
9843         /* .. .. ==> 0XF8006174[20:12] = 0x00000000U */
9844         /* .. ..     ==> MASK : 0x001FF000U    VAL : 0x00000000U */
9845         /* .. .. */
9846         EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU, 0x000000E7U),
9847         /* .. .. reg_phy_wr_data_slave_ratio = 0xb7 */
9848         /* .. .. ==> 0XF800617C[9:0] = 0x000000B7U */
9849         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B7U */
9850         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
9851         /* .. .. ==> 0XF800617C[10:10] = 0x00000000U */
9852         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9853         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
9854         /* .. .. ==> 0XF800617C[19:11] = 0x00000000U */
9855         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9856         /* .. .. */
9857         EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU, 0x000000B7U),
9858         /* .. .. reg_phy_wr_data_slave_ratio = 0xbc */
9859         /* .. .. ==> 0XF8006180[9:0] = 0x000000BCU */
9860         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000BCU */
9861         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
9862         /* .. .. ==> 0XF8006180[10:10] = 0x00000000U */
9863         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9864         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
9865         /* .. .. ==> 0XF8006180[19:11] = 0x00000000U */
9866         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9867         /* .. .. */
9868         EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU, 0x000000BCU),
9869         /* .. .. reg_phy_wr_data_slave_ratio = 0xbc */
9870         /* .. .. ==> 0XF8006184[9:0] = 0x000000BCU */
9871         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000BCU */
9872         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
9873         /* .. .. ==> 0XF8006184[10:10] = 0x00000000U */
9874         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9875         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
9876         /* .. .. ==> 0XF8006184[19:11] = 0x00000000U */
9877         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9878         /* .. .. */
9879         EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU, 0x000000BCU),
9880         /* .. .. reg_phy_wr_data_slave_ratio = 0xb5 */
9881         /* .. .. ==> 0XF8006188[9:0] = 0x000000B5U */
9882         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000000B5U */
9883         /* .. .. reg_phy_wr_data_slave_force = 0x0 */
9884         /* .. .. ==> 0XF8006188[10:10] = 0x00000000U */
9885         /* .. ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
9886         /* .. .. reg_phy_wr_data_slave_delay = 0x0 */
9887         /* .. .. ==> 0XF8006188[19:11] = 0x00000000U */
9888         /* .. ..     ==> MASK : 0x000FF800U    VAL : 0x00000000U */
9889         /* .. .. */
9890         EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU, 0x000000B5U),
9891         /* .. .. reg_phy_loopback = 0x0 */
9892         /* .. .. ==> 0XF8006190[0:0] = 0x00000000U */
9893         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
9894         /* .. .. reg_phy_bl2 = 0x0 */
9895         /* .. .. ==> 0XF8006190[1:1] = 0x00000000U */
9896         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
9897         /* .. .. reg_phy_at_spd_atpg = 0x0 */
9898         /* .. .. ==> 0XF8006190[2:2] = 0x00000000U */
9899         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
9900         /* .. .. reg_phy_bist_enable = 0x0 */
9901         /* .. .. ==> 0XF8006190[3:3] = 0x00000000U */
9902         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
9903         /* .. .. reg_phy_bist_force_err = 0x0 */
9904         /* .. .. ==> 0XF8006190[4:4] = 0x00000000U */
9905         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
9906         /* .. .. reg_phy_bist_mode = 0x0 */
9907         /* .. .. ==> 0XF8006190[6:5] = 0x00000000U */
9908         /* .. ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
9909         /* .. .. reg_phy_invert_clkout = 0x1 */
9910         /* .. .. ==> 0XF8006190[7:7] = 0x00000001U */
9911         /* .. ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
9912         /* .. .. reg_phy_all_dq_mpr_rd_resp = 0x0 */
9913         /* .. .. ==> 0XF8006190[8:8] = 0x00000000U */
9914         /* .. ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
9915         /* .. .. reg_phy_sel_logic = 0x0 */
9916         /* .. .. ==> 0XF8006190[9:9] = 0x00000000U */
9917         /* .. ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
9918         /* .. .. reg_phy_ctrl_slave_ratio = 0x100 */
9919         /* .. .. ==> 0XF8006190[19:10] = 0x00000100U */
9920         /* .. ..     ==> MASK : 0x000FFC00U    VAL : 0x00040000U */
9921         /* .. .. reg_phy_ctrl_slave_force = 0x0 */
9922         /* .. .. ==> 0XF8006190[20:20] = 0x00000000U */
9923         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
9924         /* .. .. reg_phy_ctrl_slave_delay = 0x0 */
9925         /* .. .. ==> 0XF8006190[27:21] = 0x00000000U */
9926         /* .. ..     ==> MASK : 0x0FE00000U    VAL : 0x00000000U */
9927         /* .. .. reg_phy_use_rank0_delays = 0x1 */
9928         /* .. .. ==> 0XF8006190[28:28] = 0x00000001U */
9929         /* .. ..     ==> MASK : 0x10000000U    VAL : 0x10000000U */
9930         /* .. .. reg_phy_lpddr = 0x0 */
9931         /* .. .. ==> 0XF8006190[29:29] = 0x00000000U */
9932         /* .. ..     ==> MASK : 0x20000000U    VAL : 0x00000000U */
9933         /* .. .. reg_phy_cmd_latency = 0x0 */
9934         /* .. .. ==> 0XF8006190[30:30] = 0x00000000U */
9935         /* .. ..     ==> MASK : 0x40000000U    VAL : 0x00000000U */
9936         /* .. .. reg_phy_int_lpbk = 0x0 */
9937         /* .. .. ==> 0XF8006190[31:31] = 0x00000000U */
9938         /* .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U */
9939         /* .. .. */
9940         EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU, 0x10040080U),
9941         /* .. .. reg_phy_wr_rl_delay = 0x2 */
9942         /* .. .. ==> 0XF8006194[4:0] = 0x00000002U */
9943         /* .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000002U */
9944         /* .. .. reg_phy_rd_rl_delay = 0x4 */
9945         /* .. .. ==> 0XF8006194[9:5] = 0x00000004U */
9946         /* .. ..     ==> MASK : 0x000003E0U    VAL : 0x00000080U */
9947         /* .. .. reg_phy_dll_lock_diff = 0xf */
9948         /* .. .. ==> 0XF8006194[13:10] = 0x0000000FU */
9949         /* .. ..     ==> MASK : 0x00003C00U    VAL : 0x00003C00U */
9950         /* .. .. reg_phy_use_wr_level = 0x1 */
9951         /* .. .. ==> 0XF8006194[14:14] = 0x00000001U */
9952         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00004000U */
9953         /* .. .. reg_phy_use_rd_dqs_gate_level = 0x1 */
9954         /* .. .. ==> 0XF8006194[15:15] = 0x00000001U */
9955         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00008000U */
9956         /* .. .. reg_phy_use_rd_data_eye_level = 0x1 */
9957         /* .. .. ==> 0XF8006194[16:16] = 0x00000001U */
9958         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00010000U */
9959         /* .. .. reg_phy_dis_calib_rst = 0x0 */
9960         /* .. .. ==> 0XF8006194[17:17] = 0x00000000U */
9961         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9962         /* .. .. reg_phy_ctrl_slave_delay = 0x0 */
9963         /* .. .. ==> 0XF8006194[19:18] = 0x00000000U */
9964         /* .. ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U */
9965         /* .. .. */
9966         EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU, 0x0001FC82U),
9967         /* .. .. reg_arb_page_addr_mask = 0x0 */
9968         /* .. .. ==> 0XF8006204[31:0] = 0x00000000U */
9969         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U */
9970         /* .. .. */
9971         EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU, 0x00000000U),
9972         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
9973         /* .. .. ==> 0XF8006208[9:0] = 0x000003FFU */
9974         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
9975         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
9976         /* .. .. ==> 0XF8006208[16:16] = 0x00000000U */
9977         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
9978         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
9979         /* .. .. ==> 0XF8006208[17:17] = 0x00000000U */
9980         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9981         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
9982         /* .. .. ==> 0XF8006208[18:18] = 0x00000000U */
9983         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
9984         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
9985         /* .. .. ==> 0XF8006208[19:19] = 0x00000001U */
9986         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
9987         /* .. .. */
9988         EMIT_MASKWRITE(0XF8006208, 0x000F03FFU, 0x000803FFU),
9989         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
9990         /* .. .. ==> 0XF800620C[9:0] = 0x000003FFU */
9991         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
9992         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
9993         /* .. .. ==> 0XF800620C[16:16] = 0x00000000U */
9994         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
9995         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
9996         /* .. .. ==> 0XF800620C[17:17] = 0x00000000U */
9997         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
9998         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
9999         /* .. .. ==> 0XF800620C[18:18] = 0x00000000U */
10000         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
10001         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
10002         /* .. .. ==> 0XF800620C[19:19] = 0x00000001U */
10003         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
10004         /* .. .. */
10005         EMIT_MASKWRITE(0XF800620C, 0x000F03FFU, 0x000803FFU),
10006         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
10007         /* .. .. ==> 0XF8006210[9:0] = 0x000003FFU */
10008         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
10009         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
10010         /* .. .. ==> 0XF8006210[16:16] = 0x00000000U */
10011         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
10012         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
10013         /* .. .. ==> 0XF8006210[17:17] = 0x00000000U */
10014         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
10015         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
10016         /* .. .. ==> 0XF8006210[18:18] = 0x00000000U */
10017         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
10018         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
10019         /* .. .. ==> 0XF8006210[19:19] = 0x00000001U */
10020         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
10021         /* .. .. */
10022         EMIT_MASKWRITE(0XF8006210, 0x000F03FFU, 0x000803FFU),
10023         /* .. .. reg_arb_pri_wr_portn = 0x3ff */
10024         /* .. .. ==> 0XF8006214[9:0] = 0x000003FFU */
10025         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
10026         /* .. .. reg_arb_disable_aging_wr_portn = 0x0 */
10027         /* .. .. ==> 0XF8006214[16:16] = 0x00000000U */
10028         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
10029         /* .. .. reg_arb_disable_urgent_wr_portn = 0x0 */
10030         /* .. .. ==> 0XF8006214[17:17] = 0x00000000U */
10031         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
10032         /* .. .. reg_arb_dis_page_match_wr_portn = 0x0 */
10033         /* .. .. ==> 0XF8006214[18:18] = 0x00000000U */
10034         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
10035         /* .. .. reg_arb_dis_rmw_portn = 0x1 */
10036         /* .. .. ==> 0XF8006214[19:19] = 0x00000001U */
10037         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
10038         /* .. .. */
10039         EMIT_MASKWRITE(0XF8006214, 0x000F03FFU, 0x000803FFU),
10040         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
10041         /* .. .. ==> 0XF8006218[9:0] = 0x000003FFU */
10042         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
10043         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
10044         /* .. .. ==> 0XF8006218[16:16] = 0x00000000U */
10045         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
10046         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
10047         /* .. .. ==> 0XF8006218[17:17] = 0x00000000U */
10048         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
10049         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
10050         /* .. .. ==> 0XF8006218[18:18] = 0x00000000U */
10051         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
10052         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
10053         /* .. .. ==> 0XF8006218[19:19] = 0x00000000U */
10054         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
10055         /* .. .. */
10056         EMIT_MASKWRITE(0XF8006218, 0x000F03FFU, 0x000003FFU),
10057         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
10058         /* .. .. ==> 0XF800621C[9:0] = 0x000003FFU */
10059         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
10060         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
10061         /* .. .. ==> 0XF800621C[16:16] = 0x00000000U */
10062         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
10063         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
10064         /* .. .. ==> 0XF800621C[17:17] = 0x00000000U */
10065         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
10066         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
10067         /* .. .. ==> 0XF800621C[18:18] = 0x00000000U */
10068         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
10069         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
10070         /* .. .. ==> 0XF800621C[19:19] = 0x00000000U */
10071         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
10072         /* .. .. */
10073         EMIT_MASKWRITE(0XF800621C, 0x000F03FFU, 0x000003FFU),
10074         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
10075         /* .. .. ==> 0XF8006220[9:0] = 0x000003FFU */
10076         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
10077         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
10078         /* .. .. ==> 0XF8006220[16:16] = 0x00000000U */
10079         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
10080         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
10081         /* .. .. ==> 0XF8006220[17:17] = 0x00000000U */
10082         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
10083         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
10084         /* .. .. ==> 0XF8006220[18:18] = 0x00000000U */
10085         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
10086         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
10087         /* .. .. ==> 0XF8006220[19:19] = 0x00000000U */
10088         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
10089         /* .. .. */
10090         EMIT_MASKWRITE(0XF8006220, 0x000F03FFU, 0x000003FFU),
10091         /* .. .. reg_arb_pri_rd_portn = 0x3ff */
10092         /* .. .. ==> 0XF8006224[9:0] = 0x000003FFU */
10093         /* .. ..     ==> MASK : 0x000003FFU    VAL : 0x000003FFU */
10094         /* .. .. reg_arb_disable_aging_rd_portn = 0x0 */
10095         /* .. .. ==> 0XF8006224[16:16] = 0x00000000U */
10096         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
10097         /* .. .. reg_arb_disable_urgent_rd_portn = 0x0 */
10098         /* .. .. ==> 0XF8006224[17:17] = 0x00000000U */
10099         /* .. ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
10100         /* .. .. reg_arb_dis_page_match_rd_portn = 0x0 */
10101         /* .. .. ==> 0XF8006224[18:18] = 0x00000000U */
10102         /* .. ..     ==> MASK : 0x00040000U    VAL : 0x00000000U */
10103         /* .. .. reg_arb_set_hpr_rd_portn = 0x0 */
10104         /* .. .. ==> 0XF8006224[19:19] = 0x00000000U */
10105         /* .. ..     ==> MASK : 0x00080000U    VAL : 0x00000000U */
10106         /* .. .. */
10107         EMIT_MASKWRITE(0XF8006224, 0x000F03FFU, 0x000003FFU),
10108         /* .. .. reg_ddrc_lpddr2 = 0x0 */
10109         /* .. .. ==> 0XF80062A8[0:0] = 0x00000000U */
10110         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10111         /* .. .. reg_ddrc_per_bank_refresh = 0x0 */
10112         /* .. .. ==> 0XF80062A8[1:1] = 0x00000000U */
10113         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10114         /* .. .. reg_ddrc_derate_enable = 0x0 */
10115         /* .. .. ==> 0XF80062A8[2:2] = 0x00000000U */
10116         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10117         /* .. .. reg_ddrc_mr4_margin = 0x0 */
10118         /* .. .. ==> 0XF80062A8[11:4] = 0x00000000U */
10119         /* .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000000U */
10120         /* .. .. */
10121         EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U, 0x00000000U),
10122         /* .. .. reg_ddrc_mr4_read_interval = 0x0 */
10123         /* .. .. ==> 0XF80062AC[31:0] = 0x00000000U */
10124         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0x00000000U */
10125         /* .. .. */
10126         EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU, 0x00000000U),
10127         /* .. .. reg_ddrc_min_stable_clock_x1 = 0x5 */
10128         /* .. .. ==> 0XF80062B0[3:0] = 0x00000005U */
10129         /* .. ..     ==> MASK : 0x0000000FU    VAL : 0x00000005U */
10130         /* .. .. reg_ddrc_idle_after_reset_x32 = 0x12 */
10131         /* .. .. ==> 0XF80062B0[11:4] = 0x00000012U */
10132         /* .. ..     ==> MASK : 0x00000FF0U    VAL : 0x00000120U */
10133         /* .. .. reg_ddrc_t_mrw = 0x5 */
10134         /* .. .. ==> 0XF80062B0[21:12] = 0x00000005U */
10135         /* .. ..     ==> MASK : 0x003FF000U    VAL : 0x00005000U */
10136         /* .. .. */
10137         EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU, 0x00005125U),
10138         /* .. .. reg_ddrc_max_auto_init_x1024 = 0xa6 */
10139         /* .. .. ==> 0XF80062B4[7:0] = 0x000000A6U */
10140         /* .. ..     ==> MASK : 0x000000FFU    VAL : 0x000000A6U */
10141         /* .. .. reg_ddrc_dev_zqinit_x32 = 0x12 */
10142         /* .. .. ==> 0XF80062B4[17:8] = 0x00000012U */
10143         /* .. ..     ==> MASK : 0x0003FF00U    VAL : 0x00001200U */
10144         /* .. .. */
10145         EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU, 0x000012A6U),
10146         /* .. .. START: POLL ON DCI STATUS */
10147         /* .. .. DONE = 1 */
10148         /* .. .. ==> 0XF8000B74[13:13] = 0x00000001U */
10149         /* .. ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
10150         /* .. .. */
10151         EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
10152         /* .. .. FINISH: POLL ON DCI STATUS */
10153         /* .. .. START: UNLOCK DDR */
10154         /* .. .. reg_ddrc_soft_rstb = 0x1 */
10155         /* .. .. ==> 0XF8006000[0:0] = 0x00000001U */
10156         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
10157         /* .. .. reg_ddrc_powerdown_en = 0x0 */
10158         /* .. .. ==> 0XF8006000[1:1] = 0x00000000U */
10159         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10160         /* .. .. reg_ddrc_data_bus_width = 0x0 */
10161         /* .. .. ==> 0XF8006000[3:2] = 0x00000000U */
10162         /* .. ..     ==> MASK : 0x0000000CU    VAL : 0x00000000U */
10163         /* .. .. reg_ddrc_burst8_refresh = 0x0 */
10164         /* .. .. ==> 0XF8006000[6:4] = 0x00000000U */
10165         /* .. ..     ==> MASK : 0x00000070U    VAL : 0x00000000U */
10166         /* .. .. reg_ddrc_rdwr_idle_gap = 1 */
10167         /* .. .. ==> 0XF8006000[13:7] = 0x00000001U */
10168         /* .. ..     ==> MASK : 0x00003F80U    VAL : 0x00000080U */
10169         /* .. .. reg_ddrc_dis_rd_bypass = 0x0 */
10170         /* .. .. ==> 0XF8006000[14:14] = 0x00000000U */
10171         /* .. ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
10172         /* .. .. reg_ddrc_dis_act_bypass = 0x0 */
10173         /* .. .. ==> 0XF8006000[15:15] = 0x00000000U */
10174         /* .. ..     ==> MASK : 0x00008000U    VAL : 0x00000000U */
10175         /* .. .. reg_ddrc_dis_auto_refresh = 0x0 */
10176         /* .. .. ==> 0XF8006000[16:16] = 0x00000000U */
10177         /* .. ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
10178         /* .. .. */
10179         EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU, 0x00000081U),
10180         /* .. .. FINISH: UNLOCK DDR */
10181         /* .. .. START: CHECK DDR STATUS */
10182         /* .. .. ddrc_reg_operating_mode = 1 */
10183         /* .. .. ==> 0XF8006054[2:0] = 0x00000001U */
10184         /* .. ..     ==> MASK : 0x00000007U    VAL : 0x00000001U */
10185         /* .. .. */
10186         EMIT_MASKPOLL(0XF8006054, 0x00000007U),
10187         /* .. .. FINISH: CHECK DDR STATUS */
10188         /* .. FINISH: DDR INITIALIZATION */
10189         /* FINISH: top */
10190         /* */
10191         EMIT_EXIT(),
10192
10193         /* */
10194 };
10195
10196 unsigned long ps7_mio_init_data_1_0[] = {
10197         /* START: top */
10198         /* .. START: SLCR SETTINGS */
10199         /* .. UNLOCK_KEY = 0XDF0D */
10200         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
10201         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
10202         /* .. */
10203         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
10204         /* .. FINISH: SLCR SETTINGS */
10205         /* .. START: OCM REMAPPING */
10206         /* .. VREF_EN = 0x1 */
10207         /* .. ==> 0XF8000B00[0:0] = 0x00000001U */
10208         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
10209         /* .. VREF_PULLUP_EN = 0x0 */
10210         /* .. ==> 0XF8000B00[1:1] = 0x00000000U */
10211         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10212         /* .. CLK_PULLUP_EN = 0x0 */
10213         /* .. ==> 0XF8000B00[8:8] = 0x00000000U */
10214         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10215         /* .. SRSTN_PULLUP_EN = 0x0 */
10216         /* .. ==> 0XF8000B00[9:9] = 0x00000000U */
10217         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
10218         /* .. */
10219         EMIT_MASKWRITE(0XF8000B00, 0x00000303U, 0x00000001U),
10220         /* .. FINISH: OCM REMAPPING */
10221         /* .. START: DDRIOB SETTINGS */
10222         /* .. INP_POWER = 0x0 */
10223         /* .. ==> 0XF8000B40[0:0] = 0x00000000U */
10224         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10225         /* .. INP_TYPE = 0x0 */
10226         /* .. ==> 0XF8000B40[2:1] = 0x00000000U */
10227         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
10228         /* .. DCI_UPDATE = 0x0 */
10229         /* .. ==> 0XF8000B40[3:3] = 0x00000000U */
10230         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10231         /* .. TERM_EN = 0x0 */
10232         /* .. ==> 0XF8000B40[4:4] = 0x00000000U */
10233         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
10234         /* .. DCR_TYPE = 0x0 */
10235         /* .. ==> 0XF8000B40[6:5] = 0x00000000U */
10236         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
10237         /* .. IBUF_DISABLE_MODE = 0x0 */
10238         /* .. ==> 0XF8000B40[7:7] = 0x00000000U */
10239         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10240         /* .. TERM_DISABLE_MODE = 0x0 */
10241         /* .. ==> 0XF8000B40[8:8] = 0x00000000U */
10242         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10243         /* .. OUTPUT_EN = 0x3 */
10244         /* .. ==> 0XF8000B40[10:9] = 0x00000003U */
10245         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10246         /* .. PULLUP_EN = 0x0 */
10247         /* .. ==> 0XF8000B40[11:11] = 0x00000000U */
10248         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10249         /* .. */
10250         EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU, 0x00000600U),
10251         /* .. INP_POWER = 0x0 */
10252         /* .. ==> 0XF8000B44[0:0] = 0x00000000U */
10253         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10254         /* .. INP_TYPE = 0x0 */
10255         /* .. ==> 0XF8000B44[2:1] = 0x00000000U */
10256         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
10257         /* .. DCI_UPDATE = 0x0 */
10258         /* .. ==> 0XF8000B44[3:3] = 0x00000000U */
10259         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10260         /* .. TERM_EN = 0x0 */
10261         /* .. ==> 0XF8000B44[4:4] = 0x00000000U */
10262         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
10263         /* .. DCR_TYPE = 0x0 */
10264         /* .. ==> 0XF8000B44[6:5] = 0x00000000U */
10265         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
10266         /* .. IBUF_DISABLE_MODE = 0x0 */
10267         /* .. ==> 0XF8000B44[7:7] = 0x00000000U */
10268         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10269         /* .. TERM_DISABLE_MODE = 0x0 */
10270         /* .. ==> 0XF8000B44[8:8] = 0x00000000U */
10271         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10272         /* .. OUTPUT_EN = 0x3 */
10273         /* .. ==> 0XF8000B44[10:9] = 0x00000003U */
10274         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10275         /* .. PULLUP_EN = 0x0 */
10276         /* .. ==> 0XF8000B44[11:11] = 0x00000000U */
10277         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10278         /* .. */
10279         EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU, 0x00000600U),
10280         /* .. INP_POWER = 0x0 */
10281         /* .. ==> 0XF8000B48[0:0] = 0x00000000U */
10282         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10283         /* .. INP_TYPE = 0x1 */
10284         /* .. ==> 0XF8000B48[2:1] = 0x00000001U */
10285         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000002U */
10286         /* .. DCI_UPDATE = 0x0 */
10287         /* .. ==> 0XF8000B48[3:3] = 0x00000000U */
10288         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10289         /* .. TERM_EN = 0x1 */
10290         /* .. ==> 0XF8000B48[4:4] = 0x00000001U */
10291         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
10292         /* .. DCR_TYPE = 0x3 */
10293         /* .. ==> 0XF8000B48[6:5] = 0x00000003U */
10294         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
10295         /* .. IBUF_DISABLE_MODE = 0 */
10296         /* .. ==> 0XF8000B48[7:7] = 0x00000000U */
10297         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10298         /* .. TERM_DISABLE_MODE = 0 */
10299         /* .. ==> 0XF8000B48[8:8] = 0x00000000U */
10300         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10301         /* .. OUTPUT_EN = 0x3 */
10302         /* .. ==> 0XF8000B48[10:9] = 0x00000003U */
10303         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10304         /* .. PULLUP_EN = 0x0 */
10305         /* .. ==> 0XF8000B48[11:11] = 0x00000000U */
10306         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10307         /* .. */
10308         EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU, 0x00000672U),
10309         /* .. INP_POWER = 0x0 */
10310         /* .. ==> 0XF8000B4C[0:0] = 0x00000000U */
10311         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10312         /* .. INP_TYPE = 0x1 */
10313         /* .. ==> 0XF8000B4C[2:1] = 0x00000001U */
10314         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000002U */
10315         /* .. DCI_UPDATE = 0x0 */
10316         /* .. ==> 0XF8000B4C[3:3] = 0x00000000U */
10317         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10318         /* .. TERM_EN = 0x1 */
10319         /* .. ==> 0XF8000B4C[4:4] = 0x00000001U */
10320         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
10321         /* .. DCR_TYPE = 0x3 */
10322         /* .. ==> 0XF8000B4C[6:5] = 0x00000003U */
10323         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
10324         /* .. IBUF_DISABLE_MODE = 0 */
10325         /* .. ==> 0XF8000B4C[7:7] = 0x00000000U */
10326         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10327         /* .. TERM_DISABLE_MODE = 0 */
10328         /* .. ==> 0XF8000B4C[8:8] = 0x00000000U */
10329         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10330         /* .. OUTPUT_EN = 0x3 */
10331         /* .. ==> 0XF8000B4C[10:9] = 0x00000003U */
10332         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10333         /* .. PULLUP_EN = 0x0 */
10334         /* .. ==> 0XF8000B4C[11:11] = 0x00000000U */
10335         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10336         /* .. */
10337         EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU, 0x00000672U),
10338         /* .. INP_POWER = 0x0 */
10339         /* .. ==> 0XF8000B50[0:0] = 0x00000000U */
10340         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10341         /* .. INP_TYPE = 0x2 */
10342         /* .. ==> 0XF8000B50[2:1] = 0x00000002U */
10343         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000004U */
10344         /* .. DCI_UPDATE = 0x0 */
10345         /* .. ==> 0XF8000B50[3:3] = 0x00000000U */
10346         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10347         /* .. TERM_EN = 0x1 */
10348         /* .. ==> 0XF8000B50[4:4] = 0x00000001U */
10349         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
10350         /* .. DCR_TYPE = 0x3 */
10351         /* .. ==> 0XF8000B50[6:5] = 0x00000003U */
10352         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
10353         /* .. IBUF_DISABLE_MODE = 0 */
10354         /* .. ==> 0XF8000B50[7:7] = 0x00000000U */
10355         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10356         /* .. TERM_DISABLE_MODE = 0 */
10357         /* .. ==> 0XF8000B50[8:8] = 0x00000000U */
10358         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10359         /* .. OUTPUT_EN = 0x3 */
10360         /* .. ==> 0XF8000B50[10:9] = 0x00000003U */
10361         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10362         /* .. PULLUP_EN = 0x0 */
10363         /* .. ==> 0XF8000B50[11:11] = 0x00000000U */
10364         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10365         /* .. */
10366         EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU, 0x00000674U),
10367         /* .. INP_POWER = 0x0 */
10368         /* .. ==> 0XF8000B54[0:0] = 0x00000000U */
10369         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10370         /* .. INP_TYPE = 0x2 */
10371         /* .. ==> 0XF8000B54[2:1] = 0x00000002U */
10372         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000004U */
10373         /* .. DCI_UPDATE = 0x0 */
10374         /* .. ==> 0XF8000B54[3:3] = 0x00000000U */
10375         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10376         /* .. TERM_EN = 0x1 */
10377         /* .. ==> 0XF8000B54[4:4] = 0x00000001U */
10378         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
10379         /* .. DCR_TYPE = 0x3 */
10380         /* .. ==> 0XF8000B54[6:5] = 0x00000003U */
10381         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
10382         /* .. IBUF_DISABLE_MODE = 0 */
10383         /* .. ==> 0XF8000B54[7:7] = 0x00000000U */
10384         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10385         /* .. TERM_DISABLE_MODE = 0 */
10386         /* .. ==> 0XF8000B54[8:8] = 0x00000000U */
10387         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10388         /* .. OUTPUT_EN = 0x3 */
10389         /* .. ==> 0XF8000B54[10:9] = 0x00000003U */
10390         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10391         /* .. PULLUP_EN = 0x0 */
10392         /* .. ==> 0XF8000B54[11:11] = 0x00000000U */
10393         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10394         /* .. */
10395         EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU, 0x00000674U),
10396         /* .. INP_POWER = 0x0 */
10397         /* .. ==> 0XF8000B58[0:0] = 0x00000000U */
10398         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10399         /* .. INP_TYPE = 0x0 */
10400         /* .. ==> 0XF8000B58[2:1] = 0x00000000U */
10401         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
10402         /* .. DCI_UPDATE = 0x0 */
10403         /* .. ==> 0XF8000B58[3:3] = 0x00000000U */
10404         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10405         /* .. TERM_EN = 0x0 */
10406         /* .. ==> 0XF8000B58[4:4] = 0x00000000U */
10407         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
10408         /* .. DCR_TYPE = 0x0 */
10409         /* .. ==> 0XF8000B58[6:5] = 0x00000000U */
10410         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000000U */
10411         /* .. IBUF_DISABLE_MODE = 0x0 */
10412         /* .. ==> 0XF8000B58[7:7] = 0x00000000U */
10413         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
10414         /* .. TERM_DISABLE_MODE = 0x0 */
10415         /* .. ==> 0XF8000B58[8:8] = 0x00000000U */
10416         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10417         /* .. OUTPUT_EN = 0x3 */
10418         /* .. ==> 0XF8000B58[10:9] = 0x00000003U */
10419         /* ..     ==> MASK : 0x00000600U    VAL : 0x00000600U */
10420         /* .. PULLUP_EN = 0x0 */
10421         /* .. ==> 0XF8000B58[11:11] = 0x00000000U */
10422         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
10423         /* .. */
10424         EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU, 0x00000600U),
10425         /* .. DRIVE_P = 0x1c */
10426         /* .. ==> 0XF8000B5C[6:0] = 0x0000001CU */
10427         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
10428         /* .. DRIVE_N = 0xc */
10429         /* .. ==> 0XF8000B5C[13:7] = 0x0000000CU */
10430         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
10431         /* .. SLEW_P = 0x3 */
10432         /* .. ==> 0XF8000B5C[18:14] = 0x00000003U */
10433         /* ..     ==> MASK : 0x0007C000U    VAL : 0x0000C000U */
10434         /* .. SLEW_N = 0x3 */
10435         /* .. ==> 0XF8000B5C[23:19] = 0x00000003U */
10436         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00180000U */
10437         /* .. GTL = 0x0 */
10438         /* .. ==> 0XF8000B5C[26:24] = 0x00000000U */
10439         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
10440         /* .. RTERM = 0x0 */
10441         /* .. ==> 0XF8000B5C[31:27] = 0x00000000U */
10442         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
10443         /* .. */
10444         EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU, 0x0018C61CU),
10445         /* .. DRIVE_P = 0x1c */
10446         /* .. ==> 0XF8000B60[6:0] = 0x0000001CU */
10447         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
10448         /* .. DRIVE_N = 0xc */
10449         /* .. ==> 0XF8000B60[13:7] = 0x0000000CU */
10450         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
10451         /* .. SLEW_P = 0x6 */
10452         /* .. ==> 0XF8000B60[18:14] = 0x00000006U */
10453         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
10454         /* .. SLEW_N = 0x1f */
10455         /* .. ==> 0XF8000B60[23:19] = 0x0000001FU */
10456         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
10457         /* .. GTL = 0x0 */
10458         /* .. ==> 0XF8000B60[26:24] = 0x00000000U */
10459         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
10460         /* .. RTERM = 0x0 */
10461         /* .. ==> 0XF8000B60[31:27] = 0x00000000U */
10462         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
10463         /* .. */
10464         EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU, 0x00F9861CU),
10465         /* .. DRIVE_P = 0x1c */
10466         /* .. ==> 0XF8000B64[6:0] = 0x0000001CU */
10467         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
10468         /* .. DRIVE_N = 0xc */
10469         /* .. ==> 0XF8000B64[13:7] = 0x0000000CU */
10470         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
10471         /* .. SLEW_P = 0x6 */
10472         /* .. ==> 0XF8000B64[18:14] = 0x00000006U */
10473         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
10474         /* .. SLEW_N = 0x1f */
10475         /* .. ==> 0XF8000B64[23:19] = 0x0000001FU */
10476         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
10477         /* .. GTL = 0x0 */
10478         /* .. ==> 0XF8000B64[26:24] = 0x00000000U */
10479         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
10480         /* .. RTERM = 0x0 */
10481         /* .. ==> 0XF8000B64[31:27] = 0x00000000U */
10482         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
10483         /* .. */
10484         EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU, 0x00F9861CU),
10485         /* .. DRIVE_P = 0x1c */
10486         /* .. ==> 0XF8000B68[6:0] = 0x0000001CU */
10487         /* ..     ==> MASK : 0x0000007FU    VAL : 0x0000001CU */
10488         /* .. DRIVE_N = 0xc */
10489         /* .. ==> 0XF8000B68[13:7] = 0x0000000CU */
10490         /* ..     ==> MASK : 0x00003F80U    VAL : 0x00000600U */
10491         /* .. SLEW_P = 0x6 */
10492         /* .. ==> 0XF8000B68[18:14] = 0x00000006U */
10493         /* ..     ==> MASK : 0x0007C000U    VAL : 0x00018000U */
10494         /* .. SLEW_N = 0x1f */
10495         /* .. ==> 0XF8000B68[23:19] = 0x0000001FU */
10496         /* ..     ==> MASK : 0x00F80000U    VAL : 0x00F80000U */
10497         /* .. GTL = 0x0 */
10498         /* .. ==> 0XF8000B68[26:24] = 0x00000000U */
10499         /* ..     ==> MASK : 0x07000000U    VAL : 0x00000000U */
10500         /* .. RTERM = 0x0 */
10501         /* .. ==> 0XF8000B68[31:27] = 0x00000000U */
10502         /* ..     ==> MASK : 0xF8000000U    VAL : 0x00000000U */
10503         /* .. */
10504         EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU, 0x00F9861CU),
10505         /* .. VREF_INT_EN = 0x0 */
10506         /* .. ==> 0XF8000B6C[0:0] = 0x00000000U */
10507         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10508         /* .. VREF_SEL = 0x0 */
10509         /* .. ==> 0XF8000B6C[4:1] = 0x00000000U */
10510         /* ..     ==> MASK : 0x0000001EU    VAL : 0x00000000U */
10511         /* .. VREF_EXT_EN = 0x3 */
10512         /* .. ==> 0XF8000B6C[6:5] = 0x00000003U */
10513         /* ..     ==> MASK : 0x00000060U    VAL : 0x00000060U */
10514         /* .. VREF_PULLUP_EN = 0x0 */
10515         /* .. ==> 0XF8000B6C[8:7] = 0x00000000U */
10516         /* ..     ==> MASK : 0x00000180U    VAL : 0x00000000U */
10517         /* .. REFIO_EN = 0x1 */
10518         /* .. ==> 0XF8000B6C[9:9] = 0x00000001U */
10519         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000200U */
10520         /* .. REFIO_PULLUP_EN = 0x0 */
10521         /* .. ==> 0XF8000B6C[12:12] = 0x00000000U */
10522         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10523         /* .. DRST_B_PULLUP_EN = 0x0 */
10524         /* .. ==> 0XF8000B6C[13:13] = 0x00000000U */
10525         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10526         /* .. CKE_PULLUP_EN = 0x0 */
10527         /* .. ==> 0XF8000B6C[14:14] = 0x00000000U */
10528         /* ..     ==> MASK : 0x00004000U    VAL : 0x00000000U */
10529         /* .. */
10530         EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU, 0x00000260U),
10531         /* .. .. START: ASSERT RESET */
10532         /* .. .. RESET = 1 */
10533         /* .. .. ==> 0XF8000B70[0:0] = 0x00000001U */
10534         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
10535         /* .. .. VRN_OUT = 0x1 */
10536         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
10537         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
10538         /* .. .. */
10539         EMIT_MASKWRITE(0XF8000B70, 0x00000021U, 0x00000021U),
10540         /* .. .. FINISH: ASSERT RESET */
10541         /* .. .. START: DEASSERT RESET */
10542         /* .. .. RESET = 0 */
10543         /* .. .. ==> 0XF8000B70[0:0] = 0x00000000U */
10544         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10545         /* .. .. VRN_OUT = 0x1 */
10546         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
10547         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
10548         /* .. .. */
10549         EMIT_MASKWRITE(0XF8000B70, 0x00000021U, 0x00000020U),
10550         /* .. .. FINISH: DEASSERT RESET */
10551         /* .. .. RESET = 0x1 */
10552         /* .. .. ==> 0XF8000B70[0:0] = 0x00000001U */
10553         /* .. ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
10554         /* .. .. ENABLE = 0x1 */
10555         /* .. .. ==> 0XF8000B70[1:1] = 0x00000001U */
10556         /* .. ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10557         /* .. .. VRP_TRI = 0x0 */
10558         /* .. .. ==> 0XF8000B70[2:2] = 0x00000000U */
10559         /* .. ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10560         /* .. .. VRN_TRI = 0x0 */
10561         /* .. .. ==> 0XF8000B70[3:3] = 0x00000000U */
10562         /* .. ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
10563         /* .. .. VRP_OUT = 0x0 */
10564         /* .. .. ==> 0XF8000B70[4:4] = 0x00000000U */
10565         /* .. ..     ==> MASK : 0x00000010U    VAL : 0x00000000U */
10566         /* .. .. VRN_OUT = 0x1 */
10567         /* .. .. ==> 0XF8000B70[5:5] = 0x00000001U */
10568         /* .. ..     ==> MASK : 0x00000020U    VAL : 0x00000020U */
10569         /* .. .. NREF_OPT1 = 0x0 */
10570         /* .. .. ==> 0XF8000B70[7:6] = 0x00000000U */
10571         /* .. ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U */
10572         /* .. .. NREF_OPT2 = 0x0 */
10573         /* .. .. ==> 0XF8000B70[10:8] = 0x00000000U */
10574         /* .. ..     ==> MASK : 0x00000700U    VAL : 0x00000000U */
10575         /* .. .. NREF_OPT4 = 0x1 */
10576         /* .. .. ==> 0XF8000B70[13:11] = 0x00000001U */
10577         /* .. ..     ==> MASK : 0x00003800U    VAL : 0x00000800U */
10578         /* .. .. PREF_OPT1 = 0x0 */
10579         /* .. .. ==> 0XF8000B70[16:14] = 0x00000000U */
10580         /* .. ..     ==> MASK : 0x0001C000U    VAL : 0x00000000U */
10581         /* .. .. PREF_OPT2 = 0x0 */
10582         /* .. .. ==> 0XF8000B70[19:17] = 0x00000000U */
10583         /* .. ..     ==> MASK : 0x000E0000U    VAL : 0x00000000U */
10584         /* .. .. UPDATE_CONTROL = 0x0 */
10585         /* .. .. ==> 0XF8000B70[20:20] = 0x00000000U */
10586         /* .. ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
10587         /* .. .. INIT_COMPLETE = 0x0 */
10588         /* .. .. ==> 0XF8000B70[21:21] = 0x00000000U */
10589         /* .. ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
10590         /* .. .. TST_CLK = 0x0 */
10591         /* .. .. ==> 0XF8000B70[22:22] = 0x00000000U */
10592         /* .. ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
10593         /* .. .. TST_HLN = 0x0 */
10594         /* .. .. ==> 0XF8000B70[23:23] = 0x00000000U */
10595         /* .. ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
10596         /* .. .. TST_HLP = 0x0 */
10597         /* .. .. ==> 0XF8000B70[24:24] = 0x00000000U */
10598         /* .. ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
10599         /* .. .. TST_RST = 0x0 */
10600         /* .. .. ==> 0XF8000B70[25:25] = 0x00000000U */
10601         /* .. ..     ==> MASK : 0x02000000U    VAL : 0x00000000U */
10602         /* .. .. INT_DCI_EN = 0x0 */
10603         /* .. .. ==> 0XF8000B70[26:26] = 0x00000000U */
10604         /* .. ..     ==> MASK : 0x04000000U    VAL : 0x00000000U */
10605         /* .. .. */
10606         EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU, 0x00000823U),
10607         /* .. FINISH: DDRIOB SETTINGS */
10608         /* .. START: MIO PROGRAMMING */
10609         /* .. TRI_ENABLE = 0 */
10610         /* .. ==> 0XF8000700[0:0] = 0x00000000U */
10611         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10612         /* .. L0_SEL = 0 */
10613         /* .. ==> 0XF8000700[1:1] = 0x00000000U */
10614         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10615         /* .. L1_SEL = 0 */
10616         /* .. ==> 0XF8000700[2:2] = 0x00000000U */
10617         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10618         /* .. L2_SEL = 0 */
10619         /* .. ==> 0XF8000700[4:3] = 0x00000000U */
10620         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10621         /* .. L3_SEL = 0 */
10622         /* .. ==> 0XF8000700[7:5] = 0x00000000U */
10623         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10624         /* .. Speed = 0 */
10625         /* .. ==> 0XF8000700[8:8] = 0x00000000U */
10626         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10627         /* .. IO_Type = 3 */
10628         /* .. ==> 0XF8000700[11:9] = 0x00000003U */
10629         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10630         /* .. PULLUP = 1 */
10631         /* .. ==> 0XF8000700[12:12] = 0x00000001U */
10632         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
10633         /* .. DisableRcvr = 0 */
10634         /* .. ==> 0XF8000700[13:13] = 0x00000000U */
10635         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10636         /* .. */
10637         EMIT_MASKWRITE(0XF8000700, 0x00003FFFU, 0x00001600U),
10638         /* .. TRI_ENABLE = 0 */
10639         /* .. ==> 0XF8000704[0:0] = 0x00000000U */
10640         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10641         /* .. L0_SEL = 1 */
10642         /* .. ==> 0XF8000704[1:1] = 0x00000001U */
10643         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10644         /* .. L1_SEL = 0 */
10645         /* .. ==> 0XF8000704[2:2] = 0x00000000U */
10646         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10647         /* .. L2_SEL = 0 */
10648         /* .. ==> 0XF8000704[4:3] = 0x00000000U */
10649         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10650         /* .. L3_SEL = 0 */
10651         /* .. ==> 0XF8000704[7:5] = 0x00000000U */
10652         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10653         /* .. Speed = 1 */
10654         /* .. ==> 0XF8000704[8:8] = 0x00000001U */
10655         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10656         /* .. IO_Type = 3 */
10657         /* .. ==> 0XF8000704[11:9] = 0x00000003U */
10658         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10659         /* .. PULLUP = 0 */
10660         /* .. ==> 0XF8000704[12:12] = 0x00000000U */
10661         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10662         /* .. DisableRcvr = 0 */
10663         /* .. ==> 0XF8000704[13:13] = 0x00000000U */
10664         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10665         /* .. */
10666         EMIT_MASKWRITE(0XF8000704, 0x00003FFFU, 0x00000702U),
10667         /* .. TRI_ENABLE = 0 */
10668         /* .. ==> 0XF8000708[0:0] = 0x00000000U */
10669         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10670         /* .. L0_SEL = 1 */
10671         /* .. ==> 0XF8000708[1:1] = 0x00000001U */
10672         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10673         /* .. L1_SEL = 0 */
10674         /* .. ==> 0XF8000708[2:2] = 0x00000000U */
10675         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10676         /* .. L2_SEL = 0 */
10677         /* .. ==> 0XF8000708[4:3] = 0x00000000U */
10678         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10679         /* .. L3_SEL = 0 */
10680         /* .. ==> 0XF8000708[7:5] = 0x00000000U */
10681         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10682         /* .. Speed = 1 */
10683         /* .. ==> 0XF8000708[8:8] = 0x00000001U */
10684         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10685         /* .. IO_Type = 3 */
10686         /* .. ==> 0XF8000708[11:9] = 0x00000003U */
10687         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10688         /* .. PULLUP = 0 */
10689         /* .. ==> 0XF8000708[12:12] = 0x00000000U */
10690         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10691         /* .. DisableRcvr = 0 */
10692         /* .. ==> 0XF8000708[13:13] = 0x00000000U */
10693         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10694         /* .. */
10695         EMIT_MASKWRITE(0XF8000708, 0x00003FFFU, 0x00000702U),
10696         /* .. TRI_ENABLE = 0 */
10697         /* .. ==> 0XF800070C[0:0] = 0x00000000U */
10698         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10699         /* .. L0_SEL = 1 */
10700         /* .. ==> 0XF800070C[1:1] = 0x00000001U */
10701         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10702         /* .. L1_SEL = 0 */
10703         /* .. ==> 0XF800070C[2:2] = 0x00000000U */
10704         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10705         /* .. L2_SEL = 0 */
10706         /* .. ==> 0XF800070C[4:3] = 0x00000000U */
10707         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10708         /* .. L3_SEL = 0 */
10709         /* .. ==> 0XF800070C[7:5] = 0x00000000U */
10710         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10711         /* .. Speed = 1 */
10712         /* .. ==> 0XF800070C[8:8] = 0x00000001U */
10713         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10714         /* .. IO_Type = 3 */
10715         /* .. ==> 0XF800070C[11:9] = 0x00000003U */
10716         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10717         /* .. PULLUP = 0 */
10718         /* .. ==> 0XF800070C[12:12] = 0x00000000U */
10719         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10720         /* .. DisableRcvr = 0 */
10721         /* .. ==> 0XF800070C[13:13] = 0x00000000U */
10722         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10723         /* .. */
10724         EMIT_MASKWRITE(0XF800070C, 0x00003FFFU, 0x00000702U),
10725         /* .. TRI_ENABLE = 0 */
10726         /* .. ==> 0XF8000710[0:0] = 0x00000000U */
10727         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10728         /* .. L0_SEL = 1 */
10729         /* .. ==> 0XF8000710[1:1] = 0x00000001U */
10730         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10731         /* .. L1_SEL = 0 */
10732         /* .. ==> 0XF8000710[2:2] = 0x00000000U */
10733         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10734         /* .. L2_SEL = 0 */
10735         /* .. ==> 0XF8000710[4:3] = 0x00000000U */
10736         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10737         /* .. L3_SEL = 0 */
10738         /* .. ==> 0XF8000710[7:5] = 0x00000000U */
10739         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10740         /* .. Speed = 1 */
10741         /* .. ==> 0XF8000710[8:8] = 0x00000001U */
10742         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10743         /* .. IO_Type = 3 */
10744         /* .. ==> 0XF8000710[11:9] = 0x00000003U */
10745         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10746         /* .. PULLUP = 0 */
10747         /* .. ==> 0XF8000710[12:12] = 0x00000000U */
10748         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10749         /* .. DisableRcvr = 0 */
10750         /* .. ==> 0XF8000710[13:13] = 0x00000000U */
10751         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10752         /* .. */
10753         EMIT_MASKWRITE(0XF8000710, 0x00003FFFU, 0x00000702U),
10754         /* .. TRI_ENABLE = 0 */
10755         /* .. ==> 0XF8000714[0:0] = 0x00000000U */
10756         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10757         /* .. L0_SEL = 1 */
10758         /* .. ==> 0XF8000714[1:1] = 0x00000001U */
10759         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10760         /* .. L1_SEL = 0 */
10761         /* .. ==> 0XF8000714[2:2] = 0x00000000U */
10762         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10763         /* .. L2_SEL = 0 */
10764         /* .. ==> 0XF8000714[4:3] = 0x00000000U */
10765         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10766         /* .. L3_SEL = 0 */
10767         /* .. ==> 0XF8000714[7:5] = 0x00000000U */
10768         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10769         /* .. Speed = 1 */
10770         /* .. ==> 0XF8000714[8:8] = 0x00000001U */
10771         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10772         /* .. IO_Type = 3 */
10773         /* .. ==> 0XF8000714[11:9] = 0x00000003U */
10774         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10775         /* .. PULLUP = 0 */
10776         /* .. ==> 0XF8000714[12:12] = 0x00000000U */
10777         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10778         /* .. DisableRcvr = 0 */
10779         /* .. ==> 0XF8000714[13:13] = 0x00000000U */
10780         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10781         /* .. */
10782         EMIT_MASKWRITE(0XF8000714, 0x00003FFFU, 0x00000702U),
10783         /* .. TRI_ENABLE = 0 */
10784         /* .. ==> 0XF8000718[0:0] = 0x00000000U */
10785         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10786         /* .. L0_SEL = 1 */
10787         /* .. ==> 0XF8000718[1:1] = 0x00000001U */
10788         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10789         /* .. L1_SEL = 0 */
10790         /* .. ==> 0XF8000718[2:2] = 0x00000000U */
10791         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10792         /* .. L2_SEL = 0 */
10793         /* .. ==> 0XF8000718[4:3] = 0x00000000U */
10794         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10795         /* .. L3_SEL = 0 */
10796         /* .. ==> 0XF8000718[7:5] = 0x00000000U */
10797         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10798         /* .. Speed = 1 */
10799         /* .. ==> 0XF8000718[8:8] = 0x00000001U */
10800         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10801         /* .. IO_Type = 3 */
10802         /* .. ==> 0XF8000718[11:9] = 0x00000003U */
10803         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10804         /* .. PULLUP = 0 */
10805         /* .. ==> 0XF8000718[12:12] = 0x00000000U */
10806         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10807         /* .. DisableRcvr = 0 */
10808         /* .. ==> 0XF8000718[13:13] = 0x00000000U */
10809         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10810         /* .. */
10811         EMIT_MASKWRITE(0XF8000718, 0x00003FFFU, 0x00000702U),
10812         /* .. TRI_ENABLE = 0 */
10813         /* .. ==> 0XF800071C[0:0] = 0x00000000U */
10814         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10815         /* .. L0_SEL = 0 */
10816         /* .. ==> 0XF800071C[1:1] = 0x00000000U */
10817         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10818         /* .. L1_SEL = 0 */
10819         /* .. ==> 0XF800071C[2:2] = 0x00000000U */
10820         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10821         /* .. L2_SEL = 0 */
10822         /* .. ==> 0XF800071C[4:3] = 0x00000000U */
10823         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10824         /* .. L3_SEL = 0 */
10825         /* .. ==> 0XF800071C[7:5] = 0x00000000U */
10826         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10827         /* .. Speed = 0 */
10828         /* .. ==> 0XF800071C[8:8] = 0x00000000U */
10829         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10830         /* .. IO_Type = 3 */
10831         /* .. ==> 0XF800071C[11:9] = 0x00000003U */
10832         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10833         /* .. PULLUP = 0 */
10834         /* .. ==> 0XF800071C[12:12] = 0x00000000U */
10835         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10836         /* .. DisableRcvr = 0 */
10837         /* .. ==> 0XF800071C[13:13] = 0x00000000U */
10838         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10839         /* .. */
10840         EMIT_MASKWRITE(0XF800071C, 0x00003FFFU, 0x00000600U),
10841         /* .. TRI_ENABLE = 0 */
10842         /* .. ==> 0XF8000720[0:0] = 0x00000000U */
10843         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10844         /* .. L0_SEL = 1 */
10845         /* .. ==> 0XF8000720[1:1] = 0x00000001U */
10846         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
10847         /* .. L1_SEL = 0 */
10848         /* .. ==> 0XF8000720[2:2] = 0x00000000U */
10849         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10850         /* .. L2_SEL = 0 */
10851         /* .. ==> 0XF8000720[4:3] = 0x00000000U */
10852         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10853         /* .. L3_SEL = 0 */
10854         /* .. ==> 0XF8000720[7:5] = 0x00000000U */
10855         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10856         /* .. Speed = 1 */
10857         /* .. ==> 0XF8000720[8:8] = 0x00000001U */
10858         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
10859         /* .. IO_Type = 3 */
10860         /* .. ==> 0XF8000720[11:9] = 0x00000003U */
10861         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10862         /* .. PULLUP = 0 */
10863         /* .. ==> 0XF8000720[12:12] = 0x00000000U */
10864         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
10865         /* .. DisableRcvr = 0 */
10866         /* .. ==> 0XF8000720[13:13] = 0x00000000U */
10867         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10868         /* .. */
10869         EMIT_MASKWRITE(0XF8000720, 0x00003FFFU, 0x00000702U),
10870         /* .. TRI_ENABLE = 0 */
10871         /* .. ==> 0XF8000724[0:0] = 0x00000000U */
10872         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10873         /* .. L0_SEL = 0 */
10874         /* .. ==> 0XF8000724[1:1] = 0x00000000U */
10875         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10876         /* .. L1_SEL = 0 */
10877         /* .. ==> 0XF8000724[2:2] = 0x00000000U */
10878         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10879         /* .. L2_SEL = 0 */
10880         /* .. ==> 0XF8000724[4:3] = 0x00000000U */
10881         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10882         /* .. L3_SEL = 0 */
10883         /* .. ==> 0XF8000724[7:5] = 0x00000000U */
10884         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10885         /* .. Speed = 0 */
10886         /* .. ==> 0XF8000724[8:8] = 0x00000000U */
10887         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10888         /* .. IO_Type = 3 */
10889         /* .. ==> 0XF8000724[11:9] = 0x00000003U */
10890         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10891         /* .. PULLUP = 1 */
10892         /* .. ==> 0XF8000724[12:12] = 0x00000001U */
10893         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
10894         /* .. DisableRcvr = 0 */
10895         /* .. ==> 0XF8000724[13:13] = 0x00000000U */
10896         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10897         /* .. */
10898         EMIT_MASKWRITE(0XF8000724, 0x00003FFFU, 0x00001600U),
10899         /* .. TRI_ENABLE = 0 */
10900         /* .. ==> 0XF8000728[0:0] = 0x00000000U */
10901         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10902         /* .. L0_SEL = 0 */
10903         /* .. ==> 0XF8000728[1:1] = 0x00000000U */
10904         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10905         /* .. L1_SEL = 0 */
10906         /* .. ==> 0XF8000728[2:2] = 0x00000000U */
10907         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10908         /* .. L2_SEL = 0 */
10909         /* .. ==> 0XF8000728[4:3] = 0x00000000U */
10910         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10911         /* .. L3_SEL = 0 */
10912         /* .. ==> 0XF8000728[7:5] = 0x00000000U */
10913         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10914         /* .. Speed = 0 */
10915         /* .. ==> 0XF8000728[8:8] = 0x00000000U */
10916         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10917         /* .. IO_Type = 3 */
10918         /* .. ==> 0XF8000728[11:9] = 0x00000003U */
10919         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10920         /* .. PULLUP = 1 */
10921         /* .. ==> 0XF8000728[12:12] = 0x00000001U */
10922         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
10923         /* .. DisableRcvr = 0 */
10924         /* .. ==> 0XF8000728[13:13] = 0x00000000U */
10925         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10926         /* .. */
10927         EMIT_MASKWRITE(0XF8000728, 0x00003FFFU, 0x00001600U),
10928         /* .. TRI_ENABLE = 0 */
10929         /* .. ==> 0XF800072C[0:0] = 0x00000000U */
10930         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10931         /* .. L0_SEL = 0 */
10932         /* .. ==> 0XF800072C[1:1] = 0x00000000U */
10933         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10934         /* .. L1_SEL = 0 */
10935         /* .. ==> 0XF800072C[2:2] = 0x00000000U */
10936         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10937         /* .. L2_SEL = 0 */
10938         /* .. ==> 0XF800072C[4:3] = 0x00000000U */
10939         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10940         /* .. L3_SEL = 0 */
10941         /* .. ==> 0XF800072C[7:5] = 0x00000000U */
10942         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10943         /* .. Speed = 0 */
10944         /* .. ==> 0XF800072C[8:8] = 0x00000000U */
10945         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10946         /* .. IO_Type = 3 */
10947         /* .. ==> 0XF800072C[11:9] = 0x00000003U */
10948         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10949         /* .. PULLUP = 1 */
10950         /* .. ==> 0XF800072C[12:12] = 0x00000001U */
10951         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
10952         /* .. DisableRcvr = 0 */
10953         /* .. ==> 0XF800072C[13:13] = 0x00000000U */
10954         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10955         /* .. */
10956         EMIT_MASKWRITE(0XF800072C, 0x00003FFFU, 0x00001600U),
10957         /* .. TRI_ENABLE = 0 */
10958         /* .. ==> 0XF8000730[0:0] = 0x00000000U */
10959         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10960         /* .. L0_SEL = 0 */
10961         /* .. ==> 0XF8000730[1:1] = 0x00000000U */
10962         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10963         /* .. L1_SEL = 0 */
10964         /* .. ==> 0XF8000730[2:2] = 0x00000000U */
10965         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10966         /* .. L2_SEL = 0 */
10967         /* .. ==> 0XF8000730[4:3] = 0x00000000U */
10968         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10969         /* .. L3_SEL = 0 */
10970         /* .. ==> 0XF8000730[7:5] = 0x00000000U */
10971         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
10972         /* .. Speed = 0 */
10973         /* .. ==> 0XF8000730[8:8] = 0x00000000U */
10974         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
10975         /* .. IO_Type = 3 */
10976         /* .. ==> 0XF8000730[11:9] = 0x00000003U */
10977         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
10978         /* .. PULLUP = 1 */
10979         /* .. ==> 0XF8000730[12:12] = 0x00000001U */
10980         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
10981         /* .. DisableRcvr = 0 */
10982         /* .. ==> 0XF8000730[13:13] = 0x00000000U */
10983         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
10984         /* .. */
10985         EMIT_MASKWRITE(0XF8000730, 0x00003FFFU, 0x00001600U),
10986         /* .. TRI_ENABLE = 0 */
10987         /* .. ==> 0XF8000734[0:0] = 0x00000000U */
10988         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
10989         /* .. L0_SEL = 0 */
10990         /* .. ==> 0XF8000734[1:1] = 0x00000000U */
10991         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
10992         /* .. L1_SEL = 0 */
10993         /* .. ==> 0XF8000734[2:2] = 0x00000000U */
10994         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
10995         /* .. L2_SEL = 0 */
10996         /* .. ==> 0XF8000734[4:3] = 0x00000000U */
10997         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
10998         /* .. L3_SEL = 0 */
10999         /* .. ==> 0XF8000734[7:5] = 0x00000000U */
11000         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11001         /* .. Speed = 0 */
11002         /* .. ==> 0XF8000734[8:8] = 0x00000000U */
11003         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
11004         /* .. IO_Type = 3 */
11005         /* .. ==> 0XF8000734[11:9] = 0x00000003U */
11006         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
11007         /* .. PULLUP = 1 */
11008         /* .. ==> 0XF8000734[12:12] = 0x00000001U */
11009         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
11010         /* .. DisableRcvr = 0 */
11011         /* .. ==> 0XF8000734[13:13] = 0x00000000U */
11012         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11013         /* .. */
11014         EMIT_MASKWRITE(0XF8000734, 0x00003FFFU, 0x00001600U),
11015         /* .. TRI_ENABLE = 0 */
11016         /* .. ==> 0XF8000738[0:0] = 0x00000000U */
11017         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11018         /* .. L0_SEL = 0 */
11019         /* .. ==> 0XF8000738[1:1] = 0x00000000U */
11020         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11021         /* .. L1_SEL = 0 */
11022         /* .. ==> 0XF8000738[2:2] = 0x00000000U */
11023         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11024         /* .. L2_SEL = 0 */
11025         /* .. ==> 0XF8000738[4:3] = 0x00000000U */
11026         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11027         /* .. L3_SEL = 0 */
11028         /* .. ==> 0XF8000738[7:5] = 0x00000000U */
11029         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11030         /* .. Speed = 0 */
11031         /* .. ==> 0XF8000738[8:8] = 0x00000000U */
11032         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
11033         /* .. IO_Type = 3 */
11034         /* .. ==> 0XF8000738[11:9] = 0x00000003U */
11035         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
11036         /* .. PULLUP = 1 */
11037         /* .. ==> 0XF8000738[12:12] = 0x00000001U */
11038         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
11039         /* .. DisableRcvr = 0 */
11040         /* .. ==> 0XF8000738[13:13] = 0x00000000U */
11041         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11042         /* .. */
11043         EMIT_MASKWRITE(0XF8000738, 0x00003FFFU, 0x00001600U),
11044         /* .. TRI_ENABLE = 0 */
11045         /* .. ==> 0XF800073C[0:0] = 0x00000000U */
11046         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11047         /* .. L0_SEL = 0 */
11048         /* .. ==> 0XF800073C[1:1] = 0x00000000U */
11049         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11050         /* .. L1_SEL = 0 */
11051         /* .. ==> 0XF800073C[2:2] = 0x00000000U */
11052         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11053         /* .. L2_SEL = 0 */
11054         /* .. ==> 0XF800073C[4:3] = 0x00000000U */
11055         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11056         /* .. L3_SEL = 0 */
11057         /* .. ==> 0XF800073C[7:5] = 0x00000000U */
11058         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11059         /* .. Speed = 0 */
11060         /* .. ==> 0XF800073C[8:8] = 0x00000000U */
11061         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
11062         /* .. IO_Type = 3 */
11063         /* .. ==> 0XF800073C[11:9] = 0x00000003U */
11064         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000600U */
11065         /* .. PULLUP = 1 */
11066         /* .. ==> 0XF800073C[12:12] = 0x00000001U */
11067         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
11068         /* .. DisableRcvr = 0 */
11069         /* .. ==> 0XF800073C[13:13] = 0x00000000U */
11070         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11071         /* .. */
11072         EMIT_MASKWRITE(0XF800073C, 0x00003FFFU, 0x00001600U),
11073         /* .. TRI_ENABLE = 0 */
11074         /* .. ==> 0XF8000740[0:0] = 0x00000000U */
11075         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11076         /* .. L0_SEL = 1 */
11077         /* .. ==> 0XF8000740[1:1] = 0x00000001U */
11078         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11079         /* .. L1_SEL = 0 */
11080         /* .. ==> 0XF8000740[2:2] = 0x00000000U */
11081         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11082         /* .. L2_SEL = 0 */
11083         /* .. ==> 0XF8000740[4:3] = 0x00000000U */
11084         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11085         /* .. L3_SEL = 0 */
11086         /* .. ==> 0XF8000740[7:5] = 0x00000000U */
11087         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11088         /* .. Speed = 1 */
11089         /* .. ==> 0XF8000740[8:8] = 0x00000001U */
11090         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11091         /* .. IO_Type = 4 */
11092         /* .. ==> 0XF8000740[11:9] = 0x00000004U */
11093         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11094         /* .. PULLUP = 0 */
11095         /* .. ==> 0XF8000740[12:12] = 0x00000000U */
11096         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11097         /* .. DisableRcvr = 1 */
11098         /* .. ==> 0XF8000740[13:13] = 0x00000001U */
11099         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
11100         /* .. */
11101         EMIT_MASKWRITE(0XF8000740, 0x00003FFFU, 0x00002902U),
11102         /* .. TRI_ENABLE = 0 */
11103         /* .. ==> 0XF8000744[0:0] = 0x00000000U */
11104         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11105         /* .. L0_SEL = 1 */
11106         /* .. ==> 0XF8000744[1:1] = 0x00000001U */
11107         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11108         /* .. L1_SEL = 0 */
11109         /* .. ==> 0XF8000744[2:2] = 0x00000000U */
11110         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11111         /* .. L2_SEL = 0 */
11112         /* .. ==> 0XF8000744[4:3] = 0x00000000U */
11113         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11114         /* .. L3_SEL = 0 */
11115         /* .. ==> 0XF8000744[7:5] = 0x00000000U */
11116         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11117         /* .. Speed = 1 */
11118         /* .. ==> 0XF8000744[8:8] = 0x00000001U */
11119         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11120         /* .. IO_Type = 4 */
11121         /* .. ==> 0XF8000744[11:9] = 0x00000004U */
11122         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11123         /* .. PULLUP = 0 */
11124         /* .. ==> 0XF8000744[12:12] = 0x00000000U */
11125         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11126         /* .. DisableRcvr = 1 */
11127         /* .. ==> 0XF8000744[13:13] = 0x00000001U */
11128         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
11129         /* .. */
11130         EMIT_MASKWRITE(0XF8000744, 0x00003FFFU, 0x00002902U),
11131         /* .. TRI_ENABLE = 0 */
11132         /* .. ==> 0XF8000748[0:0] = 0x00000000U */
11133         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11134         /* .. L0_SEL = 1 */
11135         /* .. ==> 0XF8000748[1:1] = 0x00000001U */
11136         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11137         /* .. L1_SEL = 0 */
11138         /* .. ==> 0XF8000748[2:2] = 0x00000000U */
11139         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11140         /* .. L2_SEL = 0 */
11141         /* .. ==> 0XF8000748[4:3] = 0x00000000U */
11142         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11143         /* .. L3_SEL = 0 */
11144         /* .. ==> 0XF8000748[7:5] = 0x00000000U */
11145         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11146         /* .. Speed = 1 */
11147         /* .. ==> 0XF8000748[8:8] = 0x00000001U */
11148         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11149         /* .. IO_Type = 4 */
11150         /* .. ==> 0XF8000748[11:9] = 0x00000004U */
11151         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11152         /* .. PULLUP = 0 */
11153         /* .. ==> 0XF8000748[12:12] = 0x00000000U */
11154         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11155         /* .. DisableRcvr = 1 */
11156         /* .. ==> 0XF8000748[13:13] = 0x00000001U */
11157         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
11158         /* .. */
11159         EMIT_MASKWRITE(0XF8000748, 0x00003FFFU, 0x00002902U),
11160         /* .. TRI_ENABLE = 0 */
11161         /* .. ==> 0XF800074C[0:0] = 0x00000000U */
11162         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11163         /* .. L0_SEL = 1 */
11164         /* .. ==> 0XF800074C[1:1] = 0x00000001U */
11165         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11166         /* .. L1_SEL = 0 */
11167         /* .. ==> 0XF800074C[2:2] = 0x00000000U */
11168         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11169         /* .. L2_SEL = 0 */
11170         /* .. ==> 0XF800074C[4:3] = 0x00000000U */
11171         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11172         /* .. L3_SEL = 0 */
11173         /* .. ==> 0XF800074C[7:5] = 0x00000000U */
11174         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11175         /* .. Speed = 1 */
11176         /* .. ==> 0XF800074C[8:8] = 0x00000001U */
11177         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11178         /* .. IO_Type = 4 */
11179         /* .. ==> 0XF800074C[11:9] = 0x00000004U */
11180         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11181         /* .. PULLUP = 0 */
11182         /* .. ==> 0XF800074C[12:12] = 0x00000000U */
11183         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11184         /* .. DisableRcvr = 1 */
11185         /* .. ==> 0XF800074C[13:13] = 0x00000001U */
11186         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
11187         /* .. */
11188         EMIT_MASKWRITE(0XF800074C, 0x00003FFFU, 0x00002902U),
11189         /* .. TRI_ENABLE = 0 */
11190         /* .. ==> 0XF8000750[0:0] = 0x00000000U */
11191         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11192         /* .. L0_SEL = 1 */
11193         /* .. ==> 0XF8000750[1:1] = 0x00000001U */
11194         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11195         /* .. L1_SEL = 0 */
11196         /* .. ==> 0XF8000750[2:2] = 0x00000000U */
11197         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11198         /* .. L2_SEL = 0 */
11199         /* .. ==> 0XF8000750[4:3] = 0x00000000U */
11200         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11201         /* .. L3_SEL = 0 */
11202         /* .. ==> 0XF8000750[7:5] = 0x00000000U */
11203         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11204         /* .. Speed = 1 */
11205         /* .. ==> 0XF8000750[8:8] = 0x00000001U */
11206         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11207         /* .. IO_Type = 4 */
11208         /* .. ==> 0XF8000750[11:9] = 0x00000004U */
11209         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11210         /* .. PULLUP = 0 */
11211         /* .. ==> 0XF8000750[12:12] = 0x00000000U */
11212         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11213         /* .. DisableRcvr = 1 */
11214         /* .. ==> 0XF8000750[13:13] = 0x00000001U */
11215         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
11216         /* .. */
11217         EMIT_MASKWRITE(0XF8000750, 0x00003FFFU, 0x00002902U),
11218         /* .. TRI_ENABLE = 0 */
11219         /* .. ==> 0XF8000754[0:0] = 0x00000000U */
11220         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11221         /* .. L0_SEL = 1 */
11222         /* .. ==> 0XF8000754[1:1] = 0x00000001U */
11223         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11224         /* .. L1_SEL = 0 */
11225         /* .. ==> 0XF8000754[2:2] = 0x00000000U */
11226         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11227         /* .. L2_SEL = 0 */
11228         /* .. ==> 0XF8000754[4:3] = 0x00000000U */
11229         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11230         /* .. L3_SEL = 0 */
11231         /* .. ==> 0XF8000754[7:5] = 0x00000000U */
11232         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11233         /* .. Speed = 1 */
11234         /* .. ==> 0XF8000754[8:8] = 0x00000001U */
11235         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11236         /* .. IO_Type = 4 */
11237         /* .. ==> 0XF8000754[11:9] = 0x00000004U */
11238         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11239         /* .. PULLUP = 0 */
11240         /* .. ==> 0XF8000754[12:12] = 0x00000000U */
11241         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11242         /* .. DisableRcvr = 1 */
11243         /* .. ==> 0XF8000754[13:13] = 0x00000001U */
11244         /* ..     ==> MASK : 0x00002000U    VAL : 0x00002000U */
11245         /* .. */
11246         EMIT_MASKWRITE(0XF8000754, 0x00003FFFU, 0x00002902U),
11247         /* .. TRI_ENABLE = 1 */
11248         /* .. ==> 0XF8000758[0:0] = 0x00000001U */
11249         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11250         /* .. L0_SEL = 1 */
11251         /* .. ==> 0XF8000758[1:1] = 0x00000001U */
11252         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11253         /* .. L1_SEL = 0 */
11254         /* .. ==> 0XF8000758[2:2] = 0x00000000U */
11255         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11256         /* .. L2_SEL = 0 */
11257         /* .. ==> 0XF8000758[4:3] = 0x00000000U */
11258         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11259         /* .. L3_SEL = 0 */
11260         /* .. ==> 0XF8000758[7:5] = 0x00000000U */
11261         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11262         /* .. Speed = 1 */
11263         /* .. ==> 0XF8000758[8:8] = 0x00000001U */
11264         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11265         /* .. IO_Type = 4 */
11266         /* .. ==> 0XF8000758[11:9] = 0x00000004U */
11267         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11268         /* .. PULLUP = 0 */
11269         /* .. ==> 0XF8000758[12:12] = 0x00000000U */
11270         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11271         /* .. DisableRcvr = 0 */
11272         /* .. ==> 0XF8000758[13:13] = 0x00000000U */
11273         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11274         /* .. */
11275         EMIT_MASKWRITE(0XF8000758, 0x00003FFFU, 0x00000903U),
11276         /* .. TRI_ENABLE = 1 */
11277         /* .. ==> 0XF800075C[0:0] = 0x00000001U */
11278         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11279         /* .. L0_SEL = 1 */
11280         /* .. ==> 0XF800075C[1:1] = 0x00000001U */
11281         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11282         /* .. L1_SEL = 0 */
11283         /* .. ==> 0XF800075C[2:2] = 0x00000000U */
11284         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11285         /* .. L2_SEL = 0 */
11286         /* .. ==> 0XF800075C[4:3] = 0x00000000U */
11287         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11288         /* .. L3_SEL = 0 */
11289         /* .. ==> 0XF800075C[7:5] = 0x00000000U */
11290         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11291         /* .. Speed = 1 */
11292         /* .. ==> 0XF800075C[8:8] = 0x00000001U */
11293         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11294         /* .. IO_Type = 4 */
11295         /* .. ==> 0XF800075C[11:9] = 0x00000004U */
11296         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11297         /* .. PULLUP = 0 */
11298         /* .. ==> 0XF800075C[12:12] = 0x00000000U */
11299         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11300         /* .. DisableRcvr = 0 */
11301         /* .. ==> 0XF800075C[13:13] = 0x00000000U */
11302         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11303         /* .. */
11304         EMIT_MASKWRITE(0XF800075C, 0x00003FFFU, 0x00000903U),
11305         /* .. TRI_ENABLE = 1 */
11306         /* .. ==> 0XF8000760[0:0] = 0x00000001U */
11307         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11308         /* .. L0_SEL = 1 */
11309         /* .. ==> 0XF8000760[1:1] = 0x00000001U */
11310         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11311         /* .. L1_SEL = 0 */
11312         /* .. ==> 0XF8000760[2:2] = 0x00000000U */
11313         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11314         /* .. L2_SEL = 0 */
11315         /* .. ==> 0XF8000760[4:3] = 0x00000000U */
11316         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11317         /* .. L3_SEL = 0 */
11318         /* .. ==> 0XF8000760[7:5] = 0x00000000U */
11319         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11320         /* .. Speed = 1 */
11321         /* .. ==> 0XF8000760[8:8] = 0x00000001U */
11322         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11323         /* .. IO_Type = 4 */
11324         /* .. ==> 0XF8000760[11:9] = 0x00000004U */
11325         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11326         /* .. PULLUP = 0 */
11327         /* .. ==> 0XF8000760[12:12] = 0x00000000U */
11328         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11329         /* .. DisableRcvr = 0 */
11330         /* .. ==> 0XF8000760[13:13] = 0x00000000U */
11331         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11332         /* .. */
11333         EMIT_MASKWRITE(0XF8000760, 0x00003FFFU, 0x00000903U),
11334         /* .. TRI_ENABLE = 1 */
11335         /* .. ==> 0XF8000764[0:0] = 0x00000001U */
11336         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11337         /* .. L0_SEL = 1 */
11338         /* .. ==> 0XF8000764[1:1] = 0x00000001U */
11339         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11340         /* .. L1_SEL = 0 */
11341         /* .. ==> 0XF8000764[2:2] = 0x00000000U */
11342         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11343         /* .. L2_SEL = 0 */
11344         /* .. ==> 0XF8000764[4:3] = 0x00000000U */
11345         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11346         /* .. L3_SEL = 0 */
11347         /* .. ==> 0XF8000764[7:5] = 0x00000000U */
11348         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11349         /* .. Speed = 1 */
11350         /* .. ==> 0XF8000764[8:8] = 0x00000001U */
11351         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11352         /* .. IO_Type = 4 */
11353         /* .. ==> 0XF8000764[11:9] = 0x00000004U */
11354         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11355         /* .. PULLUP = 0 */
11356         /* .. ==> 0XF8000764[12:12] = 0x00000000U */
11357         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11358         /* .. DisableRcvr = 0 */
11359         /* .. ==> 0XF8000764[13:13] = 0x00000000U */
11360         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11361         /* .. */
11362         EMIT_MASKWRITE(0XF8000764, 0x00003FFFU, 0x00000903U),
11363         /* .. TRI_ENABLE = 1 */
11364         /* .. ==> 0XF8000768[0:0] = 0x00000001U */
11365         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11366         /* .. L0_SEL = 1 */
11367         /* .. ==> 0XF8000768[1:1] = 0x00000001U */
11368         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11369         /* .. L1_SEL = 0 */
11370         /* .. ==> 0XF8000768[2:2] = 0x00000000U */
11371         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11372         /* .. L2_SEL = 0 */
11373         /* .. ==> 0XF8000768[4:3] = 0x00000000U */
11374         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11375         /* .. L3_SEL = 0 */
11376         /* .. ==> 0XF8000768[7:5] = 0x00000000U */
11377         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11378         /* .. Speed = 1 */
11379         /* .. ==> 0XF8000768[8:8] = 0x00000001U */
11380         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11381         /* .. IO_Type = 4 */
11382         /* .. ==> 0XF8000768[11:9] = 0x00000004U */
11383         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11384         /* .. PULLUP = 0 */
11385         /* .. ==> 0XF8000768[12:12] = 0x00000000U */
11386         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11387         /* .. DisableRcvr = 0 */
11388         /* .. ==> 0XF8000768[13:13] = 0x00000000U */
11389         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11390         /* .. */
11391         EMIT_MASKWRITE(0XF8000768, 0x00003FFFU, 0x00000903U),
11392         /* .. TRI_ENABLE = 1 */
11393         /* .. ==> 0XF800076C[0:0] = 0x00000001U */
11394         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11395         /* .. L0_SEL = 1 */
11396         /* .. ==> 0XF800076C[1:1] = 0x00000001U */
11397         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
11398         /* .. L1_SEL = 0 */
11399         /* .. ==> 0XF800076C[2:2] = 0x00000000U */
11400         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11401         /* .. L2_SEL = 0 */
11402         /* .. ==> 0XF800076C[4:3] = 0x00000000U */
11403         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11404         /* .. L3_SEL = 0 */
11405         /* .. ==> 0XF800076C[7:5] = 0x00000000U */
11406         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11407         /* .. Speed = 1 */
11408         /* .. ==> 0XF800076C[8:8] = 0x00000001U */
11409         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11410         /* .. IO_Type = 4 */
11411         /* .. ==> 0XF800076C[11:9] = 0x00000004U */
11412         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000800U */
11413         /* .. PULLUP = 0 */
11414         /* .. ==> 0XF800076C[12:12] = 0x00000000U */
11415         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11416         /* .. DisableRcvr = 0 */
11417         /* .. ==> 0XF800076C[13:13] = 0x00000000U */
11418         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11419         /* .. */
11420         EMIT_MASKWRITE(0XF800076C, 0x00003FFFU, 0x00000903U),
11421         /* .. TRI_ENABLE = 0 */
11422         /* .. ==> 0XF8000770[0:0] = 0x00000000U */
11423         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11424         /* .. L0_SEL = 0 */
11425         /* .. ==> 0XF8000770[1:1] = 0x00000000U */
11426         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11427         /* .. L1_SEL = 1 */
11428         /* .. ==> 0XF8000770[2:2] = 0x00000001U */
11429         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11430         /* .. L2_SEL = 0 */
11431         /* .. ==> 0XF8000770[4:3] = 0x00000000U */
11432         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11433         /* .. L3_SEL = 0 */
11434         /* .. ==> 0XF8000770[7:5] = 0x00000000U */
11435         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11436         /* .. Speed = 1 */
11437         /* .. ==> 0XF8000770[8:8] = 0x00000001U */
11438         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11439         /* .. IO_Type = 1 */
11440         /* .. ==> 0XF8000770[11:9] = 0x00000001U */
11441         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11442         /* .. PULLUP = 0 */
11443         /* .. ==> 0XF8000770[12:12] = 0x00000000U */
11444         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11445         /* .. DisableRcvr = 0 */
11446         /* .. ==> 0XF8000770[13:13] = 0x00000000U */
11447         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11448         /* .. */
11449         EMIT_MASKWRITE(0XF8000770, 0x00003FFFU, 0x00000304U),
11450         /* .. TRI_ENABLE = 1 */
11451         /* .. ==> 0XF8000774[0:0] = 0x00000001U */
11452         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11453         /* .. L0_SEL = 0 */
11454         /* .. ==> 0XF8000774[1:1] = 0x00000000U */
11455         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11456         /* .. L1_SEL = 1 */
11457         /* .. ==> 0XF8000774[2:2] = 0x00000001U */
11458         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11459         /* .. L2_SEL = 0 */
11460         /* .. ==> 0XF8000774[4:3] = 0x00000000U */
11461         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11462         /* .. L3_SEL = 0 */
11463         /* .. ==> 0XF8000774[7:5] = 0x00000000U */
11464         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11465         /* .. Speed = 1 */
11466         /* .. ==> 0XF8000774[8:8] = 0x00000001U */
11467         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11468         /* .. IO_Type = 1 */
11469         /* .. ==> 0XF8000774[11:9] = 0x00000001U */
11470         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11471         /* .. PULLUP = 0 */
11472         /* .. ==> 0XF8000774[12:12] = 0x00000000U */
11473         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11474         /* .. DisableRcvr = 0 */
11475         /* .. ==> 0XF8000774[13:13] = 0x00000000U */
11476         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11477         /* .. */
11478         EMIT_MASKWRITE(0XF8000774, 0x00003FFFU, 0x00000305U),
11479         /* .. TRI_ENABLE = 0 */
11480         /* .. ==> 0XF8000778[0:0] = 0x00000000U */
11481         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11482         /* .. L0_SEL = 0 */
11483         /* .. ==> 0XF8000778[1:1] = 0x00000000U */
11484         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11485         /* .. L1_SEL = 1 */
11486         /* .. ==> 0XF8000778[2:2] = 0x00000001U */
11487         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11488         /* .. L2_SEL = 0 */
11489         /* .. ==> 0XF8000778[4:3] = 0x00000000U */
11490         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11491         /* .. L3_SEL = 0 */
11492         /* .. ==> 0XF8000778[7:5] = 0x00000000U */
11493         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11494         /* .. Speed = 1 */
11495         /* .. ==> 0XF8000778[8:8] = 0x00000001U */
11496         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11497         /* .. IO_Type = 1 */
11498         /* .. ==> 0XF8000778[11:9] = 0x00000001U */
11499         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11500         /* .. PULLUP = 0 */
11501         /* .. ==> 0XF8000778[12:12] = 0x00000000U */
11502         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11503         /* .. DisableRcvr = 0 */
11504         /* .. ==> 0XF8000778[13:13] = 0x00000000U */
11505         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11506         /* .. */
11507         EMIT_MASKWRITE(0XF8000778, 0x00003FFFU, 0x00000304U),
11508         /* .. TRI_ENABLE = 1 */
11509         /* .. ==> 0XF800077C[0:0] = 0x00000001U */
11510         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11511         /* .. L0_SEL = 0 */
11512         /* .. ==> 0XF800077C[1:1] = 0x00000000U */
11513         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11514         /* .. L1_SEL = 1 */
11515         /* .. ==> 0XF800077C[2:2] = 0x00000001U */
11516         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11517         /* .. L2_SEL = 0 */
11518         /* .. ==> 0XF800077C[4:3] = 0x00000000U */
11519         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11520         /* .. L3_SEL = 0 */
11521         /* .. ==> 0XF800077C[7:5] = 0x00000000U */
11522         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11523         /* .. Speed = 1 */
11524         /* .. ==> 0XF800077C[8:8] = 0x00000001U */
11525         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11526         /* .. IO_Type = 1 */
11527         /* .. ==> 0XF800077C[11:9] = 0x00000001U */
11528         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11529         /* .. PULLUP = 0 */
11530         /* .. ==> 0XF800077C[12:12] = 0x00000000U */
11531         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11532         /* .. DisableRcvr = 0 */
11533         /* .. ==> 0XF800077C[13:13] = 0x00000000U */
11534         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11535         /* .. */
11536         EMIT_MASKWRITE(0XF800077C, 0x00003FFFU, 0x00000305U),
11537         /* .. TRI_ENABLE = 0 */
11538         /* .. ==> 0XF8000780[0:0] = 0x00000000U */
11539         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11540         /* .. L0_SEL = 0 */
11541         /* .. ==> 0XF8000780[1:1] = 0x00000000U */
11542         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11543         /* .. L1_SEL = 1 */
11544         /* .. ==> 0XF8000780[2:2] = 0x00000001U */
11545         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11546         /* .. L2_SEL = 0 */
11547         /* .. ==> 0XF8000780[4:3] = 0x00000000U */
11548         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11549         /* .. L3_SEL = 0 */
11550         /* .. ==> 0XF8000780[7:5] = 0x00000000U */
11551         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11552         /* .. Speed = 1 */
11553         /* .. ==> 0XF8000780[8:8] = 0x00000001U */
11554         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11555         /* .. IO_Type = 1 */
11556         /* .. ==> 0XF8000780[11:9] = 0x00000001U */
11557         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11558         /* .. PULLUP = 0 */
11559         /* .. ==> 0XF8000780[12:12] = 0x00000000U */
11560         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11561         /* .. DisableRcvr = 0 */
11562         /* .. ==> 0XF8000780[13:13] = 0x00000000U */
11563         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11564         /* .. */
11565         EMIT_MASKWRITE(0XF8000780, 0x00003FFFU, 0x00000304U),
11566         /* .. TRI_ENABLE = 0 */
11567         /* .. ==> 0XF8000784[0:0] = 0x00000000U */
11568         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11569         /* .. L0_SEL = 0 */
11570         /* .. ==> 0XF8000784[1:1] = 0x00000000U */
11571         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11572         /* .. L1_SEL = 1 */
11573         /* .. ==> 0XF8000784[2:2] = 0x00000001U */
11574         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11575         /* .. L2_SEL = 0 */
11576         /* .. ==> 0XF8000784[4:3] = 0x00000000U */
11577         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11578         /* .. L3_SEL = 0 */
11579         /* .. ==> 0XF8000784[7:5] = 0x00000000U */
11580         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11581         /* .. Speed = 1 */
11582         /* .. ==> 0XF8000784[8:8] = 0x00000001U */
11583         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11584         /* .. IO_Type = 1 */
11585         /* .. ==> 0XF8000784[11:9] = 0x00000001U */
11586         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11587         /* .. PULLUP = 0 */
11588         /* .. ==> 0XF8000784[12:12] = 0x00000000U */
11589         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11590         /* .. DisableRcvr = 0 */
11591         /* .. ==> 0XF8000784[13:13] = 0x00000000U */
11592         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11593         /* .. */
11594         EMIT_MASKWRITE(0XF8000784, 0x00003FFFU, 0x00000304U),
11595         /* .. TRI_ENABLE = 0 */
11596         /* .. ==> 0XF8000788[0:0] = 0x00000000U */
11597         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11598         /* .. L0_SEL = 0 */
11599         /* .. ==> 0XF8000788[1:1] = 0x00000000U */
11600         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11601         /* .. L1_SEL = 1 */
11602         /* .. ==> 0XF8000788[2:2] = 0x00000001U */
11603         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11604         /* .. L2_SEL = 0 */
11605         /* .. ==> 0XF8000788[4:3] = 0x00000000U */
11606         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11607         /* .. L3_SEL = 0 */
11608         /* .. ==> 0XF8000788[7:5] = 0x00000000U */
11609         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11610         /* .. Speed = 1 */
11611         /* .. ==> 0XF8000788[8:8] = 0x00000001U */
11612         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11613         /* .. IO_Type = 1 */
11614         /* .. ==> 0XF8000788[11:9] = 0x00000001U */
11615         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11616         /* .. PULLUP = 0 */
11617         /* .. ==> 0XF8000788[12:12] = 0x00000000U */
11618         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11619         /* .. DisableRcvr = 0 */
11620         /* .. ==> 0XF8000788[13:13] = 0x00000000U */
11621         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11622         /* .. */
11623         EMIT_MASKWRITE(0XF8000788, 0x00003FFFU, 0x00000304U),
11624         /* .. TRI_ENABLE = 0 */
11625         /* .. ==> 0XF800078C[0:0] = 0x00000000U */
11626         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11627         /* .. L0_SEL = 0 */
11628         /* .. ==> 0XF800078C[1:1] = 0x00000000U */
11629         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11630         /* .. L1_SEL = 1 */
11631         /* .. ==> 0XF800078C[2:2] = 0x00000001U */
11632         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11633         /* .. L2_SEL = 0 */
11634         /* .. ==> 0XF800078C[4:3] = 0x00000000U */
11635         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11636         /* .. L3_SEL = 0 */
11637         /* .. ==> 0XF800078C[7:5] = 0x00000000U */
11638         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11639         /* .. Speed = 1 */
11640         /* .. ==> 0XF800078C[8:8] = 0x00000001U */
11641         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11642         /* .. IO_Type = 1 */
11643         /* .. ==> 0XF800078C[11:9] = 0x00000001U */
11644         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11645         /* .. PULLUP = 0 */
11646         /* .. ==> 0XF800078C[12:12] = 0x00000000U */
11647         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11648         /* .. DisableRcvr = 0 */
11649         /* .. ==> 0XF800078C[13:13] = 0x00000000U */
11650         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11651         /* .. */
11652         EMIT_MASKWRITE(0XF800078C, 0x00003FFFU, 0x00000304U),
11653         /* .. TRI_ENABLE = 1 */
11654         /* .. ==> 0XF8000790[0:0] = 0x00000001U */
11655         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11656         /* .. L0_SEL = 0 */
11657         /* .. ==> 0XF8000790[1:1] = 0x00000000U */
11658         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11659         /* .. L1_SEL = 1 */
11660         /* .. ==> 0XF8000790[2:2] = 0x00000001U */
11661         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11662         /* .. L2_SEL = 0 */
11663         /* .. ==> 0XF8000790[4:3] = 0x00000000U */
11664         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11665         /* .. L3_SEL = 0 */
11666         /* .. ==> 0XF8000790[7:5] = 0x00000000U */
11667         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11668         /* .. Speed = 1 */
11669         /* .. ==> 0XF8000790[8:8] = 0x00000001U */
11670         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11671         /* .. IO_Type = 1 */
11672         /* .. ==> 0XF8000790[11:9] = 0x00000001U */
11673         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11674         /* .. PULLUP = 0 */
11675         /* .. ==> 0XF8000790[12:12] = 0x00000000U */
11676         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11677         /* .. DisableRcvr = 0 */
11678         /* .. ==> 0XF8000790[13:13] = 0x00000000U */
11679         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11680         /* .. */
11681         EMIT_MASKWRITE(0XF8000790, 0x00003FFFU, 0x00000305U),
11682         /* .. TRI_ENABLE = 0 */
11683         /* .. ==> 0XF8000794[0:0] = 0x00000000U */
11684         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11685         /* .. L0_SEL = 0 */
11686         /* .. ==> 0XF8000794[1:1] = 0x00000000U */
11687         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11688         /* .. L1_SEL = 1 */
11689         /* .. ==> 0XF8000794[2:2] = 0x00000001U */
11690         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11691         /* .. L2_SEL = 0 */
11692         /* .. ==> 0XF8000794[4:3] = 0x00000000U */
11693         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11694         /* .. L3_SEL = 0 */
11695         /* .. ==> 0XF8000794[7:5] = 0x00000000U */
11696         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11697         /* .. Speed = 1 */
11698         /* .. ==> 0XF8000794[8:8] = 0x00000001U */
11699         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11700         /* .. IO_Type = 1 */
11701         /* .. ==> 0XF8000794[11:9] = 0x00000001U */
11702         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11703         /* .. PULLUP = 0 */
11704         /* .. ==> 0XF8000794[12:12] = 0x00000000U */
11705         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11706         /* .. DisableRcvr = 0 */
11707         /* .. ==> 0XF8000794[13:13] = 0x00000000U */
11708         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11709         /* .. */
11710         EMIT_MASKWRITE(0XF8000794, 0x00003FFFU, 0x00000304U),
11711         /* .. TRI_ENABLE = 0 */
11712         /* .. ==> 0XF8000798[0:0] = 0x00000000U */
11713         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11714         /* .. L0_SEL = 0 */
11715         /* .. ==> 0XF8000798[1:1] = 0x00000000U */
11716         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11717         /* .. L1_SEL = 1 */
11718         /* .. ==> 0XF8000798[2:2] = 0x00000001U */
11719         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11720         /* .. L2_SEL = 0 */
11721         /* .. ==> 0XF8000798[4:3] = 0x00000000U */
11722         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11723         /* .. L3_SEL = 0 */
11724         /* .. ==> 0XF8000798[7:5] = 0x00000000U */
11725         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11726         /* .. Speed = 1 */
11727         /* .. ==> 0XF8000798[8:8] = 0x00000001U */
11728         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11729         /* .. IO_Type = 1 */
11730         /* .. ==> 0XF8000798[11:9] = 0x00000001U */
11731         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11732         /* .. PULLUP = 0 */
11733         /* .. ==> 0XF8000798[12:12] = 0x00000000U */
11734         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11735         /* .. DisableRcvr = 0 */
11736         /* .. ==> 0XF8000798[13:13] = 0x00000000U */
11737         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11738         /* .. */
11739         EMIT_MASKWRITE(0XF8000798, 0x00003FFFU, 0x00000304U),
11740         /* .. TRI_ENABLE = 0 */
11741         /* .. ==> 0XF800079C[0:0] = 0x00000000U */
11742         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11743         /* .. L0_SEL = 0 */
11744         /* .. ==> 0XF800079C[1:1] = 0x00000000U */
11745         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11746         /* .. L1_SEL = 1 */
11747         /* .. ==> 0XF800079C[2:2] = 0x00000001U */
11748         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
11749         /* .. L2_SEL = 0 */
11750         /* .. ==> 0XF800079C[4:3] = 0x00000000U */
11751         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11752         /* .. L3_SEL = 0 */
11753         /* .. ==> 0XF800079C[7:5] = 0x00000000U */
11754         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11755         /* .. Speed = 1 */
11756         /* .. ==> 0XF800079C[8:8] = 0x00000001U */
11757         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11758         /* .. IO_Type = 1 */
11759         /* .. ==> 0XF800079C[11:9] = 0x00000001U */
11760         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11761         /* .. PULLUP = 0 */
11762         /* .. ==> 0XF800079C[12:12] = 0x00000000U */
11763         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11764         /* .. DisableRcvr = 0 */
11765         /* .. ==> 0XF800079C[13:13] = 0x00000000U */
11766         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11767         /* .. */
11768         EMIT_MASKWRITE(0XF800079C, 0x00003FFFU, 0x00000304U),
11769         /* .. TRI_ENABLE = 0 */
11770         /* .. ==> 0XF80007A0[0:0] = 0x00000000U */
11771         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11772         /* .. L0_SEL = 0 */
11773         /* .. ==> 0XF80007A0[1:1] = 0x00000000U */
11774         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11775         /* .. L1_SEL = 0 */
11776         /* .. ==> 0XF80007A0[2:2] = 0x00000000U */
11777         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11778         /* .. L2_SEL = 0 */
11779         /* .. ==> 0XF80007A0[4:3] = 0x00000000U */
11780         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11781         /* .. L3_SEL = 4 */
11782         /* .. ==> 0XF80007A0[7:5] = 0x00000004U */
11783         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11784         /* .. Speed = 1 */
11785         /* .. ==> 0XF80007A0[8:8] = 0x00000001U */
11786         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11787         /* .. IO_Type = 1 */
11788         /* .. ==> 0XF80007A0[11:9] = 0x00000001U */
11789         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11790         /* .. PULLUP = 0 */
11791         /* .. ==> 0XF80007A0[12:12] = 0x00000000U */
11792         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11793         /* .. DisableRcvr = 0 */
11794         /* .. ==> 0XF80007A0[13:13] = 0x00000000U */
11795         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11796         /* .. */
11797         EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU, 0x00000380U),
11798         /* .. TRI_ENABLE = 0 */
11799         /* .. ==> 0XF80007A4[0:0] = 0x00000000U */
11800         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11801         /* .. L0_SEL = 0 */
11802         /* .. ==> 0XF80007A4[1:1] = 0x00000000U */
11803         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11804         /* .. L1_SEL = 0 */
11805         /* .. ==> 0XF80007A4[2:2] = 0x00000000U */
11806         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11807         /* .. L2_SEL = 0 */
11808         /* .. ==> 0XF80007A4[4:3] = 0x00000000U */
11809         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11810         /* .. L3_SEL = 4 */
11811         /* .. ==> 0XF80007A4[7:5] = 0x00000004U */
11812         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11813         /* .. Speed = 1 */
11814         /* .. ==> 0XF80007A4[8:8] = 0x00000001U */
11815         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11816         /* .. IO_Type = 1 */
11817         /* .. ==> 0XF80007A4[11:9] = 0x00000001U */
11818         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11819         /* .. PULLUP = 0 */
11820         /* .. ==> 0XF80007A4[12:12] = 0x00000000U */
11821         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11822         /* .. DisableRcvr = 0 */
11823         /* .. ==> 0XF80007A4[13:13] = 0x00000000U */
11824         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11825         /* .. */
11826         EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU, 0x00000380U),
11827         /* .. TRI_ENABLE = 0 */
11828         /* .. ==> 0XF80007A8[0:0] = 0x00000000U */
11829         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11830         /* .. L0_SEL = 0 */
11831         /* .. ==> 0XF80007A8[1:1] = 0x00000000U */
11832         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11833         /* .. L1_SEL = 0 */
11834         /* .. ==> 0XF80007A8[2:2] = 0x00000000U */
11835         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11836         /* .. L2_SEL = 0 */
11837         /* .. ==> 0XF80007A8[4:3] = 0x00000000U */
11838         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11839         /* .. L3_SEL = 4 */
11840         /* .. ==> 0XF80007A8[7:5] = 0x00000004U */
11841         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11842         /* .. Speed = 1 */
11843         /* .. ==> 0XF80007A8[8:8] = 0x00000001U */
11844         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11845         /* .. IO_Type = 1 */
11846         /* .. ==> 0XF80007A8[11:9] = 0x00000001U */
11847         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11848         /* .. PULLUP = 0 */
11849         /* .. ==> 0XF80007A8[12:12] = 0x00000000U */
11850         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11851         /* .. DisableRcvr = 0 */
11852         /* .. ==> 0XF80007A8[13:13] = 0x00000000U */
11853         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11854         /* .. */
11855         EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU, 0x00000380U),
11856         /* .. TRI_ENABLE = 0 */
11857         /* .. ==> 0XF80007AC[0:0] = 0x00000000U */
11858         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11859         /* .. L0_SEL = 0 */
11860         /* .. ==> 0XF80007AC[1:1] = 0x00000000U */
11861         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11862         /* .. L1_SEL = 0 */
11863         /* .. ==> 0XF80007AC[2:2] = 0x00000000U */
11864         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11865         /* .. L2_SEL = 0 */
11866         /* .. ==> 0XF80007AC[4:3] = 0x00000000U */
11867         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11868         /* .. L3_SEL = 4 */
11869         /* .. ==> 0XF80007AC[7:5] = 0x00000004U */
11870         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11871         /* .. Speed = 1 */
11872         /* .. ==> 0XF80007AC[8:8] = 0x00000001U */
11873         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11874         /* .. IO_Type = 1 */
11875         /* .. ==> 0XF80007AC[11:9] = 0x00000001U */
11876         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11877         /* .. PULLUP = 0 */
11878         /* .. ==> 0XF80007AC[12:12] = 0x00000000U */
11879         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11880         /* .. DisableRcvr = 0 */
11881         /* .. ==> 0XF80007AC[13:13] = 0x00000000U */
11882         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11883         /* .. */
11884         EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU, 0x00000380U),
11885         /* .. TRI_ENABLE = 0 */
11886         /* .. ==> 0XF80007B0[0:0] = 0x00000000U */
11887         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11888         /* .. L0_SEL = 0 */
11889         /* .. ==> 0XF80007B0[1:1] = 0x00000000U */
11890         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11891         /* .. L1_SEL = 0 */
11892         /* .. ==> 0XF80007B0[2:2] = 0x00000000U */
11893         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11894         /* .. L2_SEL = 0 */
11895         /* .. ==> 0XF80007B0[4:3] = 0x00000000U */
11896         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11897         /* .. L3_SEL = 4 */
11898         /* .. ==> 0XF80007B0[7:5] = 0x00000004U */
11899         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11900         /* .. Speed = 1 */
11901         /* .. ==> 0XF80007B0[8:8] = 0x00000001U */
11902         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11903         /* .. IO_Type = 1 */
11904         /* .. ==> 0XF80007B0[11:9] = 0x00000001U */
11905         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11906         /* .. PULLUP = 0 */
11907         /* .. ==> 0XF80007B0[12:12] = 0x00000000U */
11908         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11909         /* .. DisableRcvr = 0 */
11910         /* .. ==> 0XF80007B0[13:13] = 0x00000000U */
11911         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11912         /* .. */
11913         EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU, 0x00000380U),
11914         /* .. TRI_ENABLE = 0 */
11915         /* .. ==> 0XF80007B4[0:0] = 0x00000000U */
11916         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11917         /* .. L0_SEL = 0 */
11918         /* .. ==> 0XF80007B4[1:1] = 0x00000000U */
11919         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11920         /* .. L1_SEL = 0 */
11921         /* .. ==> 0XF80007B4[2:2] = 0x00000000U */
11922         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11923         /* .. L2_SEL = 0 */
11924         /* .. ==> 0XF80007B4[4:3] = 0x00000000U */
11925         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11926         /* .. L3_SEL = 4 */
11927         /* .. ==> 0XF80007B4[7:5] = 0x00000004U */
11928         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
11929         /* .. Speed = 1 */
11930         /* .. ==> 0XF80007B4[8:8] = 0x00000001U */
11931         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
11932         /* .. IO_Type = 1 */
11933         /* .. ==> 0XF80007B4[11:9] = 0x00000001U */
11934         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11935         /* .. PULLUP = 0 */
11936         /* .. ==> 0XF80007B4[12:12] = 0x00000000U */
11937         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11938         /* .. DisableRcvr = 0 */
11939         /* .. ==> 0XF80007B4[13:13] = 0x00000000U */
11940         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11941         /* .. */
11942         EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU, 0x00000380U),
11943         /* .. TRI_ENABLE = 0 */
11944         /* .. ==> 0XF80007B8[0:0] = 0x00000000U */
11945         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11946         /* .. L0_SEL = 0 */
11947         /* .. ==> 0XF80007B8[1:1] = 0x00000000U */
11948         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11949         /* .. L1_SEL = 0 */
11950         /* .. ==> 0XF80007B8[2:2] = 0x00000000U */
11951         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11952         /* .. L2_SEL = 0 */
11953         /* .. ==> 0XF80007B8[4:3] = 0x00000000U */
11954         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
11955         /* .. L3_SEL = 0 */
11956         /* .. ==> 0XF80007B8[7:5] = 0x00000000U */
11957         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
11958         /* .. Speed = 0 */
11959         /* .. ==> 0XF80007B8[8:8] = 0x00000000U */
11960         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
11961         /* .. IO_Type = 1 */
11962         /* .. ==> 0XF80007B8[11:9] = 0x00000001U */
11963         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11964         /* .. PULLUP = 1 */
11965         /* .. ==> 0XF80007B8[12:12] = 0x00000001U */
11966         /* ..     ==> MASK : 0x00001000U    VAL : 0x00001000U */
11967         /* .. DisableRcvr = 0 */
11968         /* .. ==> 0XF80007B8[13:13] = 0x00000000U */
11969         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11970         /* .. */
11971         EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU, 0x00001200U),
11972         /* .. TRI_ENABLE = 1 */
11973         /* .. ==> 0XF80007BC[0:0] = 0x00000001U */
11974         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
11975         /* .. Speed = 0 */
11976         /* .. ==> 0XF80007BC[8:8] = 0x00000000U */
11977         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
11978         /* .. IO_Type = 1 */
11979         /* .. ==> 0XF80007BC[11:9] = 0x00000001U */
11980         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
11981         /* .. PULLUP = 0 */
11982         /* .. ==> 0XF80007BC[12:12] = 0x00000000U */
11983         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
11984         /* .. DisableRcvr = 0 */
11985         /* .. ==> 0XF80007BC[13:13] = 0x00000000U */
11986         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
11987         /* .. */
11988         EMIT_MASKWRITE(0XF80007BC, 0x00003F01U, 0x00000201U),
11989         /* .. TRI_ENABLE = 0 */
11990         /* .. ==> 0XF80007C0[0:0] = 0x00000000U */
11991         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
11992         /* .. L0_SEL = 0 */
11993         /* .. ==> 0XF80007C0[1:1] = 0x00000000U */
11994         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
11995         /* .. L1_SEL = 0 */
11996         /* .. ==> 0XF80007C0[2:2] = 0x00000000U */
11997         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
11998         /* .. L2_SEL = 0 */
11999         /* .. ==> 0XF80007C0[4:3] = 0x00000000U */
12000         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
12001         /* .. L3_SEL = 7 */
12002         /* .. ==> 0XF80007C0[7:5] = 0x00000007U */
12003         /* ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U */
12004         /* .. Speed = 0 */
12005         /* .. ==> 0XF80007C0[8:8] = 0x00000000U */
12006         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
12007         /* .. IO_Type = 1 */
12008         /* .. ==> 0XF80007C0[11:9] = 0x00000001U */
12009         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
12010         /* .. PULLUP = 0 */
12011         /* .. ==> 0XF80007C0[12:12] = 0x00000000U */
12012         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
12013         /* .. DisableRcvr = 0 */
12014         /* .. ==> 0XF80007C0[13:13] = 0x00000000U */
12015         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
12016         /* .. */
12017         EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU, 0x000002E0U),
12018         /* .. TRI_ENABLE = 1 */
12019         /* .. ==> 0XF80007C4[0:0] = 0x00000001U */
12020         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
12021         /* .. L0_SEL = 0 */
12022         /* .. ==> 0XF80007C4[1:1] = 0x00000000U */
12023         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
12024         /* .. L1_SEL = 0 */
12025         /* .. ==> 0XF80007C4[2:2] = 0x00000000U */
12026         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
12027         /* .. L2_SEL = 0 */
12028         /* .. ==> 0XF80007C4[4:3] = 0x00000000U */
12029         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
12030         /* .. L3_SEL = 7 */
12031         /* .. ==> 0XF80007C4[7:5] = 0x00000007U */
12032         /* ..     ==> MASK : 0x000000E0U    VAL : 0x000000E0U */
12033         /* .. Speed = 0 */
12034         /* .. ==> 0XF80007C4[8:8] = 0x00000000U */
12035         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
12036         /* .. IO_Type = 1 */
12037         /* .. ==> 0XF80007C4[11:9] = 0x00000001U */
12038         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
12039         /* .. PULLUP = 0 */
12040         /* .. ==> 0XF80007C4[12:12] = 0x00000000U */
12041         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
12042         /* .. DisableRcvr = 0 */
12043         /* .. ==> 0XF80007C4[13:13] = 0x00000000U */
12044         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
12045         /* .. */
12046         EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU, 0x000002E1U),
12047         /* .. TRI_ENABLE = 0 */
12048         /* .. ==> 0XF80007C8[0:0] = 0x00000000U */
12049         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
12050         /* .. L0_SEL = 0 */
12051         /* .. ==> 0XF80007C8[1:1] = 0x00000000U */
12052         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
12053         /* .. L1_SEL = 0 */
12054         /* .. ==> 0XF80007C8[2:2] = 0x00000000U */
12055         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
12056         /* .. L2_SEL = 0 */
12057         /* .. ==> 0XF80007C8[4:3] = 0x00000000U */
12058         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
12059         /* .. L3_SEL = 0 */
12060         /* .. ==> 0XF80007C8[7:5] = 0x00000000U */
12061         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
12062         /* .. Speed = 0 */
12063         /* .. ==> 0XF80007C8[8:8] = 0x00000000U */
12064         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
12065         /* .. IO_Type = 1 */
12066         /* .. ==> 0XF80007C8[11:9] = 0x00000001U */
12067         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
12068         /* .. PULLUP = 0 */
12069         /* .. ==> 0XF80007C8[12:12] = 0x00000000U */
12070         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
12071         /* .. DisableRcvr = 0 */
12072         /* .. ==> 0XF80007C8[13:13] = 0x00000000U */
12073         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
12074         /* .. */
12075         EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU, 0x00000200U),
12076         /* .. TRI_ENABLE = 0 */
12077         /* .. ==> 0XF80007CC[0:0] = 0x00000000U */
12078         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
12079         /* .. L0_SEL = 0 */
12080         /* .. ==> 0XF80007CC[1:1] = 0x00000000U */
12081         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
12082         /* .. L1_SEL = 0 */
12083         /* .. ==> 0XF80007CC[2:2] = 0x00000000U */
12084         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
12085         /* .. L2_SEL = 0 */
12086         /* .. ==> 0XF80007CC[4:3] = 0x00000000U */
12087         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
12088         /* .. L3_SEL = 0 */
12089         /* .. ==> 0XF80007CC[7:5] = 0x00000000U */
12090         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000000U */
12091         /* .. Speed = 0 */
12092         /* .. ==> 0XF80007CC[8:8] = 0x00000000U */
12093         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
12094         /* .. IO_Type = 1 */
12095         /* .. ==> 0XF80007CC[11:9] = 0x00000001U */
12096         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
12097         /* .. PULLUP = 0 */
12098         /* .. ==> 0XF80007CC[12:12] = 0x00000000U */
12099         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
12100         /* .. DisableRcvr = 0 */
12101         /* .. ==> 0XF80007CC[13:13] = 0x00000000U */
12102         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
12103         /* .. */
12104         EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU, 0x00000200U),
12105         /* .. TRI_ENABLE = 0 */
12106         /* .. ==> 0XF80007D0[0:0] = 0x00000000U */
12107         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
12108         /* .. L0_SEL = 0 */
12109         /* .. ==> 0XF80007D0[1:1] = 0x00000000U */
12110         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
12111         /* .. L1_SEL = 0 */
12112         /* .. ==> 0XF80007D0[2:2] = 0x00000000U */
12113         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
12114         /* .. L2_SEL = 0 */
12115         /* .. ==> 0XF80007D0[4:3] = 0x00000000U */
12116         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
12117         /* .. L3_SEL = 4 */
12118         /* .. ==> 0XF80007D0[7:5] = 0x00000004U */
12119         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
12120         /* .. Speed = 0 */
12121         /* .. ==> 0XF80007D0[8:8] = 0x00000000U */
12122         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
12123         /* .. IO_Type = 1 */
12124         /* .. ==> 0XF80007D0[11:9] = 0x00000001U */
12125         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
12126         /* .. PULLUP = 0 */
12127         /* .. ==> 0XF80007D0[12:12] = 0x00000000U */
12128         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
12129         /* .. DisableRcvr = 0 */
12130         /* .. ==> 0XF80007D0[13:13] = 0x00000000U */
12131         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
12132         /* .. */
12133         EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU, 0x00000280U),
12134         /* .. TRI_ENABLE = 0 */
12135         /* .. ==> 0XF80007D4[0:0] = 0x00000000U */
12136         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
12137         /* .. L0_SEL = 0 */
12138         /* .. ==> 0XF80007D4[1:1] = 0x00000000U */
12139         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
12140         /* .. L1_SEL = 0 */
12141         /* .. ==> 0XF80007D4[2:2] = 0x00000000U */
12142         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
12143         /* .. L2_SEL = 0 */
12144         /* .. ==> 0XF80007D4[4:3] = 0x00000000U */
12145         /* ..     ==> MASK : 0x00000018U    VAL : 0x00000000U */
12146         /* .. L3_SEL = 4 */
12147         /* .. ==> 0XF80007D4[7:5] = 0x00000004U */
12148         /* ..     ==> MASK : 0x000000E0U    VAL : 0x00000080U */
12149         /* .. Speed = 0 */
12150         /* .. ==> 0XF80007D4[8:8] = 0x00000000U */
12151         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
12152         /* .. IO_Type = 1 */
12153         /* .. ==> 0XF80007D4[11:9] = 0x00000001U */
12154         /* ..     ==> MASK : 0x00000E00U    VAL : 0x00000200U */
12155         /* .. PULLUP = 0 */
12156         /* .. ==> 0XF80007D4[12:12] = 0x00000000U */
12157         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
12158         /* .. DisableRcvr = 0 */
12159         /* .. ==> 0XF80007D4[13:13] = 0x00000000U */
12160         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
12161         /* .. */
12162         EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU, 0x00000280U),
12163         /* .. SDIO0_WP_SEL = 55 */
12164         /* .. ==> 0XF8000830[5:0] = 0x00000037U */
12165         /* ..     ==> MASK : 0x0000003FU    VAL : 0x00000037U */
12166         /* .. SDIO0_CD_SEL = 47 */
12167         /* .. ==> 0XF8000830[21:16] = 0x0000002FU */
12168         /* ..     ==> MASK : 0x003F0000U    VAL : 0x002F0000U */
12169         /* .. */
12170         EMIT_MASKWRITE(0XF8000830, 0x003F003FU, 0x002F0037U),
12171         /* .. FINISH: MIO PROGRAMMING */
12172         /* .. START: LOCK IT BACK */
12173         /* .. LOCK_KEY = 0X767B */
12174         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
12175         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
12176         /* .. */
12177         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
12178         /* .. FINISH: LOCK IT BACK */
12179         /* FINISH: top */
12180         /* */
12181         EMIT_EXIT(),
12182
12183         /* */
12184 };
12185
12186 unsigned long ps7_peripherals_init_data_1_0[] = {
12187         /* START: top */
12188         /* .. START: SLCR SETTINGS */
12189         /* .. UNLOCK_KEY = 0XDF0D */
12190         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
12191         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
12192         /* .. */
12193         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
12194         /* .. FINISH: SLCR SETTINGS */
12195         /* .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS */
12196         /* .. IBUF_DISABLE_MODE = 0x1 */
12197         /* .. ==> 0XF8000B48[7:7] = 0x00000001U */
12198         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
12199         /* .. TERM_DISABLE_MODE = 0x1 */
12200         /* .. ==> 0XF8000B48[8:8] = 0x00000001U */
12201         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
12202         /* .. */
12203         EMIT_MASKWRITE(0XF8000B48, 0x00000180U, 0x00000180U),
12204         /* .. IBUF_DISABLE_MODE = 0x1 */
12205         /* .. ==> 0XF8000B4C[7:7] = 0x00000001U */
12206         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
12207         /* .. TERM_DISABLE_MODE = 0x1 */
12208         /* .. ==> 0XF8000B4C[8:8] = 0x00000001U */
12209         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
12210         /* .. */
12211         EMIT_MASKWRITE(0XF8000B4C, 0x00000180U, 0x00000180U),
12212         /* .. IBUF_DISABLE_MODE = 0x1 */
12213         /* .. ==> 0XF8000B50[7:7] = 0x00000001U */
12214         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
12215         /* .. TERM_DISABLE_MODE = 0x1 */
12216         /* .. ==> 0XF8000B50[8:8] = 0x00000001U */
12217         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
12218         /* .. */
12219         EMIT_MASKWRITE(0XF8000B50, 0x00000180U, 0x00000180U),
12220         /* .. IBUF_DISABLE_MODE = 0x1 */
12221         /* .. ==> 0XF8000B54[7:7] = 0x00000001U */
12222         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000080U */
12223         /* .. TERM_DISABLE_MODE = 0x1 */
12224         /* .. ==> 0XF8000B54[8:8] = 0x00000001U */
12225         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000100U */
12226         /* .. */
12227         EMIT_MASKWRITE(0XF8000B54, 0x00000180U, 0x00000180U),
12228         /* .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS */
12229         /* .. START: LOCK IT BACK */
12230         /* .. LOCK_KEY = 0X767B */
12231         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
12232         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
12233         /* .. */
12234         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
12235         /* .. FINISH: LOCK IT BACK */
12236         /* .. START: SRAM/NOR SET OPMODE */
12237         /* .. FINISH: SRAM/NOR SET OPMODE */
12238         /* .. START: UART REGISTERS */
12239         /* .. BDIV = 0x6 */
12240         /* .. ==> 0XE0001034[7:0] = 0x00000006U */
12241         /* ..     ==> MASK : 0x000000FFU    VAL : 0x00000006U */
12242         /* .. */
12243         EMIT_MASKWRITE(0XE0001034, 0x000000FFU, 0x00000006U),
12244         /* .. CD = 0x7c */
12245         /* .. ==> 0XE0001018[15:0] = 0x0000007CU */
12246         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000007CU */
12247         /* .. */
12248         EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU, 0x0000007CU),
12249         /* .. STPBRK = 0x0 */
12250         /* .. ==> 0XE0001000[8:8] = 0x00000000U */
12251         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
12252         /* .. STTBRK = 0x0 */
12253         /* .. ==> 0XE0001000[7:7] = 0x00000000U */
12254         /* ..     ==> MASK : 0x00000080U    VAL : 0x00000000U */
12255         /* .. RSTTO = 0x0 */
12256         /* .. ==> 0XE0001000[6:6] = 0x00000000U */
12257         /* ..     ==> MASK : 0x00000040U    VAL : 0x00000000U */
12258         /* .. TXDIS = 0x0 */
12259         /* .. ==> 0XE0001000[5:5] = 0x00000000U */
12260         /* ..     ==> MASK : 0x00000020U    VAL : 0x00000000U */
12261         /* .. TXEN = 0x1 */
12262         /* .. ==> 0XE0001000[4:4] = 0x00000001U */
12263         /* ..     ==> MASK : 0x00000010U    VAL : 0x00000010U */
12264         /* .. RXDIS = 0x0 */
12265         /* .. ==> 0XE0001000[3:3] = 0x00000000U */
12266         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
12267         /* .. RXEN = 0x1 */
12268         /* .. ==> 0XE0001000[2:2] = 0x00000001U */
12269         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000004U */
12270         /* .. TXRES = 0x1 */
12271         /* .. ==> 0XE0001000[1:1] = 0x00000001U */
12272         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000002U */
12273         /* .. RXRES = 0x1 */
12274         /* .. ==> 0XE0001000[0:0] = 0x00000001U */
12275         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000001U */
12276         /* .. */
12277         EMIT_MASKWRITE(0XE0001000, 0x000001FFU, 0x00000017U),
12278         /* .. IRMODE = 0x0 */
12279         /* .. ==> 0XE0001004[11:11] = 0x00000000U */
12280         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
12281         /* .. UCLKEN = 0x0 */
12282         /* .. ==> 0XE0001004[10:10] = 0x00000000U */
12283         /* ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
12284         /* .. CHMODE = 0x0 */
12285         /* .. ==> 0XE0001004[9:8] = 0x00000000U */
12286         /* ..     ==> MASK : 0x00000300U    VAL : 0x00000000U */
12287         /* .. NBSTOP = 0x0 */
12288         /* .. ==> 0XE0001004[7:6] = 0x00000000U */
12289         /* ..     ==> MASK : 0x000000C0U    VAL : 0x00000000U */
12290         /* .. PAR = 0x4 */
12291         /* .. ==> 0XE0001004[5:3] = 0x00000004U */
12292         /* ..     ==> MASK : 0x00000038U    VAL : 0x00000020U */
12293         /* .. CHRL = 0x0 */
12294         /* .. ==> 0XE0001004[2:1] = 0x00000000U */
12295         /* ..     ==> MASK : 0x00000006U    VAL : 0x00000000U */
12296         /* .. CLKS = 0x0 */
12297         /* .. ==> 0XE0001004[0:0] = 0x00000000U */
12298         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
12299         /* .. */
12300         EMIT_MASKWRITE(0XE0001004, 0x00000FFFU, 0x00000020U),
12301         /* .. FINISH: UART REGISTERS */
12302         /* .. START: QSPI REGISTERS */
12303         /* .. Holdb_dr = 1 */
12304         /* .. ==> 0XE000D000[19:19] = 0x00000001U */
12305         /* ..     ==> MASK : 0x00080000U    VAL : 0x00080000U */
12306         /* .. */
12307         EMIT_MASKWRITE(0XE000D000, 0x00080000U, 0x00080000U),
12308         /* .. FINISH: QSPI REGISTERS */
12309         /* .. START: PL POWER ON RESET REGISTERS */
12310         /* .. PCFG_POR_CNT_4K = 0 */
12311         /* .. ==> 0XF8007000[29:29] = 0x00000000U */
12312         /* ..     ==> MASK : 0x20000000U    VAL : 0x00000000U */
12313         /* .. */
12314         EMIT_MASKWRITE(0XF8007000, 0x20000000U, 0x00000000U),
12315         /* .. FINISH: PL POWER ON RESET REGISTERS */
12316         /* .. START: SMC TIMING CALCULATION REGISTER UPDATE */
12317         /* .. .. START: NAND SET CYCLE */
12318         /* .. .. FINISH: NAND SET CYCLE */
12319         /* .. .. START: OPMODE */
12320         /* .. .. FINISH: OPMODE */
12321         /* .. .. START: DIRECT COMMAND */
12322         /* .. .. FINISH: DIRECT COMMAND */
12323         /* .. .. START: SRAM/NOR CS0 SET CYCLE */
12324         /* .. .. FINISH: SRAM/NOR CS0 SET CYCLE */
12325         /* .. .. START: DIRECT COMMAND */
12326         /* .. .. FINISH: DIRECT COMMAND */
12327         /* .. .. START: NOR CS0 BASE ADDRESS */
12328         /* .. .. FINISH: NOR CS0 BASE ADDRESS */
12329         /* .. .. START: SRAM/NOR CS1 SET CYCLE */
12330         /* .. .. FINISH: SRAM/NOR CS1 SET CYCLE */
12331         /* .. .. START: DIRECT COMMAND */
12332         /* .. .. FINISH: DIRECT COMMAND */
12333         /* .. .. START: NOR CS1 BASE ADDRESS */
12334         /* .. .. FINISH: NOR CS1 BASE ADDRESS */
12335         /* .. .. START: USB RESET */
12336         /* .. .. .. START: USB0 RESET */
12337         /* .. .. .. .. START: DIR MODE BANK 0 */
12338         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
12339         /* .. .. .. .. START: DIR MODE BANK 1 */
12340         /* .. .. .. .. DIRECTION_1 = 0x4000 */
12341         /* .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U */
12342         /* .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U */
12343         /* .. .. .. .. */
12344         EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU, 0x00004000U),
12345         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
12346         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12347         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12348         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12349         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12350         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12351         /* .. .. .. .. MASK_1_LSW = 0xbfff */
12352         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
12353         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
12354         /* .. .. .. .. DATA_1_LSW = 0x4000 */
12355         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U */
12356         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U */
12357         /* .. .. .. .. */
12358         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF4000U),
12359         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12360         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12361         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12362         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
12363         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
12364         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
12365         /* .. .. .. .. OP_ENABLE_1 = 0x4000 */
12366         /* .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U */
12367         /* .. .. .. ..     ==> MASK : 0x003FFFFFU    VAL : 0x00004000U */
12368         /* .. .. .. .. */
12369         EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU, 0x00004000U),
12370         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
12371         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
12372         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
12373         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
12374         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
12375         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
12376         /* .. .. .. .. MASK_1_LSW = 0xbfff */
12377         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
12378         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
12379         /* .. .. .. .. DATA_1_LSW = 0x0 */
12380         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U */
12381         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00000000U */
12382         /* .. .. .. .. */
12383         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF0000U),
12384         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
12385         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
12386         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
12387         /* .. .. .. .. START: ADD 1 MS DELAY */
12388         /* .. .. .. .. */
12389         EMIT_MASKDELAY(0XF8F00200, 1),
12390         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
12391         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12392         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12393         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12394         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12395         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12396         /* .. .. .. .. MASK_1_LSW = 0xbfff */
12397         /* .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU */
12398         /* .. .. .. ..     ==> MASK : 0xFFFF0000U    VAL : 0xBFFF0000U */
12399         /* .. .. .. .. DATA_1_LSW = 0x4000 */
12400         /* .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U */
12401         /* .. .. .. ..     ==> MASK : 0x0000FFFFU    VAL : 0x00004000U */
12402         /* .. .. .. .. */
12403         EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU, 0xBFFF4000U),
12404         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12405         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12406         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12407         /* .. .. .. FINISH: USB0 RESET */
12408         /* .. .. .. START: USB1 RESET */
12409         /* .. .. .. .. START: DIR MODE BANK 0 */
12410         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
12411         /* .. .. .. .. START: DIR MODE BANK 1 */
12412         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
12413         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12414         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12415         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12416         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12417         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12418         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12419         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12420         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12421         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
12422         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
12423         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
12424         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
12425         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
12426         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
12427         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
12428         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
12429         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
12430         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
12431         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
12432         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
12433         /* .. .. .. .. START: ADD 1 MS DELAY */
12434         /* .. .. .. .. */
12435         EMIT_MASKDELAY(0XF8F00200, 1),
12436         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
12437         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12438         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12439         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12440         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12441         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12442         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12443         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12444         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12445         /* .. .. .. FINISH: USB1 RESET */
12446         /* .. .. FINISH: USB RESET */
12447         /* .. .. START: ENET RESET */
12448         /* .. .. .. START: ENET0 RESET */
12449         /* .. .. .. .. START: DIR MODE BANK 0 */
12450         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
12451         /* .. .. .. .. START: DIR MODE BANK 1 */
12452         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
12453         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12454         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12455         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12456         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12457         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12458         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12459         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12460         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12461         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
12462         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
12463         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
12464         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
12465         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
12466         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
12467         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
12468         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
12469         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
12470         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
12471         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
12472         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
12473         /* .. .. .. .. START: ADD 1 MS DELAY */
12474         /* .. .. .. .. */
12475         EMIT_MASKDELAY(0XF8F00200, 1),
12476         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
12477         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12478         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12479         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12480         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12481         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12482         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12483         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12484         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12485         /* .. .. .. FINISH: ENET0 RESET */
12486         /* .. .. .. START: ENET1 RESET */
12487         /* .. .. .. .. START: DIR MODE BANK 0 */
12488         /* .. .. .. .. FINISH: DIR MODE BANK 0 */
12489         /* .. .. .. .. START: DIR MODE BANK 1 */
12490         /* .. .. .. .. FINISH: DIR MODE BANK 1 */
12491         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12492         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12493         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12494         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12495         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12496         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12497         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12498         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12499         /* .. .. .. .. START: OUTPUT ENABLE BANK 0 */
12500         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
12501         /* .. .. .. .. START: OUTPUT ENABLE BANK 1 */
12502         /* .. .. .. .. FINISH: OUTPUT ENABLE BANK 1 */
12503         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
12504         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
12505         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
12506         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
12507         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
12508         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
12509         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
12510         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
12511         /* .. .. .. .. START: ADD 1 MS DELAY */
12512         /* .. .. .. .. */
12513         EMIT_MASKDELAY(0XF8F00200, 1),
12514         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
12515         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12516         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12517         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12518         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12519         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12520         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12521         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12522         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12523         /* .. .. .. FINISH: ENET1 RESET */
12524         /* .. .. FINISH: ENET RESET */
12525         /* .. .. START: I2C RESET */
12526         /* .. .. .. START: I2C0 RESET */
12527         /* .. .. .. .. START: DIR MODE GPIO BANK0 */
12528         /* .. .. .. .. FINISH: DIR MODE GPIO BANK0 */
12529         /* .. .. .. .. START: DIR MODE GPIO BANK1 */
12530         /* .. .. .. .. FINISH: DIR MODE GPIO BANK1 */
12531         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12532         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12533         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12534         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12535         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12536         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12537         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12538         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12539         /* .. .. .. .. START: OUTPUT ENABLE */
12540         /* .. .. .. .. FINISH: OUTPUT ENABLE */
12541         /* .. .. .. .. START: OUTPUT ENABLE */
12542         /* .. .. .. .. FINISH: OUTPUT ENABLE */
12543         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
12544         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
12545         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
12546         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
12547         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
12548         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
12549         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
12550         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
12551         /* .. .. .. .. START: ADD 1 MS DELAY */
12552         /* .. .. .. .. */
12553         EMIT_MASKDELAY(0XF8F00200, 1),
12554         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
12555         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12556         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12557         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12558         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12559         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12560         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12561         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12562         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12563         /* .. .. .. FINISH: I2C0 RESET */
12564         /* .. .. .. START: I2C1 RESET */
12565         /* .. .. .. .. START: DIR MODE GPIO BANK0 */
12566         /* .. .. .. .. FINISH: DIR MODE GPIO BANK0 */
12567         /* .. .. .. .. START: DIR MODE GPIO BANK1 */
12568         /* .. .. .. .. FINISH: DIR MODE GPIO BANK1 */
12569         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12570         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12571         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12572         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12573         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12574         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12575         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12576         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12577         /* .. .. .. .. START: OUTPUT ENABLE */
12578         /* .. .. .. .. FINISH: OUTPUT ENABLE */
12579         /* .. .. .. .. START: OUTPUT ENABLE */
12580         /* .. .. .. .. FINISH: OUTPUT ENABLE */
12581         /* .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0] */
12582         /* .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0] */
12583         /* .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16] */
12584         /* .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16] */
12585         /* .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32] */
12586         /* .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32] */
12587         /* .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48] */
12588         /* .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48] */
12589         /* .. .. .. .. START: ADD 1 MS DELAY */
12590         /* .. .. .. .. */
12591         EMIT_MASKDELAY(0XF8F00200, 1),
12592         /* .. .. .. .. FINISH: ADD 1 MS DELAY */
12593         /* .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12594         /* .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12595         /* .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16] */
12596         /* .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16] */
12597         /* .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32] */
12598         /* .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32] */
12599         /* .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48] */
12600         /* .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48] */
12601         /* .. .. .. FINISH: I2C1 RESET */
12602         /* .. .. FINISH: I2C RESET */
12603         /* .. .. START: NOR CHIP SELECT */
12604         /* .. .. .. START: DIR MODE BANK 0 */
12605         /* .. .. .. FINISH: DIR MODE BANK 0 */
12606         /* .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0] */
12607         /* .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0] */
12608         /* .. .. .. START: OUTPUT ENABLE BANK 0 */
12609         /* .. .. .. FINISH: OUTPUT ENABLE BANK 0 */
12610         /* .. .. FINISH: NOR CHIP SELECT */
12611         /* .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE */
12612         /* FINISH: top */
12613         /* */
12614         EMIT_EXIT(),
12615
12616         /* */
12617 };
12618
12619 unsigned long ps7_post_config_1_0[] = {
12620         /* START: top */
12621         /* .. START: SLCR SETTINGS */
12622         /* .. UNLOCK_KEY = 0XDF0D */
12623         /* .. ==> 0XF8000008[15:0] = 0x0000DF0DU */
12624         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000DF0DU */
12625         /* .. */
12626         EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU, 0x0000DF0DU),
12627         /* .. FINISH: SLCR SETTINGS */
12628         /* .. START: ENABLING LEVEL SHIFTER */
12629         /* .. USER_INP_ICT_EN_0 = 3 */
12630         /* .. ==> 0XF8000900[1:0] = 0x00000003U */
12631         /* ..     ==> MASK : 0x00000003U    VAL : 0x00000003U */
12632         /* .. USER_INP_ICT_EN_1 = 3 */
12633         /* .. ==> 0XF8000900[3:2] = 0x00000003U */
12634         /* ..     ==> MASK : 0x0000000CU    VAL : 0x0000000CU */
12635         /* .. */
12636         EMIT_MASKWRITE(0XF8000900, 0x0000000FU, 0x0000000FU),
12637         /* .. FINISH: ENABLING LEVEL SHIFTER */
12638         /* .. START: FPGA RESETS TO 0 */
12639         /* .. reserved_3 = 0 */
12640         /* .. ==> 0XF8000240[31:25] = 0x00000000U */
12641         /* ..     ==> MASK : 0xFE000000U    VAL : 0x00000000U */
12642         /* .. FPGA_ACP_RST = 0 */
12643         /* .. ==> 0XF8000240[24:24] = 0x00000000U */
12644         /* ..     ==> MASK : 0x01000000U    VAL : 0x00000000U */
12645         /* .. FPGA_AXDS3_RST = 0 */
12646         /* .. ==> 0XF8000240[23:23] = 0x00000000U */
12647         /* ..     ==> MASK : 0x00800000U    VAL : 0x00000000U */
12648         /* .. FPGA_AXDS2_RST = 0 */
12649         /* .. ==> 0XF8000240[22:22] = 0x00000000U */
12650         /* ..     ==> MASK : 0x00400000U    VAL : 0x00000000U */
12651         /* .. FPGA_AXDS1_RST = 0 */
12652         /* .. ==> 0XF8000240[21:21] = 0x00000000U */
12653         /* ..     ==> MASK : 0x00200000U    VAL : 0x00000000U */
12654         /* .. FPGA_AXDS0_RST = 0 */
12655         /* .. ==> 0XF8000240[20:20] = 0x00000000U */
12656         /* ..     ==> MASK : 0x00100000U    VAL : 0x00000000U */
12657         /* .. reserved_2 = 0 */
12658         /* .. ==> 0XF8000240[19:18] = 0x00000000U */
12659         /* ..     ==> MASK : 0x000C0000U    VAL : 0x00000000U */
12660         /* .. FSSW1_FPGA_RST = 0 */
12661         /* .. ==> 0XF8000240[17:17] = 0x00000000U */
12662         /* ..     ==> MASK : 0x00020000U    VAL : 0x00000000U */
12663         /* .. FSSW0_FPGA_RST = 0 */
12664         /* .. ==> 0XF8000240[16:16] = 0x00000000U */
12665         /* ..     ==> MASK : 0x00010000U    VAL : 0x00000000U */
12666         /* .. reserved_1 = 0 */
12667         /* .. ==> 0XF8000240[15:14] = 0x00000000U */
12668         /* ..     ==> MASK : 0x0000C000U    VAL : 0x00000000U */
12669         /* .. FPGA_FMSW1_RST = 0 */
12670         /* .. ==> 0XF8000240[13:13] = 0x00000000U */
12671         /* ..     ==> MASK : 0x00002000U    VAL : 0x00000000U */
12672         /* .. FPGA_FMSW0_RST = 0 */
12673         /* .. ==> 0XF8000240[12:12] = 0x00000000U */
12674         /* ..     ==> MASK : 0x00001000U    VAL : 0x00000000U */
12675         /* .. FPGA_DMA3_RST = 0 */
12676         /* .. ==> 0XF8000240[11:11] = 0x00000000U */
12677         /* ..     ==> MASK : 0x00000800U    VAL : 0x00000000U */
12678         /* .. FPGA_DMA2_RST = 0 */
12679         /* .. ==> 0XF8000240[10:10] = 0x00000000U */
12680         /* ..     ==> MASK : 0x00000400U    VAL : 0x00000000U */
12681         /* .. FPGA_DMA1_RST = 0 */
12682         /* .. ==> 0XF8000240[9:9] = 0x00000000U */
12683         /* ..     ==> MASK : 0x00000200U    VAL : 0x00000000U */
12684         /* .. FPGA_DMA0_RST = 0 */
12685         /* .. ==> 0XF8000240[8:8] = 0x00000000U */
12686         /* ..     ==> MASK : 0x00000100U    VAL : 0x00000000U */
12687         /* .. reserved = 0 */
12688         /* .. ==> 0XF8000240[7:4] = 0x00000000U */
12689         /* ..     ==> MASK : 0x000000F0U    VAL : 0x00000000U */
12690         /* .. FPGA3_OUT_RST = 0 */
12691         /* .. ==> 0XF8000240[3:3] = 0x00000000U */
12692         /* ..     ==> MASK : 0x00000008U    VAL : 0x00000000U */
12693         /* .. FPGA2_OUT_RST = 0 */
12694         /* .. ==> 0XF8000240[2:2] = 0x00000000U */
12695         /* ..     ==> MASK : 0x00000004U    VAL : 0x00000000U */
12696         /* .. FPGA1_OUT_RST = 0 */
12697         /* .. ==> 0XF8000240[1:1] = 0x00000000U */
12698         /* ..     ==> MASK : 0x00000002U    VAL : 0x00000000U */
12699         /* .. FPGA0_OUT_RST = 0 */
12700         /* .. ==> 0XF8000240[0:0] = 0x00000000U */
12701         /* ..     ==> MASK : 0x00000001U    VAL : 0x00000000U */
12702         /* .. */
12703         EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU, 0x00000000U),
12704         /* .. FINISH: FPGA RESETS TO 0 */
12705         /* .. START: AFI REGISTERS */
12706         /* .. .. START: AFI0 REGISTERS */
12707         /* .. .. FINISH: AFI0 REGISTERS */
12708         /* .. .. START: AFI1 REGISTERS */
12709         /* .. .. FINISH: AFI1 REGISTERS */
12710         /* .. .. START: AFI2 REGISTERS */
12711         /* .. .. FINISH: AFI2 REGISTERS */
12712         /* .. .. START: AFI3 REGISTERS */
12713         /* .. .. FINISH: AFI3 REGISTERS */
12714         /* .. FINISH: AFI REGISTERS */
12715         /* .. START: LOCK IT BACK */
12716         /* .. LOCK_KEY = 0X767B */
12717         /* .. ==> 0XF8000004[15:0] = 0x0000767BU */
12718         /* ..     ==> MASK : 0x0000FFFFU    VAL : 0x0000767BU */
12719         /* .. */
12720         EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU, 0x0000767BU),
12721         /* .. FINISH: LOCK IT BACK */
12722         /* FINISH: top */
12723         /* */
12724         EMIT_EXIT(),
12725
12726         /* */
12727 };
12728
12729 unsigned long ps7_debug_1_0[] = {
12730         /* START: top */
12731         /* .. START: CROSS TRIGGER CONFIGURATIONS */
12732         /* .. .. START: UNLOCKING CTI REGISTERS */
12733         /* .. .. KEY = 0XC5ACCE55 */
12734         /* .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U */
12735         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U */
12736         /* .. .. */
12737         EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU, 0xC5ACCE55U),
12738         /* .. .. KEY = 0XC5ACCE55 */
12739         /* .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U */
12740         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U */
12741         /* .. .. */
12742         EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU, 0xC5ACCE55U),
12743         /* .. .. KEY = 0XC5ACCE55 */
12744         /* .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U */
12745         /* .. ..     ==> MASK : 0xFFFFFFFFU    VAL : 0xC5ACCE55U */
12746         /* .. .. */
12747         EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU, 0xC5ACCE55U),
12748         /* .. .. FINISH: UNLOCKING CTI REGISTERS */
12749         /* .. .. START: ENABLING CTI MODULES AND CHANNELS */
12750         /* .. .. FINISH: ENABLING CTI MODULES AND CHANNELS */
12751         /* .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS */
12752         /* .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS */
12753         /* .. FINISH: CROSS TRIGGER CONFIGURATIONS */
12754         /* FINISH: top */
12755         /* */
12756         EMIT_EXIT(),
12757
12758         /* */
12759 };
12760
12761 #include "xil_io.h"
12762 #define PS7_MASK_POLL_TIME 100000000
12763
12764 char *getPS7MessageInfo(unsigned key)
12765 {
12766         char *err_msg = "";
12767         switch (key) {
12768         case PS7_INIT_SUCCESS:
12769                 err_msg = "PS7 initialization successful";
12770                 break;
12771         case PS7_INIT_CORRUPT:
12772                 err_msg = "PS7 init Data Corrupted";
12773                 break;
12774         case PS7_INIT_TIMEOUT:
12775                 err_msg = "PS7 init mask poll timeout";
12776                 break;
12777         case PS7_POLL_FAILED_DDR_INIT:
12778                 err_msg = "Mask Poll failed for DDR Init";
12779                 break;
12780         case PS7_POLL_FAILED_DMA:
12781                 err_msg = "Mask Poll failed for PLL Init";
12782                 break;
12783         case PS7_POLL_FAILED_PLL:
12784                 err_msg = "Mask Poll failed for DMA done bit";
12785                 break;
12786         default:
12787                 err_msg = "Undefined error status";
12788                 break;
12789         }
12790
12791         return err_msg;
12792 }
12793
12794 unsigned long ps7GetSiliconVersion(void)
12795 {
12796         /* Read PS version from MCTRL register [31:28] */
12797         unsigned long mask = 0xF0000000;
12798         unsigned long *addr = (unsigned long *)0XF8007080;
12799         unsigned long ps_version = (*addr & mask) >> 28;
12800         return ps_version;
12801 }
12802
12803 void mask_write(unsigned long add, unsigned long mask, unsigned long val)
12804 {
12805         unsigned long *addr = (unsigned long *)add;
12806         *addr = (val & mask) | (*addr & ~mask);
12807 }
12808
12809 int mask_poll(unsigned long add, unsigned long mask)
12810 {
12811         volatile unsigned long *addr = (volatile unsigned long *)add;
12812         int i = 0;
12813         while (!(*addr & mask)) {
12814                 if (i == PS7_MASK_POLL_TIME)
12815                         return -1;
12816                 i++;
12817         }
12818         return 1;
12819 }
12820
12821 unsigned long mask_read(unsigned long add, unsigned long mask)
12822 {
12823         unsigned long *addr = (unsigned long *)add;
12824         unsigned long val = (*addr & mask);
12825         return val;
12826 }
12827
12828 int ps7_config(unsigned long *ps7_config_init)
12829 {
12830         unsigned long *ptr = ps7_config_init;
12831
12832         unsigned long opcode;   /* current instruction .. */
12833         unsigned long args[16]; /* no opcode has so many args ... */
12834         int numargs;            /* number of arguments of this instruction */
12835         int j;                  /* general purpose index */
12836
12837         volatile unsigned long *addr;   /* some variable to make code readable */
12838         unsigned long val, mask;        /* some variable to make code readable */
12839
12840         int finish = -1;        /* loop while this is negative ! */
12841         int i = 0;              /* Timeout variable */
12842
12843         while (finish < 0) {
12844                 numargs = ptr[0] & 0xF;
12845                 opcode = ptr[0] >> 4;
12846
12847                 for (j = 0; j < numargs; j++)
12848                         args[j] = ptr[j + 1];
12849                 ptr += numargs + 1;
12850
12851                 switch (opcode) {
12852                 case OPCODE_EXIT:
12853                         finish = PS7_INIT_SUCCESS;
12854                         break;
12855
12856                 case OPCODE_CLEAR:
12857                         addr = (unsigned long *)args[0];
12858                         *addr = 0;
12859                         break;
12860
12861                 case OPCODE_WRITE:
12862                         addr = (unsigned long *)args[0];
12863                         val = args[1];
12864                         *addr = val;
12865                         break;
12866
12867                 case OPCODE_MASKWRITE:
12868                         addr = (unsigned long *)args[0];
12869                         mask = args[1];
12870                         val = args[2];
12871                         *addr = (val & mask) | (*addr & ~mask);
12872                         break;
12873
12874                 case OPCODE_MASKPOLL:
12875                         addr = (unsigned long *)args[0];
12876                         mask = args[1];
12877                         i = 0;
12878                         while (!(*addr & mask)) {
12879                                 if (i == PS7_MASK_POLL_TIME) {
12880                                         finish = PS7_INIT_TIMEOUT;
12881                                         break;
12882                                 }
12883                                 i++;
12884                         }
12885                         break;
12886                 case OPCODE_MASKDELAY:
12887                         addr = (unsigned long *)args[0];
12888                         mask = args[1];
12889                         int delay = get_number_of_cycles_for_delay(mask);
12890                         perf_reset_and_start_timer();
12891                         while ((*addr < delay))
12892                                 ;
12893                         break;
12894                 default:
12895                         finish = PS7_INIT_CORRUPT;
12896                         break;
12897                 }
12898         }
12899         return finish;
12900 }
12901
12902 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0;
12903 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0;
12904 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0;
12905 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0;
12906 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
12907
12908 int ps7_post_config(void)
12909 {
12910         /* Get the PS_VERSION on run time */
12911         unsigned long si_ver = ps7GetSiliconVersion();
12912         int ret = -1;
12913         if (si_ver == PCW_SILICON_VERSION_1) {
12914                 ret = ps7_config(ps7_post_config_1_0);
12915                 if (ret != PS7_INIT_SUCCESS)
12916                         return ret;
12917         } else if (si_ver == PCW_SILICON_VERSION_2) {
12918                 ret = ps7_config(ps7_post_config_2_0);
12919                 if (ret != PS7_INIT_SUCCESS)
12920                         return ret;
12921         } else {
12922                 ret = ps7_config(ps7_post_config_3_0);
12923                 if (ret != PS7_INIT_SUCCESS)
12924                         return ret;
12925         }
12926         return PS7_INIT_SUCCESS;
12927 }
12928
12929 int ps7_debug(void)
12930 {
12931         /* Get the PS_VERSION on run time */
12932         unsigned long si_ver = ps7GetSiliconVersion();
12933         int ret = -1;
12934         if (si_ver == PCW_SILICON_VERSION_1) {
12935                 ret = ps7_config(ps7_debug_1_0);
12936                 if (ret != PS7_INIT_SUCCESS)
12937                         return ret;
12938         } else if (si_ver == PCW_SILICON_VERSION_2) {
12939                 ret = ps7_config(ps7_debug_2_0);
12940                 if (ret != PS7_INIT_SUCCESS)
12941                         return ret;
12942         } else {
12943                 ret = ps7_config(ps7_debug_3_0);
12944                 if (ret != PS7_INIT_SUCCESS)
12945                         return ret;
12946         }
12947         return PS7_INIT_SUCCESS;
12948 }
12949
12950 int ps7_init(void)
12951 {
12952         /* Get the PS_VERSION on run time */
12953         unsigned long si_ver = ps7GetSiliconVersion();
12954         int ret;
12955         /*int pcw_ver = 0; */
12956
12957         if (si_ver == PCW_SILICON_VERSION_1) {
12958                 ps7_mio_init_data = ps7_mio_init_data_1_0;
12959                 ps7_pll_init_data = ps7_pll_init_data_1_0;
12960                 ps7_clock_init_data = ps7_clock_init_data_1_0;
12961                 ps7_ddr_init_data = ps7_ddr_init_data_1_0;
12962                 ps7_peripherals_init_data = ps7_peripherals_init_data_1_0;
12963                 /*pcw_ver = 1; */
12964
12965         } else if (si_ver == PCW_SILICON_VERSION_2) {
12966                 ps7_mio_init_data = ps7_mio_init_data_2_0;
12967                 ps7_pll_init_data = ps7_pll_init_data_2_0;
12968                 ps7_clock_init_data = ps7_clock_init_data_2_0;
12969                 ps7_ddr_init_data = ps7_ddr_init_data_2_0;
12970                 ps7_peripherals_init_data = ps7_peripherals_init_data_2_0;
12971                 /*pcw_ver = 2; */
12972
12973         } else {
12974                 ps7_mio_init_data = ps7_mio_init_data_3_0;
12975                 ps7_pll_init_data = ps7_pll_init_data_3_0;
12976                 ps7_clock_init_data = ps7_clock_init_data_3_0;
12977                 ps7_ddr_init_data = ps7_ddr_init_data_3_0;
12978                 ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
12979                 /*pcw_ver = 3; */
12980         }
12981
12982         /* MIO init */
12983         ret = ps7_config(ps7_mio_init_data);
12984         if (ret != PS7_INIT_SUCCESS)
12985                 return ret;
12986
12987         /* PLL init */
12988         ret = ps7_config(ps7_pll_init_data);
12989         if (ret != PS7_INIT_SUCCESS)
12990                 return ret;
12991
12992         /* Clock init */
12993         ret = ps7_config(ps7_clock_init_data);
12994         if (ret != PS7_INIT_SUCCESS)
12995                 return ret;
12996
12997         /* DDR init */
12998         ret = ps7_config(ps7_ddr_init_data);
12999         if (ret != PS7_INIT_SUCCESS)
13000                 return ret;
13001
13002         /* Peripherals init */
13003         ret = ps7_config(ps7_peripherals_init_data);
13004         if (ret != PS7_INIT_SUCCESS)
13005                 return ret;
13006         return PS7_INIT_SUCCESS;
13007 }
13008
13009 /* For delay calculation using global timer */
13010
13011 /* start timer */
13012 void perf_start_clock(void)
13013 {
13014         *(volatile unsigned int *)SCU_GLOBAL_TIMER_CONTROL = ((1 << 0) |        /* Timer Enable */
13015                                                               (1 << 3) |        /* Auto-increment */
13016                                                               (0 << 8)  /* Pre-scale */
13017             );
13018 }
13019
13020 /* stop timer and reset timer count regs */
13021 void perf_reset_clock(void)
13022 {
13023         perf_disable_clock();
13024         *(volatile unsigned int *)SCU_GLOBAL_TIMER_COUNT_L32 = 0;
13025         *(volatile unsigned int *)SCU_GLOBAL_TIMER_COUNT_U32 = 0;
13026 }
13027
13028 /* Compute mask for given delay in miliseconds*/
13029 int get_number_of_cycles_for_delay(unsigned int delay)
13030 {
13031         /* GTC is always clocked at 1/2 of the CPU frequency (CPU_3x2x) */
13032         return APU_FREQ * delay / (2 * 1000);
13033 }
13034
13035 /* stop timer */
13036 void perf_disable_clock(void)
13037 {
13038         *(volatile unsigned int *)SCU_GLOBAL_TIMER_CONTROL = 0;
13039 }
13040
13041 void perf_reset_and_start_timer(void)
13042 {
13043         perf_reset_clock();
13044         perf_start_clock();
13045 }