git.sur5r.net Git - u-boot/blob - cpu/blackfin/initcode.c

   1 /*
   2  * initcode.c - Initialize the processor.  This is usually entails things
   3  * like external memory, voltage regulators, etc...  Note that this file
   4  * cannot make any function calls as it may be executed all by itself by
   5  * the Blackfin's bootrom in LDR format.
   6  *
   7  * Copyright (c) 2004-2008 Analog Devices Inc.
   8  *
   9  * Licensed under the GPL-2 or later.
  10  */
  11
  12 #include <config.h>
  13 #include <asm/blackfin.h>
  14 #include <asm/mach-common/bits/bootrom.h>
  15 #include <asm/mach-common/bits/ebiu.h>
  16 #include <asm/mach-common/bits/pll.h>
  17 #include <asm/mach-common/bits/uart.h>
  18
  19 #define BFIN_IN_INITCODE
  20 #include "serial.h"
  21
  22 __attribute__((always_inline))
  23 static inline void serial_init(void)
  24 {
  25 #ifdef __ADSPBF54x__
  26 # ifdef BFIN_BOOT_UART_USE_RTS
  27 #  define BFIN_UART_USE_RTS 1
  28 # else
  29 #  define BFIN_UART_USE_RTS 0
  30 # endif
  31         if (BFIN_UART_USE_RTS && CONFIG_BFIN_BOOT_MODE == BFIN_BOOT_UART) {
  32                 size_t i;
  33
  34                 /* force RTS rather than relying on auto RTS */
  35                 bfin_write_UART1_MCR(bfin_read_UART1_MCR() | FCPOL);
  36
  37                 /* Wait for the line to clear up.  We cannot rely on UART
  38                  * registers as none of them reflect the status of the RSR.
  39                  * Instead, we'll sleep for ~10 bit times at 9600 baud.
  40                  * We can precalc things here by assuming boot values for
  41                  * PLL rather than loading registers and calculating.
  42                  *      baud    = SCLK / (16 ^ (1 - EDBO) * Divisor)
  43                  *      EDB0    = 0
  44                  *      Divisor = (SCLK / baud) / 16
  45                  *      SCLK    = baud * 16 * Divisor
  46                  *      SCLK    = (0x14 * CONFIG_CLKIN_HZ) / 5
  47                  *      CCLK    = (16 * Divisor * 5) * (9600 / 10)
  48                  * In reality, this will probably be just about 1 second delay,
  49                  * so assuming 9600 baud is OK (both as a very low and too high
  50                  * speed as this will buffer things enough).
  51                  */
  52 #define _NUMBITS (10)                                   /* how many bits to delay */
  53 #define _LOWBAUD (9600)                                 /* low baud rate */
  54 #define _SCLK    ((0x14 * CONFIG_CLKIN_HZ) / 5)         /* SCLK based on PLL */
  55 #define _DIVISOR ((_SCLK / _LOWBAUD) / 16)              /* UART DLL/DLH */
  56 #define _NUMINS  (3)                                    /* how many instructions in loop */
  57 #define _CCLK    (((16 * _DIVISOR * 5) * (_LOWBAUD / _NUMBITS)) / _NUMINS)
  58                 i = _CCLK;
  59                 while (i--)
  60                         asm volatile("" : : : "memory");
  61         }
  62 #endif
  63
  64         if (BFIN_DEBUG_EARLY_SERIAL) {
  65                 int ucen = *pUART_GCTL & UCEN;
  66                 serial_early_init();
  67
  68                 /* If the UART is off, that means we need to program
  69                  * the baud rate ourselves initially.
  70                  */
  71                 if (ucen != UCEN)
  72                         serial_early_set_baud(CONFIG_BAUDRATE);
  73         }
  74 }
  75
  76 __attribute__((always_inline))
  77 static inline void serial_deinit(void)
  78 {
  79 #ifdef __ADSPBF54x__
  80         if (BFIN_UART_USE_RTS && CONFIG_BFIN_BOOT_MODE == BFIN_BOOT_UART) {
  81                 /* clear forced RTS rather than relying on auto RTS */
  82                 bfin_write_UART1_MCR(bfin_read_UART1_MCR() & ~FCPOL);
  83         }
  84 #endif
  85 }
  86
  87 __attribute__((always_inline))
  88 static inline void serial_putc(char c)
  89 {
  90         if (!BFIN_DEBUG_EARLY_SERIAL)
  91                 return;
  92
  93         if (c == '\n')
  94                 *pUART_THR = '\r';
  95
  96         *pUART_THR = c;
  97
  98         while (!(*pUART_LSR & TEMT))
  99                 continue;
 100 }
 101
 102
 103 /* Max SCLK can be 133MHz ... dividing that by (2*4) gives
 104  * us a freq of 16MHz for SPI which should generally be
 105  * slow enough for the slow reads the bootrom uses.
 106  */
 107 #if !defined(CONFIG_SPI_FLASH_SLOW_READ) && \
 108     ((defined(__ADSPBF52x__) && __SILICON_REVISION__ >= 2) || \
 109      (defined(__ADSPBF54x__) && __SILICON_REVISION__ >= 1))
 110 # define BOOTROM_SUPPORTS_SPI_FAST_READ 1
 111 #else
 112 # define BOOTROM_SUPPORTS_SPI_FAST_READ 0
 113 #endif
 114 #ifndef CONFIG_SPI_BAUD_INITBLOCK
 115 # define CONFIG_SPI_BAUD_INITBLOCK (BOOTROM_SUPPORTS_SPI_FAST_READ ? 2 : 4)
 116 #endif
 117 #ifdef SPI0_BAUD
 118 # define bfin_write_SPI_BAUD bfin_write_SPI0_BAUD
 119 #endif
 120
 121 /* PLL_DIV defines */
 122 #ifndef CONFIG_PLL_DIV_VAL
 123 # if (CONFIG_CCLK_DIV == 1)
 124 #  define CONFIG_CCLK_ACT_DIV CCLK_DIV1
 125 # elif (CONFIG_CCLK_DIV == 2)
 126 #  define CONFIG_CCLK_ACT_DIV CCLK_DIV2
 127 # elif (CONFIG_CCLK_DIV == 4)
 128 #  define CONFIG_CCLK_ACT_DIV CCLK_DIV4
 129 # elif (CONFIG_CCLK_DIV == 8)
 130 #  define CONFIG_CCLK_ACT_DIV CCLK_DIV8
 131 # else
 132 #  define CONFIG_CCLK_ACT_DIV CONFIG_CCLK_DIV_not_defined_properly
 133 # endif
 134 # define CONFIG_PLL_DIV_VAL (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV)
 135 #endif
 136
 137 #ifndef CONFIG_PLL_LOCKCNT_VAL
 138 # define CONFIG_PLL_LOCKCNT_VAL 0x0300
 139 #endif
 140
 141 #ifndef CONFIG_PLL_CTL_VAL
 142 # define CONFIG_PLL_CTL_VAL (SPORT_HYST | (CONFIG_VCO_MULT << 9) | CONFIG_CLKIN_HALF)
 143 #endif
 144
 145 #ifndef CONFIG_EBIU_RSTCTL_VAL
 146 # define CONFIG_EBIU_RSTCTL_VAL 0 /* only MDDRENABLE is useful */
 147 #endif
 148 #if ((CONFIG_EBIU_RSTCTL_VAL & 0xFFFFFFC4) != 0)
 149 # error invalid EBIU_RSTCTL value: must not set reserved bits
 150 #endif
 151
 152 #ifndef CONFIG_EBIU_MBSCTL_VAL
 153 # define CONFIG_EBIU_MBSCTL_VAL 0
 154 #endif
 155
 156 #if defined(CONFIG_EBIU_DDRQUE_VAL) && ((CONFIG_EBIU_DDRQUE_VAL & 0xFFFF8000) != 0)
 157 # error invalid EBIU_DDRQUE value: must not set reserved bits
 158 #endif
 159
 160 /* Make sure our voltage value is sane so we don't blow up! */
 161 #ifndef CONFIG_VR_CTL_VAL
 162 # define BFIN_CCLK ((CONFIG_CLKIN_HZ * CONFIG_VCO_MULT) / CONFIG_CCLK_DIV)
 163 # if defined(__ADSPBF533__) || defined(__ADSPBF532__) || defined(__ADSPBF531__)
 164 #  define CCLK_VLEV_120 400000000
 165 #  define CCLK_VLEV_125 533000000
 166 # elif defined(__ADSPBF537__) || defined(__ADSPBF536__) || defined(__ADSPBF534__)
 167 #  define CCLK_VLEV_120 401000000
 168 #  define CCLK_VLEV_125 401000000
 169 # elif defined(__ADSPBF561__)
 170 #  define CCLK_VLEV_120 300000000
 171 #  define CCLK_VLEV_125 501000000
 172 # endif
 173 # if BFIN_CCLK < CCLK_VLEV_120
 174 #  define CONFIG_VR_CTL_VLEV VLEV_120
 175 # elif BFIN_CCLK < CCLK_VLEV_125
 176 #  define CONFIG_VR_CTL_VLEV VLEV_125
 177 # else
 178 #  define CONFIG_VR_CTL_VLEV VLEV_130
 179 # endif
 180 # if defined(__ADSPBF52x__)     /* TBD; use default */
 181 #  undef CONFIG_VR_CTL_VLEV
 182 #  define CONFIG_VR_CTL_VLEV VLEV_110
 183 # elif defined(__ADSPBF54x__)   /* TBD; use default */
 184 #  undef CONFIG_VR_CTL_VLEV
 185 #  define CONFIG_VR_CTL_VLEV VLEV_120
 186 # elif defined(__ADSPBF538__) || defined(__ADSPBF539__) /* TBD; use default */
 187 #  undef CONFIG_VR_CTL_VLEV
 188 #  define CONFIG_VR_CTL_VLEV VLEV_125
 189 # endif
 190
 191 # ifdef CONFIG_BFIN_MAC
 192 #  define CONFIG_VR_CTL_CLKBUF CLKBUFOE
 193 # else
 194 #  define CONFIG_VR_CTL_CLKBUF 0
 195 # endif
 196
 197 # if defined(__ADSPBF52x__)
 198 #  define CONFIG_VR_CTL_FREQ FREQ_1000
 199 # else
 200 #  define CONFIG_VR_CTL_FREQ (GAIN_20 | FREQ_1000)
 201 # endif
 202
 203 # define CONFIG_VR_CTL_VAL (CONFIG_VR_CTL_CLKBUF | CONFIG_VR_CTL_VLEV | CONFIG_VR_CTL_FREQ)
 204 #endif
 205
 206 /* some parts do not have an on-chip voltage regulator */
 207 #if defined(__ADSPBF51x__)
 208 # define CONFIG_HAS_VR 0
 209 # undef CONFIG_VR_CTL_VAL
 210 # define CONFIG_VR_CTL_VAL 0
 211 #else
 212 # define CONFIG_HAS_VR 1
 213 #endif
 214
 215 #ifndef EBIU_RSTCTL
 216 /* Blackfin with SDRAM */
 217 #ifndef CONFIG_EBIU_SDBCTL_VAL
 218 # if CONFIG_MEM_SIZE == 16
 219 #  define CONFIG_EBSZ_VAL EBSZ_16
 220 # elif CONFIG_MEM_SIZE == 32
 221 #  define CONFIG_EBSZ_VAL EBSZ_32
 222 # elif CONFIG_MEM_SIZE == 64
 223 #  define CONFIG_EBSZ_VAL EBSZ_64
 224 # elif CONFIG_MEM_SIZE == 128
 225 #  define CONFIG_EBSZ_VAL EBSZ_128
 226 # elif CONFIG_MEM_SIZE == 256
 227 #  define CONFIG_EBSZ_VAL EBSZ_256
 228 # elif CONFIG_MEM_SIZE == 512
 229 #  define CONFIG_EBSZ_VAL EBSZ_512
 230 # else
 231 #  error You need to define CONFIG_EBIU_SDBCTL_VAL or CONFIG_MEM_SIZE
 232 # endif
 233 # if CONFIG_MEM_ADD_WDTH == 8
 234 #  define CONFIG_EBCAW_VAL EBCAW_8
 235 # elif CONFIG_MEM_ADD_WDTH == 9
 236 #  define CONFIG_EBCAW_VAL EBCAW_9
 237 # elif CONFIG_MEM_ADD_WDTH == 10
 238 #  define CONFIG_EBCAW_VAL EBCAW_10
 239 # elif CONFIG_MEM_ADD_WDTH == 11
 240 #  define CONFIG_EBCAW_VAL EBCAW_11
 241 # else
 242 #  error You need to define CONFIG_EBIU_SDBCTL_VAL or CONFIG_MEM_ADD_WDTH
 243 # endif
 244 # define CONFIG_EBIU_SDBCTL_VAL (CONFIG_EBCAW_VAL | CONFIG_EBSZ_VAL | EBE)
 245 #endif
 246 #endif
 247
 248 BOOTROM_CALLED_FUNC_ATTR
 249 void initcode(ADI_BOOT_DATA *bootstruct)
 250 {
 251         /* Save the clock pieces that are used in baud rate calculation */
 252         unsigned int sdivB, divB, vcoB;
 253         serial_init();
 254         if (BFIN_DEBUG_EARLY_SERIAL || CONFIG_BFIN_BOOT_MODE == BFIN_BOOT_UART) {
 255                 sdivB = bfin_read_PLL_DIV() & 0xf;
 256                 vcoB = (bfin_read_PLL_CTL() >> 9) & 0x3f;
 257                 divB = serial_early_get_div();
 258         }
 259
 260 #ifdef CONFIG_HW_WATCHDOG
 261 # ifndef CONFIG_HW_WATCHDOG_TIMEOUT_INITCODE
 262 #  define CONFIG_HW_WATCHDOG_TIMEOUT_INITCODE 20000
 263 # endif
 264         /* Program the watchdog with an initial timeout of ~20 seconds.
 265          * Hopefully that should be long enough to load the u-boot LDR
 266          * (from wherever) and then the common u-boot code can take over.
 267          * In bypass mode, the start.S would have already set a much lower
 268          * timeout, so don't clobber that.
 269          */
 270         if (CONFIG_BFIN_BOOT_MODE != BFIN_BOOT_BYPASS) {
 271                 bfin_write_WDOG_CNT(MSEC_TO_SCLK(CONFIG_HW_WATCHDOG_TIMEOUT_INITCODE));
 272                 bfin_write_WDOG_CTL(0);
 273         }
 274 #endif
 275
 276         serial_putc('S');
 277
 278         /* Blackfin bootroms use the SPI slow read opcode instead of the SPI
 279          * fast read, so we need to slow down the SPI clock a lot more during
 280          * boot.  Once we switch over to u-boot's SPI flash driver, we'll
 281          * increase the speed appropriately.
 282          */
 283         if (CONFIG_BFIN_BOOT_MODE == BFIN_BOOT_SPI_MASTER) {
 284                 if (BOOTROM_SUPPORTS_SPI_FAST_READ && CONFIG_SPI_BAUD_INITBLOCK < 4)
 285                         bootstruct->dFlags |= BFLAG_FASTREAD;
 286                 bfin_write_SPI_BAUD(CONFIG_SPI_BAUD_INITBLOCK);
 287         }
 288
 289         serial_putc('B');
 290
 291         /* Disable all peripheral wakeups except for the PLL event. */
 292 #ifdef SIC_IWR0
 293         bfin_write_SIC_IWR0(1);
 294         bfin_write_SIC_IWR1(0);
 295 # ifdef SIC_IWR2
 296         bfin_write_SIC_IWR2(0);
 297 # endif
 298 #elif defined(SICA_IWR0)
 299         bfin_write_SICA_IWR0(1);
 300         bfin_write_SICA_IWR1(0);
 301 #else
 302         bfin_write_SIC_IWR(1);
 303 #endif
 304
 305         /* With newer bootroms, we use the helper function to set up
 306          * the memory controller.  Older bootroms lacks such helpers
 307          * so we do it ourselves.
 308          */
 309 #define BOOTROM_CAPS_SYSCONTROL 0
 310         if (BOOTROM_CAPS_SYSCONTROL) {
 311                 serial_putc('S');
 312
 313                 ADI_SYSCTRL_VALUES memory_settings;
 314                 uint32_t actions = SYSCTRL_WRITE | SYSCTRL_PLLCTL | SYSCTRL_PLLDIV | SYSCTRL_LOCKCNT;
 315                 if (CONFIG_HAS_VR) {
 316                         actions |= SYSCTRL_VRCTL;
 317                         if (CONFIG_VR_CTL_VAL & FREQ_MASK)
 318                                 actions |= SYSCTRL_INTVOLTAGE;
 319                         else
 320                                 actions |= SYSCTRL_EXTVOLTAGE;
 321                         memory_settings.uwVrCtl = CONFIG_VR_CTL_VAL;
 322                 } else
 323                         actions |= SYSCTRL_EXTVOLTAGE;
 324                 memory_settings.uwPllCtl = CONFIG_PLL_CTL_VAL;
 325                 memory_settings.uwPllDiv = CONFIG_PLL_DIV_VAL;
 326                 memory_settings.uwPllLockCnt = CONFIG_PLL_LOCKCNT_VAL;
 327 #if ANOMALY_05000432
 328                 bfin_write_SIC_IWR1(0);
 329 #endif
 330                 bfrom_SysControl(actions, &memory_settings, NULL);
 331 #if ANOMALY_05000432
 332                 bfin_write_SIC_IWR1(-1);
 333 #endif
 334         } else {
 335                 serial_putc('L');
 336
 337                 bfin_write_PLL_LOCKCNT(CONFIG_PLL_LOCKCNT_VAL);
 338
 339                 serial_putc('A');
 340
 341                 /* Only reprogram when needed to avoid triggering unnecessary
 342                  * PLL relock sequences.
 343                  */
 344                 if (bfin_read_VR_CTL() != CONFIG_VR_CTL_VAL) {
 345                         serial_putc('!');
 346                         bfin_write_VR_CTL(CONFIG_VR_CTL_VAL);
 347                         asm("idle;");
 348                 }
 349
 350                 serial_putc('C');
 351
 352                 bfin_write_PLL_DIV(CONFIG_PLL_DIV_VAL);
 353
 354                 serial_putc('K');
 355
 356                 /* Only reprogram when needed to avoid triggering unnecessary
 357                  * PLL relock sequences.
 358                  */
 359                 if (bfin_read_PLL_CTL() != CONFIG_PLL_CTL_VAL) {
 360                         serial_putc('!');
 361                         bfin_write_PLL_CTL(CONFIG_PLL_CTL_VAL);
 362                         asm("idle;");
 363                 }
 364         }
 365
 366         /* Since we've changed the SCLK above, we may need to update
 367          * the UART divisors (UART baud rates are based on SCLK).
 368          * Do the division by hand as there are no native instructions
 369          * for dividing which means we'd generate a libgcc reference.
 370          */
 371         if (CONFIG_BFIN_BOOT_MODE == BFIN_BOOT_UART) {
 372                 unsigned int sdivR, vcoR;
 373                 sdivR = bfin_read_PLL_DIV() & 0xf;
 374                 vcoR = (bfin_read_PLL_CTL() >> 9) & 0x3f;
 375                 int dividend = sdivB * divB * vcoR;
 376                 int divisor = vcoB * sdivR;
 377                 unsigned int quotient;
 378                 for (quotient = 0; dividend > 0; ++quotient)
 379                         dividend -= divisor;
 380                 serial_early_put_div(quotient - ANOMALY_05000230);
 381         }
 382
 383         serial_putc('F');
 384
 385         /* Program the async banks controller. */
 386         bfin_write_EBIU_AMBCTL0(CONFIG_EBIU_AMBCTL0_VAL);
 387         bfin_write_EBIU_AMBCTL1(CONFIG_EBIU_AMBCTL1_VAL);
 388         bfin_write_EBIU_AMGCTL(CONFIG_EBIU_AMGCTL_VAL);
 389
 390 #ifdef EBIU_MODE
 391         /* Not all parts have these additional MMRs. */
 392         bfin_write_EBIU_MBSCTL(CONFIG_EBIU_MBSCTL_VAL);
 393         bfin_write_EBIU_MODE(CONFIG_EBIU_MODE_VAL);
 394         bfin_write_EBIU_FCTL(CONFIG_EBIU_FCTL_VAL);
 395 #endif
 396
 397         serial_putc('I');
 398
 399         /* Program the external memory controller. */
 400 #ifdef EBIU_RSTCTL
 401         bfin_write_EBIU_RSTCTL(bfin_read_EBIU_RSTCTL() | 0x1 /*DDRSRESET*/ | CONFIG_EBIU_RSTCTL_VAL);
 402         bfin_write_EBIU_DDRCTL0(CONFIG_EBIU_DDRCTL0_VAL);
 403         bfin_write_EBIU_DDRCTL1(CONFIG_EBIU_DDRCTL1_VAL);
 404         bfin_write_EBIU_DDRCTL2(CONFIG_EBIU_DDRCTL2_VAL);
 405 # ifdef CONFIG_EBIU_DDRCTL3_VAL
 406         /* default is disable, so don't need to force this */
 407         bfin_write_EBIU_DDRCTL3(CONFIG_EBIU_DDRCTL3_VAL);
 408 # endif
 409 #else
 410         bfin_write_EBIU_SDRRC(CONFIG_EBIU_SDRRC_VAL);
 411         bfin_write_EBIU_SDBCTL(CONFIG_EBIU_SDBCTL_VAL);
 412         bfin_write_EBIU_SDGCTL(CONFIG_EBIU_SDGCTL_VAL);
 413 #endif
 414
 415         serial_putc('N');
 416
 417         /* Restore all peripheral wakeups. */
 418 #ifdef SIC_IWR0
 419         bfin_write_SIC_IWR0(-1);
 420         bfin_write_SIC_IWR1(-1);
 421 # ifdef SIC_IWR2
 422         bfin_write_SIC_IWR2(-1);
 423 # endif
 424 #elif defined(SICA_IWR0)
 425         bfin_write_SICA_IWR0(-1);
 426         bfin_write_SICA_IWR1(-1);
 427 #else
 428         bfin_write_SIC_IWR(-1);
 429 #endif
 430
 431         /* tell the bootrom where our entry point is */
 432         if (CONFIG_BFIN_BOOT_MODE != BFIN_BOOT_BYPASS)
 433                 bfin_write_EVT1(CONFIG_SYS_MONITOR_BASE);
 434
 435         serial_putc('>');
 436         serial_putc('\n');
 437
 438         serial_deinit();
 439 }