git.sur5r.net Git - u-boot/blob - cpu/mpc83xx/pcie.c

   1 /*
   2  * Copyright (C) 2007-2009  Freescale Semiconductor, Inc.
   3  * Copyright (C) 2008-2009  MontaVista Software, Inc.
   4  *
   5  * Authors: Tony Li <tony.li@freescale.com>
   6  *          Anton Vorontsov <avorontsov@ru.mvista.com>
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <common.h>
  25 #include <pci.h>
  26 #include <mpc83xx.h>
  27 #include <asm/io.h>
  28
  29 DECLARE_GLOBAL_DATA_PTR;
  30
  31 #define PCIE_MAX_BUSES 2
  32
  33 #ifdef CONFIG_83XX_GENERIC_PCIE_REGISTER_HOSES
  34
  35 static int mpc83xx_pcie_remap_cfg(struct pci_controller *hose, pci_dev_t dev)
  36 {
  37         int bus = PCI_BUS(dev) - hose->first_busno;
  38         immap_t *immr = (immap_t *)CONFIG_SYS_IMMR;
  39         pex83xx_t *pex = &immr->pciexp[bus];
  40         struct pex_outbound_window *out_win = &pex->bridge.pex_outbound_win[0];
  41         u8 devfn = PCI_DEV(dev) << 3 | PCI_FUNC(dev);
  42         u32 dev_base = bus << 24 | devfn << 16;
  43
  44         if (hose->indirect_type == INDIRECT_TYPE_NO_PCIE_LINK)
  45                 return -1;
  46         /*
  47          * Workaround for the HW bug: for Type 0 configure transactions the
  48          * PCI-E controller does not check the device number bits and just
  49          * assumes that the device number bits are 0.
  50          */
  51         if (devfn & 0xf8)
  52                 return -1;
  53
  54         out_le32(&out_win->tarl, dev_base);
  55         return 0;
  56 }
  57
  58 #define cfg_read(val, addr, type, op) \
  59         do { *val = op((type)(addr)); } while (0)
  60 #define cfg_write(val, addr, type, op) \
  61         do { op((type *)(addr), (val)); } while (0)
  62
  63 #define PCIE_OP(rw, size, type, op)                                     \
  64 static int pcie_##rw##_config_##size(struct pci_controller *hose,       \
  65                                      pci_dev_t dev, int offset,         \
  66                                      type val)                          \
  67 {                                                                       \
  68         int ret;                                                        \
  69                                                                         \
  70         ret = mpc83xx_pcie_remap_cfg(hose, dev);                        \
  71         if (ret)                                                        \
  72                 return ret;                                             \
  73         cfg_##rw(val, (void *)hose->cfg_addr + offset, type, op);       \
  74         return 0;                                                       \
  75 }
  76
  77 PCIE_OP(read, byte, u8 *, in_8)
  78 PCIE_OP(read, word, u16 *, in_le16)
  79 PCIE_OP(read, dword, u32 *, in_le32)
  80 PCIE_OP(write, byte, u8, out_8)
  81 PCIE_OP(write, word, u16, out_le16)
  82 PCIE_OP(write, dword, u32, out_le32)
  83
  84 static void mpc83xx_pcie_register_hose(int bus, struct pci_region *reg,
  85                                        u8 link)
  86 {
  87         extern void disable_addr_trans(void); /* start.S */
  88         static struct pci_controller pcie_hose[PCIE_MAX_BUSES];
  89         struct pci_controller *hose = &pcie_hose[bus];
  90         int i;
  91
  92         /*
  93          * There are no spare BATs to remap all PCI-E windows for U-Boot, so
  94          * disable translations. In general, this is not great solution, and
  95          * that's why we don't register PCI-E hoses by default.
  96          */
  97         disable_addr_trans();
  98
  99         for (i = 0; i < 2; i++, reg++) {
 100                 if (reg->size == 0)
 101                         break;
 102
 103                 hose->regions[i] = *reg;
 104                 hose->region_count++;
 105         }
 106
 107         i = hose->region_count++;
 108         hose->regions[i].bus_start = 0;
 109         hose->regions[i].phys_start = 0;
 110         hose->regions[i].size = gd->ram_size;
 111         hose->regions[i].flags = PCI_REGION_MEM | PCI_REGION_SYS_MEMORY;
 112
 113         i = hose->region_count++;
 114         hose->regions[i].bus_start = CONFIG_SYS_IMMR;
 115         hose->regions[i].phys_start = CONFIG_SYS_IMMR;
 116         hose->regions[i].size = 0x100000;
 117         hose->regions[i].flags = PCI_REGION_MEM | PCI_REGION_SYS_MEMORY;
 118
 119         hose->first_busno = pci_last_busno() + 1;
 120         hose->last_busno = 0xff;
 121
 122         if (bus == 0)
 123                 hose->cfg_addr = (unsigned int *)CONFIG_SYS_PCIE1_CFG_BASE;
 124         else
 125                 hose->cfg_addr = (unsigned int *)CONFIG_SYS_PCIE2_CFG_BASE;
 126
 127         pci_set_ops(hose,
 128                         pcie_read_config_byte,
 129                         pcie_read_config_word,
 130                         pcie_read_config_dword,
 131                         pcie_write_config_byte,
 132                         pcie_write_config_word,
 133                         pcie_write_config_dword);
 134
 135         if (!link)
 136                 hose->indirect_type = INDIRECT_TYPE_NO_PCIE_LINK;
 137
 138         pci_register_hose(hose);
 139
 140 #ifdef CONFIG_PCI_SCAN_SHOW
 141         printf("PCI:   Bus Dev VenId DevId Class Int\n");
 142 #endif
 143         /*
 144          * Hose scan.
 145          */
 146         hose->last_busno = pci_hose_scan(hose);
 147 }
 148
 149 #else
 150
 151 static void mpc83xx_pcie_register_hose(int bus, struct pci_region *reg,
 152                                        u8 link) {}
 153
 154 #endif /* CONFIG_83XX_GENERIC_PCIE_REGISTER_HOSES */
 155
 156 static void mpc83xx_pcie_init_bus(int bus, struct pci_region *reg)
 157 {
 158         immap_t *immr = (immap_t *)CONFIG_SYS_IMMR;
 159         pex83xx_t *pex = &immr->pciexp[bus];
 160         struct pex_outbound_window *out_win;
 161         struct pex_inbound_window *in_win;
 162         void *hose_cfg_base;
 163         unsigned int ram_sz;
 164         unsigned int barl;
 165         unsigned int tar;
 166         u16 reg16;
 167         int i;
 168
 169         /* Enable pex csb bridge inbound & outbound transactions */
 170         out_le32(&pex->bridge.pex_csb_ctrl,
 171                 in_le32(&pex->bridge.pex_csb_ctrl) | PEX_CSB_CTRL_OBPIOE |
 172                 PEX_CSB_CTRL_IBPIOE);
 173
 174         /* Enable bridge outbound */
 175         out_le32(&pex->bridge.pex_csb_obctrl, PEX_CSB_OBCTRL_PIOE |
 176                 PEX_CSB_OBCTRL_MEMWE | PEX_CSB_OBCTRL_IOWE |
 177                 PEX_CSB_OBCTRL_CFGWE);
 178
 179         out_win = &pex->bridge.pex_outbound_win[0];
 180         if (bus) {
 181                 out_le32(&out_win->ar, PEX_OWAR_EN | PEX_OWAR_TYPE_CFG |
 182                         CONFIG_SYS_PCIE2_CFG_SIZE);
 183                 out_le32(&out_win->bar, CONFIG_SYS_PCIE2_CFG_BASE);
 184         } else {
 185                 out_le32(&out_win->ar, PEX_OWAR_EN | PEX_OWAR_TYPE_CFG |
 186                         CONFIG_SYS_PCIE1_CFG_SIZE);
 187                 out_le32(&out_win->bar, CONFIG_SYS_PCIE1_CFG_BASE);
 188         }
 189         out_le32(&out_win->tarl, 0);
 190         out_le32(&out_win->tarh, 0);
 191
 192         for (i = 0; i < 2; i++, reg++) {
 193                 u32 ar;
 194
 195                 if (reg->size == 0)
 196                         break;
 197
 198                 out_win = &pex->bridge.pex_outbound_win[i + 1];
 199                 out_le32(&out_win->bar, reg->phys_start);
 200                 out_le32(&out_win->tarl, reg->bus_start);
 201                 out_le32(&out_win->tarh, 0);
 202                 ar = PEX_OWAR_EN | (reg->size & PEX_OWAR_SIZE);
 203                 if (reg->flags & PCI_REGION_IO)
 204                         ar |= PEX_OWAR_TYPE_IO;
 205                 else
 206                         ar |= PEX_OWAR_TYPE_MEM;
 207                 out_le32(&out_win->ar, ar);
 208         }
 209
 210         out_le32(&pex->bridge.pex_csb_ibctrl, PEX_CSB_IBCTRL_PIOE);
 211
 212         ram_sz = gd->ram_size;
 213         barl = 0;
 214         tar = 0;
 215         i = 0;
 216         while (ram_sz > 0) {
 217                 in_win = &pex->bridge.pex_inbound_win[i];
 218                 out_le32(&in_win->barl, barl);
 219                 out_le32(&in_win->barh, 0x0);
 220                 out_le32(&in_win->tar, tar);
 221                 if (ram_sz >= 0x10000000) {
 222                         /* The maxium windows size is 256M */
 223                         out_le32(&in_win->ar, PEX_IWAR_EN | PEX_IWAR_NSOV |
 224                                 PEX_IWAR_TYPE_PF | 0x0FFFF000);
 225                         barl += 0x10000000;
 226                         tar += 0x10000000;
 227                         ram_sz -= 0x10000000;
 228                 } else {
 229                         /* The UM  is not clear here.
 230                          * So, round up to even Mb boundary */
 231
 232                         ram_sz = ram_sz >> (20 +
 233                                         ((ram_sz & 0xFFFFF) ? 1 : 0));
 234                         if (!(ram_sz % 2))
 235                                 ram_sz -= 1;
 236                         out_le32(&in_win->ar, PEX_IWAR_EN | PEX_IWAR_NSOV |
 237                                 PEX_IWAR_TYPE_PF | (ram_sz << 20) | 0xFF000);
 238                         ram_sz = 0;
 239                 }
 240                 i++;
 241         }
 242
 243         in_win = &pex->bridge.pex_inbound_win[i];
 244         out_le32(&in_win->barl, CONFIG_SYS_IMMR);
 245         out_le32(&in_win->barh, 0);
 246         out_le32(&in_win->tar, CONFIG_SYS_IMMR);
 247         out_le32(&in_win->ar, PEX_IWAR_EN |
 248                 PEX_IWAR_TYPE_NO_PF | PEX_IWAR_SIZE_1M);
 249
 250         /* Enable the host virtual INTX interrupts */
 251         out_le32(&pex->bridge.pex_int_axi_misc_enb,
 252                 in_le32(&pex->bridge.pex_int_axi_misc_enb) | 0x1E0);
 253
 254         /* Hose configure header is memory-mapped */
 255         hose_cfg_base = (void *)pex;
 256
 257         get_clocks();
 258         /* Configure the PCIE controller core clock ratio */
 259         out_le32(hose_cfg_base + PEX_GCLK_RATIO,
 260                 (((bus ? gd->pciexp2_clk : gd->pciexp1_clk) / 1000000) * 16)
 261                 / 333);
 262         udelay(1000000);
 263
 264         /* Do Type 1 bridge configuration */
 265         out_8(hose_cfg_base + PCI_PRIMARY_BUS, 0);
 266         out_8(hose_cfg_base + PCI_SECONDARY_BUS, 1);
 267         out_8(hose_cfg_base + PCI_SUBORDINATE_BUS, 255);
 268
 269         /*
 270          * Write to Command register
 271          */
 272         reg16 = in_le16(hose_cfg_base + PCI_COMMAND);
 273         reg16 |= PCI_COMMAND_MASTER | PCI_COMMAND_MEMORY | PCI_COMMAND_IO |
 274                         PCI_COMMAND_SERR | PCI_COMMAND_PARITY;
 275         out_le16(hose_cfg_base + PCI_COMMAND, reg16);
 276
 277         /*
 278          * Clear non-reserved bits in status register.
 279          */
 280         out_le16(hose_cfg_base + PCI_STATUS, 0xffff);
 281         out_8(hose_cfg_base + PCI_LATENCY_TIMER, 0x80);
 282         out_8(hose_cfg_base + PCI_CACHE_LINE_SIZE, 0x08);
 283
 284         printf("PCIE%d: ", bus);
 285
 286         reg16 = in_le16(hose_cfg_base + PCI_LTSSM);
 287         if (reg16 >= PCI_LTSSM_L0)
 288                 printf("link\n");
 289         else
 290                 printf("No link\n");
 291
 292         mpc83xx_pcie_register_hose(bus, reg, reg16 >= PCI_LTSSM_L0);
 293 }
 294
 295 /*
 296  * The caller must have already set SCCR, SERDES and the PCIE_LAW BARs
 297  * must have been set to cover all of the requested regions.
 298  */
 299 void mpc83xx_pcie_init(int num_buses, struct pci_region **reg, int warmboot)
 300 {
 301         int i;
 302
 303         /*
 304          * Release PCI RST Output signal.
 305          * Power on to RST high must be at least 100 ms as per PCI spec.
 306          * On warm boots only 1 ms is required.
 307          */
 308         udelay(warmboot ? 1000 : 100000);
 309
 310         for (i = 0; i < num_buses; i++)
 311                 mpc83xx_pcie_init_bus(i, reg[i]);
 312 }