git.sur5r.net Git - u-boot/blob - cpu/mpc85xx/cpu.c

   1 /*
   2  * Copyright 2004,2007,2008 Freescale Semiconductor, Inc.
   3  * (C) Copyright 2002, 2003 Motorola Inc.
   4  * Xianghua Xiao (X.Xiao@motorola.com)
   5  *
   6  * (C) Copyright 2000
   7  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   8  *
   9  * See file CREDITS for list of people who contributed to this
  10  * project.
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  */
  27
  28 #include <common.h>
  29 #include <watchdog.h>
  30 #include <command.h>
  31 #include <asm/cache.h>
  32 #include <asm/io.h>
  33
  34 DECLARE_GLOBAL_DATA_PTR;
  35
  36 struct cpu_type cpu_type_list [] = {
  37         CPU_TYPE_ENTRY(8533, 8533),
  38         CPU_TYPE_ENTRY(8533, 8533_E),
  39         CPU_TYPE_ENTRY(8536, 8536),
  40         CPU_TYPE_ENTRY(8536, 8536_E),
  41         CPU_TYPE_ENTRY(8540, 8540),
  42         CPU_TYPE_ENTRY(8541, 8541),
  43         CPU_TYPE_ENTRY(8541, 8541_E),
  44         CPU_TYPE_ENTRY(8543, 8543),
  45         CPU_TYPE_ENTRY(8543, 8543_E),
  46         CPU_TYPE_ENTRY(8544, 8544),
  47         CPU_TYPE_ENTRY(8544, 8544_E),
  48         CPU_TYPE_ENTRY(8545, 8545),
  49         CPU_TYPE_ENTRY(8545, 8545_E),
  50         CPU_TYPE_ENTRY(8547, 8547_E),
  51         CPU_TYPE_ENTRY(8548, 8548),
  52         CPU_TYPE_ENTRY(8548, 8548_E),
  53         CPU_TYPE_ENTRY(8555, 8555),
  54         CPU_TYPE_ENTRY(8555, 8555_E),
  55         CPU_TYPE_ENTRY(8560, 8560),
  56         CPU_TYPE_ENTRY(8567, 8567),
  57         CPU_TYPE_ENTRY(8567, 8567_E),
  58         CPU_TYPE_ENTRY(8568, 8568),
  59         CPU_TYPE_ENTRY(8568, 8568_E),
  60         CPU_TYPE_ENTRY(8572, 8572),
  61         CPU_TYPE_ENTRY(8572, 8572_E),
  62 };
  63
  64 struct cpu_type *identify_cpu(u32 ver)
  65 {
  66         int i;
  67         for (i = 0; i < ARRAY_SIZE(cpu_type_list); i++)
  68                 if (cpu_type_list[i].soc_ver == ver)
  69                         return &cpu_type_list[i];
  70
  71         return NULL;
  72 }
  73
  74 int checkcpu (void)
  75 {
  76         sys_info_t sysinfo;
  77         uint lcrr;              /* local bus clock ratio register */
  78         uint clkdiv;            /* clock divider portion of lcrr */
  79         uint pvr, svr;
  80         uint fam;
  81         uint ver;
  82         uint major, minor;
  83         struct cpu_type *cpu;
  84 #ifdef CONFIG_DDR_CLK_FREQ
  85         volatile ccsr_gur_t *gur = (void *)(CFG_MPC85xx_GUTS_ADDR);
  86         u32 ddr_ratio = ((gur->porpllsr) & 0x00003e00) >> 9;
  87 #else
  88         u32 ddr_ratio = 0;
  89 #endif
  90
  91         svr = get_svr();
  92         ver = SVR_SOC_VER(svr);
  93         major = SVR_MAJ(svr);
  94 #ifdef CONFIG_MPC8536
  95         major &= 0x7; /* the msb of this nibble is a mfg code */
  96 #endif
  97         minor = SVR_MIN(svr);
  98
  99         puts("CPU:   ");
 100
 101         cpu = identify_cpu(ver);
 102         if (cpu) {
 103                 puts(cpu->name);
 104
 105                 if (IS_E_PROCESSOR(svr))
 106                         puts("E");
 107         } else {
 108                 puts("Unknown");
 109         }
 110
 111         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 112
 113         pvr = get_pvr();
 114         fam = PVR_FAM(pvr);
 115         ver = PVR_VER(pvr);
 116         major = PVR_MAJ(pvr);
 117         minor = PVR_MIN(pvr);
 118
 119         printf("Core:  ");
 120         switch (fam) {
 121         case PVR_FAM(PVR_85xx):
 122             puts("E500");
 123             break;
 124         default:
 125             puts("Unknown");
 126             break;
 127         }
 128         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 129
 130         get_sys_info(&sysinfo);
 131
 132         puts("Clock Configuration:\n");
 133         printf("       CPU:%4lu MHz, ", DIV_ROUND_UP(sysinfo.freqProcessor,1000000));
 134         printf("CCB:%4lu MHz,\n", DIV_ROUND_UP(sysinfo.freqSystemBus,1000000));
 135
 136         switch (ddr_ratio) {
 137         case 0x0:
 138                 printf("       DDR:%4lu MHz (%lu MT/s data rate), ",
 139                 DIV_ROUND_UP(sysinfo.freqDDRBus,2000000), DIV_ROUND_UP(sysinfo.freqDDRBus,1000000));
 140                 break;
 141         case 0x7:
 142                 printf("       DDR:%4lu MHz (%lu MT/s data rate) (Synchronous), ",
 143                 DIV_ROUND_UP(sysinfo.freqDDRBus, 2000000), DIV_ROUND_UP(sysinfo.freqDDRBus, 1000000));
 144                 break;
 145         default:
 146                 printf("       DDR:%4lu MHz (%lu MT/s data rate) (Asynchronous), ",
 147                 DIV_ROUND_UP(sysinfo.freqDDRBus, 2000000), DIV_ROUND_UP(sysinfo.freqDDRBus,1000000));
 148                 break;
 149         }
 150
 151 #if defined(CFG_LBC_LCRR)
 152         lcrr = CFG_LBC_LCRR;
 153 #else
 154         {
 155             volatile ccsr_lbc_t *lbc = (void *)(CFG_MPC85xx_LBC_ADDR);
 156
 157             lcrr = lbc->lcrr;
 158         }
 159 #endif
 160         clkdiv = lcrr & 0x0f;
 161         if (clkdiv == 2 || clkdiv == 4 || clkdiv == 8) {
 162 #if defined(CONFIG_MPC8548) || defined(CONFIG_MPC8544) || \
 163     defined(CONFIG_MPC8572) || defined(CONFIG_MPC8536)
 164                 /*
 165                  * Yes, the entire PQ38 family use the same
 166                  * bit-representation for twice the clock divider values.
 167                  */
 168                  clkdiv *= 2;
 169 #endif
 170                 printf("LBC:%4lu MHz\n",
 171                        DIV_ROUND_UP(sysinfo.freqSystemBus, 1000000) / clkdiv);
 172         } else {
 173                 printf("LBC: unknown (lcrr: 0x%08x)\n", lcrr);
 174         }
 175
 176 #ifdef CONFIG_CPM2
 177         printf("CPM:   %lu Mhz\n", sysinfo.freqSystemBus / 1000000);
 178 #endif
 179
 180         puts("L1:    D-cache 32 kB enabled\n       I-cache 32 kB enabled\n");
 181
 182         return 0;
 183 }
 184
 185
 186 /* ------------------------------------------------------------------------- */
 187
 188 int do_reset (cmd_tbl_t *cmdtp, bd_t *bd, int flag, int argc, char *argv[])
 189 {
 190         uint pvr;
 191         uint ver;
 192         unsigned long val, msr;
 193
 194         pvr = get_pvr();
 195         ver = PVR_VER(pvr);
 196
 197         if (ver & 1){
 198         /* e500 v2 core has reset control register */
 199                 volatile unsigned int * rstcr;
 200                 rstcr = (volatile unsigned int *)(CFG_IMMR + 0xE00B0);
 201                 *rstcr = 0x2;           /* HRESET_REQ */
 202                 udelay(100);
 203         }
 204
 205         /*
 206          * Fallthrough if the code above failed
 207          * Initiate hard reset in debug control register DBCR0
 208          * Make sure MSR[DE] = 1
 209          */
 210
 211         msr = mfmsr ();
 212         msr |= MSR_DE;
 213         mtmsr (msr);
 214
 215         val = mfspr(DBCR0);
 216         val |= 0x70000000;
 217         mtspr(DBCR0,val);
 218
 219         return 1;
 220 }
 221
 222
 223 /*
 224  * Get timebase clock frequency
 225  */
 226 unsigned long get_tbclk (void)
 227 {
 228         return (gd->bus_clk + 4UL)/8UL;
 229 }
 230
 231
 232 #if defined(CONFIG_WATCHDOG)
 233 void
 234 watchdog_reset(void)
 235 {
 236         int re_enable = disable_interrupts();
 237         reset_85xx_watchdog();
 238         if (re_enable) enable_interrupts();
 239 }
 240
 241 void
 242 reset_85xx_watchdog(void)
 243 {
 244         /*
 245          * Clear TSR(WIS) bit by writing 1
 246          */
 247         unsigned long val;
 248         val = mfspr(SPRN_TSR);
 249         val |= TSR_WIS;
 250         mtspr(SPRN_TSR, val);
 251 }
 252 #endif  /* CONFIG_WATCHDOG */
 253
 254 #if defined(CONFIG_DDR_ECC)
 255 void dma_init(void) {
 256         volatile ccsr_dma_t *dma = (void *)(CFG_MPC85xx_DMA_ADDR);
 257
 258         dma->satr0 = 0x02c40000;
 259         dma->datr0 = 0x02c40000;
 260         dma->sr0 = 0xfffffff; /* clear any errors */
 261         asm("sync; isync; msync");
 262         return;
 263 }
 264
 265 uint dma_check(void) {
 266         volatile ccsr_dma_t *dma = (void *)(CFG_MPC85xx_DMA_ADDR);
 267         volatile uint status = dma->sr0;
 268
 269         /* While the channel is busy, spin */
 270         while((status & 4) == 4) {
 271                 status = dma->sr0;
 272         }
 273
 274         /* clear MR0[CS] channel start bit */
 275         dma->mr0 &= 0x00000001;
 276         asm("sync;isync;msync");
 277
 278         if (status != 0) {
 279                 printf ("DMA Error: status = %x\n", status);
 280         }
 281         return status;
 282 }
 283
 284 int dma_xfer(void *dest, uint count, void *src) {
 285         volatile ccsr_dma_t *dma = (void *)(CFG_MPC85xx_DMA_ADDR);
 286
 287         dma->dar0 = (uint) dest;
 288         dma->sar0 = (uint) src;
 289         dma->bcr0 = count;
 290         dma->mr0 = 0xf000004;
 291         asm("sync;isync;msync");
 292         dma->mr0 = 0xf000005;
 293         asm("sync;isync;msync");
 294         return dma_check();
 295 }
 296 #endif
 297 /*
 298  * Configures a UPM. Currently, the loop fields in MxMR (RLF, WLF and TLF)
 299  * are hardcoded as "1"."size" is the number or entries, not a sizeof.
 300  */
 301 void upmconfig (uint upm, uint * table, uint size)
 302 {
 303         int i, mdr, mad, old_mad = 0;
 304         volatile u32 *mxmr;
 305         volatile ccsr_lbc_t *lbc = (void *)(CFG_MPC85xx_LBC_ADDR);
 306         int loopval = 0x00004440;
 307         volatile u32 *brp,*orp;
 308         volatile u8* dummy = NULL;
 309         int upmmask;
 310
 311         switch (upm) {
 312         case UPMA:
 313                 mxmr = &lbc->mamr;
 314                 upmmask = BR_MS_UPMA;
 315                 break;
 316         case UPMB:
 317                 mxmr = &lbc->mbmr;
 318                 upmmask = BR_MS_UPMB;
 319                 break;
 320         case UPMC:
 321                 mxmr = &lbc->mcmr;
 322                 upmmask = BR_MS_UPMC;
 323                 break;
 324         default:
 325                 printf("%s: Bad UPM index %d to configure\n", __FUNCTION__, upm);
 326                 hang();
 327         }
 328
 329         /* Find the address for the dummy write transaction */
 330         for (brp = &lbc->br0, orp = &lbc->or0, i = 0; i < 8;
 331                  i++, brp += 2, orp += 2) {
 332
 333                 /* Look for a valid BR with selected UPM */
 334                 if ((in_be32(brp) & (BR_V | upmmask)) == (BR_V | upmmask)) {
 335                         dummy = (volatile u8*)(in_be32(brp) >> BR_BA_SHIFT);
 336                         break;
 337                 }
 338         }
 339
 340         if (i == 8) {
 341                 printf("Error: %s() could not find matching BR\n", __FUNCTION__);
 342                 hang();
 343         }
 344
 345         for (i = 0; i < size; i++) {
 346                 /* 1 */
 347                 out_be32(mxmr, loopval | 0x10000000 | i); /* OP_WRITE */
 348                 /* 2 */
 349                 out_be32(&lbc->mdr, table[i]);
 350                 /* 3 */
 351                 mdr = in_be32(&lbc->mdr);
 352                 /* 4 */
 353                 *(volatile u8 *)dummy = 0;
 354                 /* 5 */
 355                 do {
 356                         mad = in_be32(mxmr) & 0x3f;
 357                 } while (mad <= old_mad && !(!mad && i == (size-1)));
 358                 old_mad = mad;
 359         }
 360         out_be32(mxmr, loopval); /* OP_NORMAL */
 361 }
 362
 363 #if defined(CONFIG_TSEC_ENET) || defined(CONFIGMPC85XX_FEC)
 364 /* Default initializations for TSEC controllers.  To override,
 365  * create a board-specific function called:
 366  *      int board_eth_init(bd_t *bis)
 367  */
 368
 369 extern int tsec_initialize(bd_t * bis, int index, char *devname);
 370
 371 int cpu_eth_init(bd_t *bis)
 372 {
 373 #if defined(CONFIG_TSEC1)
 374         tsec_initialize(bis, 0, CONFIG_TSEC1_NAME);
 375 #endif
 376 #if defined(CONFIG_TSEC2)
 377         tsec_initialize(bis, 1, CONFIG_TSEC2_NAME);
 378 #endif
 379 #if defined(CONFIG_MPC85XX_FEC)
 380         tsec_initialize(bis, 2, CONFIG_MPC85XX_FEC_NAME);
 381 #else
 382 #if defined(CONFIG_TSEC3)
 383         tsec_initialize(bis, 2, CONFIG_TSEC3_NAME);
 384 #endif
 385 #if defined(CONFIG_TSEC4)
 386         tsec_initialize(bis, 3, CONFIG_TSEC4_NAME);
 387 #endif
 388 #endif
 389         return 0;
 390 }
 391 #endif