]> git.sur5r.net Git - u-boot/blob - cpu/mpc85xx/cpu_init.c
powerpc: Fix bootm to boot up again with a Ramdisk
[u-boot] / cpu / mpc85xx / cpu_init.c
1 /*
2  * Copyright 2007 Freescale Semiconductor.
3  *
4  * (C) Copyright 2003 Motorola Inc.
5  * Modified by Xianghua Xiao, X.Xiao@motorola.com
6  *
7  * (C) Copyright 2000
8  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
9  *
10  * See file CREDITS for list of people who contributed to this
11  * project.
12  *
13  * This program is free software; you can redistribute it and/or
14  * modify it under the terms of the GNU General Public License as
15  * published by the Free Software Foundation; either version 2 of
16  * the License, or (at your option) any later version.
17  *
18  * This program is distributed in the hope that it will be useful,
19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
21  * GNU General Public License for more details.
22  *
23  * You should have received a copy of the GNU General Public License
24  * along with this program; if not, write to the Free Software
25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
26  * MA 02111-1307 USA
27  */
28
29 #include <common.h>
30 #include <watchdog.h>
31 #include <asm/processor.h>
32 #include <ioports.h>
33 #include <asm/io.h>
34 #include <asm/mmu.h>
35 #include <asm/fsl_law.h>
36 #include "mp.h"
37
38 DECLARE_GLOBAL_DATA_PTR;
39
40 #ifdef CONFIG_MPC8536
41 extern void fsl_serdes_init(void);
42 #endif
43
44 #ifdef CONFIG_QE
45 extern qe_iop_conf_t qe_iop_conf_tab[];
46 extern void qe_config_iopin(u8 port, u8 pin, int dir,
47                                 int open_drain, int assign);
48 extern void qe_init(uint qe_base);
49 extern void qe_reset(void);
50
51 static void config_qe_ioports(void)
52 {
53         u8      port, pin;
54         int     dir, open_drain, assign;
55         int     i;
56
57         for (i = 0; qe_iop_conf_tab[i].assign != QE_IOP_TAB_END; i++) {
58                 port            = qe_iop_conf_tab[i].port;
59                 pin             = qe_iop_conf_tab[i].pin;
60                 dir             = qe_iop_conf_tab[i].dir;
61                 open_drain      = qe_iop_conf_tab[i].open_drain;
62                 assign          = qe_iop_conf_tab[i].assign;
63                 qe_config_iopin(port, pin, dir, open_drain, assign);
64         }
65 }
66 #endif
67
68 #ifdef CONFIG_CPM2
69 void config_8560_ioports (volatile ccsr_cpm_t * cpm)
70 {
71         int portnum;
72
73         for (portnum = 0; portnum < 4; portnum++) {
74                 uint pmsk = 0,
75                      ppar = 0,
76                      psor = 0,
77                      pdir = 0,
78                      podr = 0,
79                      pdat = 0;
80                 iop_conf_t *iopc = (iop_conf_t *) & iop_conf_tab[portnum][0];
81                 iop_conf_t *eiopc = iopc + 32;
82                 uint msk = 1;
83
84                 /*
85                  * NOTE:
86                  * index 0 refers to pin 31,
87                  * index 31 refers to pin 0
88                  */
89                 while (iopc < eiopc) {
90                         if (iopc->conf) {
91                                 pmsk |= msk;
92                                 if (iopc->ppar)
93                                         ppar |= msk;
94                                 if (iopc->psor)
95                                         psor |= msk;
96                                 if (iopc->pdir)
97                                         pdir |= msk;
98                                 if (iopc->podr)
99                                         podr |= msk;
100                                 if (iopc->pdat)
101                                         pdat |= msk;
102                         }
103
104                         msk <<= 1;
105                         iopc++;
106                 }
107
108                 if (pmsk != 0) {
109                         volatile ioport_t *iop = ioport_addr (cpm, portnum);
110                         uint tpmsk = ~pmsk;
111
112                         /*
113                          * the (somewhat confused) paragraph at the
114                          * bottom of page 35-5 warns that there might
115                          * be "unknown behaviour" when programming
116                          * PSORx and PDIRx, if PPARx = 1, so I
117                          * decided this meant I had to disable the
118                          * dedicated function first, and enable it
119                          * last.
120                          */
121                         iop->ppar &= tpmsk;
122                         iop->psor = (iop->psor & tpmsk) | psor;
123                         iop->podr = (iop->podr & tpmsk) | podr;
124                         iop->pdat = (iop->pdat & tpmsk) | pdat;
125                         iop->pdir = (iop->pdir & tpmsk) | pdir;
126                         iop->ppar |= ppar;
127                 }
128         }
129 }
130 #endif
131
132 /* We run cpu_init_early_f in AS = 1 */
133 void cpu_init_early_f(void)
134 {
135         set_tlb(0, CFG_CCSRBAR, CFG_CCSRBAR_PHYS,
136                 MAS3_SX|MAS3_SW|MAS3_SR, MAS2_I|MAS2_G,
137                 1, 0, BOOKE_PAGESZ_4K, 0);
138
139         /* set up CCSR if we want it moved */
140 #if (CFG_CCSRBAR_DEFAULT != CFG_CCSRBAR_PHYS)
141         {
142                 u32 temp;
143
144                 set_tlb(0, CFG_CCSRBAR_DEFAULT, CFG_CCSRBAR_DEFAULT,
145                         MAS3_SX|MAS3_SW|MAS3_SR, MAS2_I|MAS2_G,
146                         1, 1, BOOKE_PAGESZ_4K, 0);
147
148                 temp = in_be32((volatile u32 *)CFG_CCSRBAR_DEFAULT);
149                 out_be32((volatile u32 *)CFG_CCSRBAR_DEFAULT, CFG_CCSRBAR_PHYS >> 12);
150
151                 temp = in_be32((volatile u32 *)CFG_CCSRBAR);
152         }
153 #endif
154
155         /* Pointer is writable since we allocated a register for it */
156         gd = (gd_t *) (CFG_INIT_RAM_ADDR + CFG_GBL_DATA_OFFSET);
157
158         /* Clear initial global data */
159         memset ((void *) gd, 0, sizeof (gd_t));
160
161         init_laws();
162         invalidate_tlb(0);
163         init_tlbs();
164 }
165
166 /*
167  * Breathe some life into the CPU...
168  *
169  * Set up the memory map
170  * initialize a bunch of registers
171  */
172
173 void cpu_init_f (void)
174 {
175         volatile ccsr_lbc_t *memctl = (void *)(CFG_MPC85xx_LBC_ADDR);
176         extern void m8560_cpm_reset (void);
177
178         disable_tlb(14);
179         disable_tlb(15);
180
181 #ifdef CONFIG_CPM2
182         config_8560_ioports((ccsr_cpm_t *)CFG_MPC85xx_CPM_ADDR);
183 #endif
184
185         /* Map banks 0 and 1 to the FLASH banks 0 and 1 at preliminary
186          * addresses - these have to be modified later when FLASH size
187          * has been determined
188          */
189 #if defined(CFG_OR0_REMAP)
190         memctl->or0 = CFG_OR0_REMAP;
191 #endif
192 #if defined(CFG_OR1_REMAP)
193         memctl->or1 = CFG_OR1_REMAP;
194 #endif
195
196         /* now restrict to preliminary range */
197         /* if cs1 is already set via debugger, leave cs0/cs1 alone */
198         if (! memctl->br1 & 1) {
199 #if defined(CFG_BR0_PRELIM) && defined(CFG_OR0_PRELIM)
200                 memctl->br0 = CFG_BR0_PRELIM;
201                 memctl->or0 = CFG_OR0_PRELIM;
202 #endif
203
204 #if defined(CFG_BR1_PRELIM) && defined(CFG_OR1_PRELIM)
205                 memctl->or1 = CFG_OR1_PRELIM;
206                 memctl->br1 = CFG_BR1_PRELIM;
207 #endif
208         }
209
210 #if defined(CFG_BR2_PRELIM) && defined(CFG_OR2_PRELIM)
211         memctl->or2 = CFG_OR2_PRELIM;
212         memctl->br2 = CFG_BR2_PRELIM;
213 #endif
214
215 #if defined(CFG_BR3_PRELIM) && defined(CFG_OR3_PRELIM)
216         memctl->or3 = CFG_OR3_PRELIM;
217         memctl->br3 = CFG_BR3_PRELIM;
218 #endif
219
220 #if defined(CFG_BR4_PRELIM) && defined(CFG_OR4_PRELIM)
221         memctl->or4 = CFG_OR4_PRELIM;
222         memctl->br4 = CFG_BR4_PRELIM;
223 #endif
224
225 #if defined(CFG_BR5_PRELIM) && defined(CFG_OR5_PRELIM)
226         memctl->or5 = CFG_OR5_PRELIM;
227         memctl->br5 = CFG_BR5_PRELIM;
228 #endif
229
230 #if defined(CFG_BR6_PRELIM) && defined(CFG_OR6_PRELIM)
231         memctl->or6 = CFG_OR6_PRELIM;
232         memctl->br6 = CFG_BR6_PRELIM;
233 #endif
234
235 #if defined(CFG_BR7_PRELIM) && defined(CFG_OR7_PRELIM)
236         memctl->or7 = CFG_OR7_PRELIM;
237         memctl->br7 = CFG_BR7_PRELIM;
238 #endif
239
240 #if defined(CONFIG_CPM2)
241         m8560_cpm_reset();
242 #endif
243 #ifdef CONFIG_QE
244         /* Config QE ioports */
245         config_qe_ioports();
246 #endif
247 #if defined(CONFIG_MPC8536)
248         fsl_serdes_init();
249 #endif
250
251 }
252
253
254 /*
255  * Initialize L2 as cache.
256  *
257  * The newer 8548, etc, parts have twice as much cache, but
258  * use the same bit-encoding as the older 8555, etc, parts.
259  *
260  */
261
262 int cpu_init_r(void)
263 {
264         puts ("L2:    ");
265
266 #if defined(CONFIG_L2_CACHE)
267         volatile ccsr_l2cache_t *l2cache = (void *)CFG_MPC85xx_L2_ADDR;
268         volatile uint cache_ctl;
269         uint svr, ver;
270         uint l2srbar;
271         u32 l2siz_field;
272
273         svr = get_svr();
274         ver = SVR_SOC_VER(svr);
275
276         asm("msync;isync");
277         cache_ctl = l2cache->l2ctl;
278         l2siz_field = (cache_ctl >> 28) & 0x3;
279
280         switch (l2siz_field) {
281         case 0x0:
282                 printf(" unknown size (0x%08x)\n", cache_ctl);
283                 return -1;
284                 break;
285         case 0x1:
286                 if (ver == SVR_8540 || ver == SVR_8560   ||
287                     ver == SVR_8541 || ver == SVR_8541_E ||
288                     ver == SVR_8555 || ver == SVR_8555_E) {
289                         puts("128 KB ");
290                         /* set L2E=1, L2I=1, & L2BLKSZ=1 (128 Kbyte) */
291                         cache_ctl = 0xc4000000;
292                 } else {
293                         puts("256 KB ");
294                         cache_ctl = 0xc0000000; /* set L2E=1, L2I=1, & L2SRAM=0 */
295                 }
296                 break;
297         case 0x2:
298                 if (ver == SVR_8540 || ver == SVR_8560   ||
299                     ver == SVR_8541 || ver == SVR_8541_E ||
300                     ver == SVR_8555 || ver == SVR_8555_E) {
301                         puts("256 KB ");
302                         /* set L2E=1, L2I=1, & L2BLKSZ=2 (256 Kbyte) */
303                         cache_ctl = 0xc8000000;
304                 } else {
305                         puts ("512 KB ");
306                         /* set L2E=1, L2I=1, & L2SRAM=0 */
307                         cache_ctl = 0xc0000000;
308                 }
309                 break;
310         case 0x3:
311                 puts("1024 KB ");
312                 /* set L2E=1, L2I=1, & L2SRAM=0 */
313                 cache_ctl = 0xc0000000;
314                 break;
315         }
316
317         if (l2cache->l2ctl & 0x80000000) {
318                 puts("already enabled");
319                 l2srbar = l2cache->l2srbar0;
320 #ifdef CFG_INIT_L2_ADDR
321                 if (l2cache->l2ctl & 0x00010000 && l2srbar >= CFG_FLASH_BASE) {
322                         l2srbar = CFG_INIT_L2_ADDR;
323                         l2cache->l2srbar0 = l2srbar;
324                         printf("moving to 0x%08x", CFG_INIT_L2_ADDR);
325                 }
326 #endif /* CFG_INIT_L2_ADDR */
327                 puts("\n");
328         } else {
329                 asm("msync;isync");
330                 l2cache->l2ctl = cache_ctl; /* invalidate & enable */
331                 asm("msync;isync");
332                 puts("enabled\n");
333         }
334 #else
335         puts("disabled\n");
336 #endif
337 #ifdef CONFIG_QE
338         uint qe_base = CFG_IMMR + 0x00080000; /* QE immr base */
339         qe_init(qe_base);
340         qe_reset();
341 #endif
342
343 #if defined(CONFIG_MP)
344         setup_mp();
345 #endif
346         return 0;
347 }