git.sur5r.net Git - u-boot/blob - cpu/mpc85xx/cpu_init.c

   1 /*
   2  * Copyright 2007-2009 Freescale Semiconductor, Inc.
   3  *
   4  * (C) Copyright 2003 Motorola Inc.
   5  * Modified by Xianghua Xiao, X.Xiao@motorola.com
   6  *
   7  * (C) Copyright 2000
   8  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 #include <common.h>
  30 #include <watchdog.h>
  31 #include <asm/processor.h>
  32 #include <ioports.h>
  33 #include <asm/io.h>
  34 #include <asm/mmu.h>
  35 #include <asm/fsl_law.h>
  36 #include "mp.h"
  37
  38 DECLARE_GLOBAL_DATA_PTR;
  39
  40 #ifdef CONFIG_MPC8536
  41 extern void fsl_serdes_init(void);
  42 #endif
  43
  44 #ifdef CONFIG_QE
  45 extern qe_iop_conf_t qe_iop_conf_tab[];
  46 extern void qe_config_iopin(u8 port, u8 pin, int dir,
  47                                 int open_drain, int assign);
  48 extern void qe_init(uint qe_base);
  49 extern void qe_reset(void);
  50
  51 static void config_qe_ioports(void)
  52 {
  53         u8      port, pin;
  54         int     dir, open_drain, assign;
  55         int     i;
  56
  57         for (i = 0; qe_iop_conf_tab[i].assign != QE_IOP_TAB_END; i++) {
  58                 port            = qe_iop_conf_tab[i].port;
  59                 pin             = qe_iop_conf_tab[i].pin;
  60                 dir             = qe_iop_conf_tab[i].dir;
  61                 open_drain      = qe_iop_conf_tab[i].open_drain;
  62                 assign          = qe_iop_conf_tab[i].assign;
  63                 qe_config_iopin(port, pin, dir, open_drain, assign);
  64         }
  65 }
  66 #endif
  67
  68 #ifdef CONFIG_CPM2
  69 void config_8560_ioports (volatile ccsr_cpm_t * cpm)
  70 {
  71         int portnum;
  72
  73         for (portnum = 0; portnum < 4; portnum++) {
  74                 uint pmsk = 0,
  75                      ppar = 0,
  76                      psor = 0,
  77                      pdir = 0,
  78                      podr = 0,
  79                      pdat = 0;
  80                 iop_conf_t *iopc = (iop_conf_t *) & iop_conf_tab[portnum][0];
  81                 iop_conf_t *eiopc = iopc + 32;
  82                 uint msk = 1;
  83
  84                 /*
  85                  * NOTE:
  86                  * index 0 refers to pin 31,
  87                  * index 31 refers to pin 0
  88                  */
  89                 while (iopc < eiopc) {
  90                         if (iopc->conf) {
  91                                 pmsk |= msk;
  92                                 if (iopc->ppar)
  93                                         ppar |= msk;
  94                                 if (iopc->psor)
  95                                         psor |= msk;
  96                                 if (iopc->pdir)
  97                                         pdir |= msk;
  98                                 if (iopc->podr)
  99                                         podr |= msk;
 100                                 if (iopc->pdat)
 101                                         pdat |= msk;
 102                         }
 103
 104                         msk <<= 1;
 105                         iopc++;
 106                 }
 107
 108                 if (pmsk != 0) {
 109                         volatile ioport_t *iop = ioport_addr (cpm, portnum);
 110                         uint tpmsk = ~pmsk;
 111
 112                         /*
 113                          * the (somewhat confused) paragraph at the
 114                          * bottom of page 35-5 warns that there might
 115                          * be "unknown behaviour" when programming
 116                          * PSORx and PDIRx, if PPARx = 1, so I
 117                          * decided this meant I had to disable the
 118                          * dedicated function first, and enable it
 119                          * last.
 120                          */
 121                         iop->ppar &= tpmsk;
 122                         iop->psor = (iop->psor & tpmsk) | psor;
 123                         iop->podr = (iop->podr & tpmsk) | podr;
 124                         iop->pdat = (iop->pdat & tpmsk) | pdat;
 125                         iop->pdir = (iop->pdir & tpmsk) | pdir;
 126                         iop->ppar |= ppar;
 127                 }
 128         }
 129 }
 130 #endif
 131
 132 /*
 133  * Breathe some life into the CPU...
 134  *
 135  * Set up the memory map
 136  * initialize a bunch of registers
 137  */
 138
 139 void cpu_init_f (void)
 140 {
 141         volatile ccsr_lbc_t *memctl = (void *)(CONFIG_SYS_MPC85xx_LBC_ADDR);
 142         extern void m8560_cpm_reset (void);
 143 #ifdef CONFIG_MPC8548
 144         ccsr_local_ecm_t *ecm = (void *)(CONFIG_SYS_MPC85xx_ECM_ADDR);
 145         uint svr = get_svr();
 146
 147         /*
 148          * CPU2 errata workaround: A core hang possible while executing
 149          * a msync instruction and a snoopable transaction from an I/O
 150          * master tagged to make quick forward progress is present.
 151          * Fixed in silicon rev 2.1.
 152          */
 153         if ((SVR_MAJ(svr) == 1) || ((SVR_MAJ(svr) == 2 && SVR_MIN(svr) == 0x0)))
 154                 out_be32(&ecm->eebpcr, in_be32(&ecm->eebpcr) | (1 << 16));
 155 #endif
 156
 157         disable_tlb(14);
 158         disable_tlb(15);
 159
 160 #ifdef CONFIG_CPM2
 161         config_8560_ioports((ccsr_cpm_t *)CONFIG_SYS_MPC85xx_CPM_ADDR);
 162 #endif
 163
 164         /* Map banks 0 and 1 to the FLASH banks 0 and 1 at preliminary
 165          * addresses - these have to be modified later when FLASH size
 166          * has been determined
 167          */
 168 #if defined(CONFIG_SYS_OR0_REMAP)
 169         memctl->or0 = CONFIG_SYS_OR0_REMAP;
 170 #endif
 171 #if defined(CONFIG_SYS_OR1_REMAP)
 172         memctl->or1 = CONFIG_SYS_OR1_REMAP;
 173 #endif
 174
 175         /* now restrict to preliminary range */
 176         /* if cs1 is already set via debugger, leave cs0/cs1 alone */
 177         if (! memctl->br1 & 1) {
 178 #if defined(CONFIG_SYS_BR0_PRELIM) && defined(CONFIG_SYS_OR0_PRELIM)
 179                 memctl->br0 = CONFIG_SYS_BR0_PRELIM;
 180                 memctl->or0 = CONFIG_SYS_OR0_PRELIM;
 181 #endif
 182
 183 #if defined(CONFIG_SYS_BR1_PRELIM) && defined(CONFIG_SYS_OR1_PRELIM)
 184                 memctl->or1 = CONFIG_SYS_OR1_PRELIM;
 185                 memctl->br1 = CONFIG_SYS_BR1_PRELIM;
 186 #endif
 187         }
 188
 189 #if defined(CONFIG_SYS_BR2_PRELIM) && defined(CONFIG_SYS_OR2_PRELIM)
 190         memctl->or2 = CONFIG_SYS_OR2_PRELIM;
 191         memctl->br2 = CONFIG_SYS_BR2_PRELIM;
 192 #endif
 193
 194 #if defined(CONFIG_SYS_BR3_PRELIM) && defined(CONFIG_SYS_OR3_PRELIM)
 195         memctl->or3 = CONFIG_SYS_OR3_PRELIM;
 196         memctl->br3 = CONFIG_SYS_BR3_PRELIM;
 197 #endif
 198
 199 #if defined(CONFIG_SYS_BR4_PRELIM) && defined(CONFIG_SYS_OR4_PRELIM)
 200         memctl->or4 = CONFIG_SYS_OR4_PRELIM;
 201         memctl->br4 = CONFIG_SYS_BR4_PRELIM;
 202 #endif
 203
 204 #if defined(CONFIG_SYS_BR5_PRELIM) && defined(CONFIG_SYS_OR5_PRELIM)
 205         memctl->or5 = CONFIG_SYS_OR5_PRELIM;
 206         memctl->br5 = CONFIG_SYS_BR5_PRELIM;
 207 #endif
 208
 209 #if defined(CONFIG_SYS_BR6_PRELIM) && defined(CONFIG_SYS_OR6_PRELIM)
 210         memctl->or6 = CONFIG_SYS_OR6_PRELIM;
 211         memctl->br6 = CONFIG_SYS_BR6_PRELIM;
 212 #endif
 213
 214 #if defined(CONFIG_SYS_BR7_PRELIM) && defined(CONFIG_SYS_OR7_PRELIM)
 215         memctl->or7 = CONFIG_SYS_OR7_PRELIM;
 216         memctl->br7 = CONFIG_SYS_BR7_PRELIM;
 217 #endif
 218
 219 #if defined(CONFIG_CPM2)
 220         m8560_cpm_reset();
 221 #endif
 222 #ifdef CONFIG_QE
 223         /* Config QE ioports */
 224         config_qe_ioports();
 225 #endif
 226 #if defined(CONFIG_MPC8536)
 227         fsl_serdes_init();
 228 #endif
 229 #if defined(CONFIG_FSL_DMA)
 230         dma_init();
 231 #endif
 232 }
 233
 234
 235 /*
 236  * Initialize L2 as cache.
 237  *
 238  * The newer 8548, etc, parts have twice as much cache, but
 239  * use the same bit-encoding as the older 8555, etc, parts.
 240  *
 241  */
 242
 243 int cpu_init_r(void)
 244 {
 245         puts ("L2:    ");
 246
 247 #if defined(CONFIG_L2_CACHE)
 248         volatile ccsr_l2cache_t *l2cache = (void *)CONFIG_SYS_MPC85xx_L2_ADDR;
 249         volatile uint cache_ctl;
 250         uint svr, ver;
 251         uint l2srbar;
 252         u32 l2siz_field;
 253
 254         svr = get_svr();
 255         ver = SVR_SOC_VER(svr);
 256
 257         asm("msync;isync");
 258         cache_ctl = l2cache->l2ctl;
 259
 260 #if defined(CONFIG_SYS_RAMBOOT) && defined(CONFIG_SYS_INIT_L2_ADDR)
 261         if (cache_ctl & MPC85xx_L2CTL_L2E) {
 262                 /* Clear L2 SRAM memory-mapped base address */
 263                 out_be32(&l2cache->l2srbar0, 0x0);
 264                 out_be32(&l2cache->l2srbar1, 0x0);
 265
 266                 /* set MBECCDIS=0, SBECCDIS=0 */
 267                 clrbits_be32(&l2cache->l2errdis,
 268                                 (MPC85xx_L2ERRDIS_MBECC |
 269                                  MPC85xx_L2ERRDIS_SBECC));
 270
 271                 /* set L2E=0, L2SRAM=0 */
 272                 clrbits_be32(&l2cache->l2ctl,
 273                                 (MPC85xx_L2CTL_L2E |
 274                                  MPC85xx_L2CTL_L2SRAM_ENTIRE));
 275         }
 276 #endif
 277
 278         l2siz_field = (cache_ctl >> 28) & 0x3;
 279
 280         switch (l2siz_field) {
 281         case 0x0:
 282                 printf(" unknown size (0x%08x)\n", cache_ctl);
 283                 return -1;
 284                 break;
 285         case 0x1:
 286                 if (ver == SVR_8540 || ver == SVR_8560   ||
 287                     ver == SVR_8541 || ver == SVR_8541_E ||
 288                     ver == SVR_8555 || ver == SVR_8555_E) {
 289                         puts("128 KB ");
 290                         /* set L2E=1, L2I=1, & L2BLKSZ=1 (128 Kbyte) */
 291                         cache_ctl = 0xc4000000;
 292                 } else {
 293                         puts("256 KB ");
 294                         cache_ctl = 0xc0000000; /* set L2E=1, L2I=1, & L2SRAM=0 */
 295                 }
 296                 break;
 297         case 0x2:
 298                 if (ver == SVR_8540 || ver == SVR_8560   ||
 299                     ver == SVR_8541 || ver == SVR_8541_E ||
 300                     ver == SVR_8555 || ver == SVR_8555_E) {
 301                         puts("256 KB ");
 302                         /* set L2E=1, L2I=1, & L2BLKSZ=2 (256 Kbyte) */
 303                         cache_ctl = 0xc8000000;
 304                 } else {
 305                         puts ("512 KB ");
 306                         /* set L2E=1, L2I=1, & L2SRAM=0 */
 307                         cache_ctl = 0xc0000000;
 308                 }
 309                 break;
 310         case 0x3:
 311                 puts("1024 KB ");
 312                 /* set L2E=1, L2I=1, & L2SRAM=0 */
 313                 cache_ctl = 0xc0000000;
 314                 break;
 315         }
 316
 317         if (l2cache->l2ctl & MPC85xx_L2CTL_L2E) {
 318                 puts("already enabled");
 319                 l2srbar = l2cache->l2srbar0;
 320 #ifdef CONFIG_SYS_INIT_L2_ADDR
 321                 if (l2cache->l2ctl & MPC85xx_L2CTL_L2SRAM_ENTIRE
 322                                 && l2srbar >= CONFIG_SYS_FLASH_BASE) {
 323                         l2srbar = CONFIG_SYS_INIT_L2_ADDR;
 324                         l2cache->l2srbar0 = l2srbar;
 325                         printf("moving to 0x%08x", CONFIG_SYS_INIT_L2_ADDR);
 326                 }
 327 #endif /* CONFIG_SYS_INIT_L2_ADDR */
 328                 puts("\n");
 329         } else {
 330                 asm("msync;isync");
 331                 l2cache->l2ctl = cache_ctl; /* invalidate & enable */
 332                 asm("msync;isync");
 333                 puts("enabled\n");
 334         }
 335 #elif defined(CONFIG_BACKSIDE_L2_CACHE)
 336         u32 l2cfg0 = mfspr(SPRN_L2CFG0);
 337
 338         /* invalidate the L2 cache */
 339         mtspr(SPRN_L2CSR0, (L2CSR0_L2FI|L2CSR0_L2LFC));
 340         while (mfspr(SPRN_L2CSR0) & (L2CSR0_L2FI|L2CSR0_L2LFC))
 341                 ;
 342
 343         /* enable the cache */
 344         mtspr(SPRN_L2CSR0, CONFIG_SYS_INIT_L2CSR0);
 345
 346         if (CONFIG_SYS_INIT_L2CSR0 & L2CSR0_L2E)
 347                 printf("%d KB enabled\n", (l2cfg0 & 0x3fff) * 64);
 348 #else
 349         puts("disabled\n");
 350 #endif
 351 #ifdef CONFIG_QE
 352         uint qe_base = CONFIG_SYS_IMMR + 0x00080000; /* QE immr base */
 353         qe_init(qe_base);
 354         qe_reset();
 355 #endif
 356
 357 #if defined(CONFIG_MP)
 358         setup_mp();
 359 #endif
 360         return 0;
 361 }
 362
 363 extern void setup_ivors(void);
 364
 365 void arch_preboot_os(void)
 366 {
 367         u32 msr;
 368
 369         /*
 370          * We are changing interrupt offsets and are about to boot the OS so
 371          * we need to make sure we disable all async interrupts. EE is already
 372          * disabled by the time we get called.
 373          */
 374         msr = mfmsr();
 375         msr &= ~(MSR_ME|MSR_CE|MSR_DE);
 376         mtmsr(msr);
 377
 378         setup_ivors();
 379 }