git.sur5r.net Git - u-boot/blob - cpu/mpc85xx/start.S

   1 /*
   2  * Copyright 2004, 2007-2009 Freescale Semiconductor.
   3  * Copyright (C) 2003  Motorola,Inc.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /* U-Boot Startup Code for Motorola 85xx PowerPC based Embedded Boards
  25  *
  26  * The processor starts at 0xfffffffc and the code is first executed in the
  27  * last 4K page(0xfffff000-0xffffffff) in flash/rom.
  28  *
  29  */
  30
  31 #include <config.h>
  32 #include <mpc85xx.h>
  33 #include <timestamp.h>
  34 #include <version.h>
  35
  36 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file  */
  37
  38 #include <ppc_asm.tmpl>
  39 #include <ppc_defs.h>
  40
  41 #include <asm/cache.h>
  42 #include <asm/mmu.h>
  43
  44 #ifndef  CONFIG_IDENT_STRING
  45 #define  CONFIG_IDENT_STRING ""
  46 #endif
  47
  48 #undef  MSR_KERNEL
  49 #define MSR_KERNEL ( MSR_ME )   /* Machine Check */
  50
  51 /*
  52  * Set up GOT: Global Offset Table
  53  *
  54  * Use r14 to access the GOT
  55  */
  56         START_GOT
  57         GOT_ENTRY(_GOT2_TABLE_)
  58         GOT_ENTRY(_FIXUP_TABLE_)
  59
  60 #ifndef CONFIG_NAND_SPL
  61         GOT_ENTRY(_start)
  62         GOT_ENTRY(_start_of_vectors)
  63         GOT_ENTRY(_end_of_vectors)
  64         GOT_ENTRY(transfer_to_handler)
  65 #endif
  66
  67         GOT_ENTRY(__init_end)
  68         GOT_ENTRY(_end)
  69         GOT_ENTRY(__bss_start)
  70         END_GOT
  71
  72 /*
  73  * e500 Startup -- after reset only the last 4KB of the effective
  74  * address space is mapped in the MMU L2 TLB1 Entry0. The .bootpg
  75  * section is located at THIS LAST page and basically does three
  76  * things: clear some registers, set up exception tables and
  77  * add more TLB entries for 'larger spaces'(e.g. the boot rom) to
  78  * continue the boot procedure.
  79
  80  * Once the boot rom is mapped by TLB entries we can proceed
  81  * with normal startup.
  82  *
  83  */
  84
  85         .section .bootpg,"ax"
  86         .globl _start_e500
  87
  88 _start_e500:
  89
  90 /* clear registers/arrays not reset by hardware */
  91
  92         /* L1 */
  93         li      r0,2
  94         mtspr   L1CSR0,r0       /* invalidate d-cache */
  95         mtspr   L1CSR1,r0       /* invalidate i-cache */
  96
  97         mfspr   r1,DBSR
  98         mtspr   DBSR,r1         /* Clear all valid bits */
  99
 100         /*
 101          *      Enable L1 Caches early
 102          *
 103          */
 104
 105         lis     r2,L1CSR0_CPE@H /* enable parity */
 106         ori     r2,r2,L1CSR0_DCE
 107         mtspr   L1CSR0,r2       /* enable L1 Dcache */
 108         isync
 109         mtspr   L1CSR1,r2       /* enable L1 Icache */
 110         isync
 111         msync
 112
 113         /* Setup interrupt vectors */
 114         lis     r1,TEXT_BASE@h
 115         mtspr   IVPR,r1
 116
 117         li      r1,0x0100
 118         mtspr   IVOR0,r1        /* 0: Critical input */
 119         li      r1,0x0200
 120         mtspr   IVOR1,r1        /* 1: Machine check */
 121         li      r1,0x0300
 122         mtspr   IVOR2,r1        /* 2: Data storage */
 123         li      r1,0x0400
 124         mtspr   IVOR3,r1        /* 3: Instruction storage */
 125         li      r1,0x0500
 126         mtspr   IVOR4,r1        /* 4: External interrupt */
 127         li      r1,0x0600
 128         mtspr   IVOR5,r1        /* 5: Alignment */
 129         li      r1,0x0700
 130         mtspr   IVOR6,r1        /* 6: Program check */
 131         li      r1,0x0800
 132         mtspr   IVOR7,r1        /* 7: floating point unavailable */
 133         li      r1,0x0900
 134         mtspr   IVOR8,r1        /* 8: System call */
 135         /* 9: Auxiliary processor unavailable(unsupported) */
 136         li      r1,0x0a00
 137         mtspr   IVOR10,r1       /* 10: Decrementer */
 138         li      r1,0x0b00
 139         mtspr   IVOR11,r1       /* 11: Interval timer */
 140         li      r1,0x0c00
 141         mtspr   IVOR12,r1       /* 12: Watchdog timer */
 142         li      r1,0x0d00
 143         mtspr   IVOR13,r1       /* 13: Data TLB error */
 144         li      r1,0x0e00
 145         mtspr   IVOR14,r1       /* 14: Instruction TLB error */
 146         li      r1,0x0f00
 147         mtspr   IVOR15,r1       /* 15: Debug */
 148
 149         /* Clear and set up some registers. */
 150         li      r0,0x0000
 151         lis     r1,0xffff
 152         mtspr   DEC,r0                  /* prevent dec exceptions */
 153         mttbl   r0                      /* prevent fit & wdt exceptions */
 154         mttbu   r0
 155         mtspr   TSR,r1                  /* clear all timer exception status */
 156         mtspr   TCR,r0                  /* disable all */
 157         mtspr   ESR,r0                  /* clear exception syndrome register */
 158         mtspr   MCSR,r0                 /* machine check syndrome register */
 159         mtxer   r0                      /* clear integer exception register */
 160
 161 #ifdef CONFIG_SYS_BOOK3E_HV
 162         mtspr   MAS8,r0                 /* make sure MAS8 is clear */
 163 #endif
 164
 165         /* Enable Time Base and Select Time Base Clock */
 166         lis     r0,HID0_EMCP@h          /* Enable machine check */
 167 #if defined(CONFIG_ENABLE_36BIT_PHYS)
 168         ori     r0,r0,HID0_ENMAS7@l     /* Enable MAS7 */
 169 #endif
 170 #ifndef CONFIG_E500MC
 171         ori     r0,r0,HID0_TBEN@l       /* Enable Timebase */
 172 #endif
 173         mtspr   HID0,r0
 174
 175 #ifndef CONFIG_E500MC
 176         li      r0,(HID1_ASTME|HID1_ABE)@l      /* Addr streaming & broadcast */
 177         mtspr   HID1,r0
 178 #endif
 179
 180         /* Enable Branch Prediction */
 181 #if defined(CONFIG_BTB)
 182         li      r0,0x201                /* BBFI = 1, BPEN = 1 */
 183         mtspr   BUCSR,r0
 184 #endif
 185
 186 #if defined(CONFIG_SYS_INIT_DBCR)
 187         lis     r1,0xffff
 188         ori     r1,r1,0xffff
 189         mtspr   DBSR,r1                 /* Clear all status bits */
 190         lis     r0,CONFIG_SYS_INIT_DBCR@h       /* DBCR0[IDM] must be set */
 191         ori     r0,r0,CONFIG_SYS_INIT_DBCR@l
 192         mtspr   DBCR0,r0
 193 #endif
 194
 195 #ifdef CONFIG_MPC8569
 196 #define CONFIG_SYS_LBC_ADDR (CONFIG_SYS_CCSRBAR_DEFAULT + 0x5000)
 197 #define CONFIG_SYS_LBCR_ADDR (CONFIG_SYS_LBC_ADDR + 0xd0)
 198
 199         /* MPC8569 Rev.0 silcon needs to set bit 13 of LBCR to allow elBC to
 200          * use address space which is more than 12bits, and it must be done in
 201          * the 4K boot page. So we set this bit here.
 202          */
 203
 204         /* create a temp mapping TLB0[0] for LBCR  */
 205         lis     r6,FSL_BOOKE_MAS0(0, 0, 0)@h
 206         ori     r6,r6,FSL_BOOKE_MAS0(0, 0, 0)@l
 207
 208         lis     r7,FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@h
 209         ori     r7,r7,FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@l
 210
 211         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_LBC_ADDR, MAS2_I|MAS2_G)@h
 212         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_LBC_ADDR, MAS2_I|MAS2_G)@l
 213
 214         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_LBC_ADDR, 0,
 215                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@h
 216         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_LBC_ADDR, 0,
 217                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@l
 218
 219         mtspr   MAS0,r6
 220         mtspr   MAS1,r7
 221         mtspr   MAS2,r8
 222         mtspr   MAS3,r9
 223         isync
 224         msync
 225         tlbwe
 226
 227         /* Set LBCR register */
 228         lis     r4,CONFIG_SYS_LBCR_ADDR@h
 229         ori     r4,r4,CONFIG_SYS_LBCR_ADDR@l
 230
 231         lis     r5,CONFIG_SYS_LBC_LBCR@h
 232         ori     r5,r5,CONFIG_SYS_LBC_LBCR@l
 233         stw     r5,0(r4)
 234         isync
 235
 236         /* invalidate this temp TLB */
 237         lis     r4,CONFIG_SYS_LBC_ADDR@h
 238         ori     r4,r4,CONFIG_SYS_LBC_ADDR@l
 239         tlbivax 0,r4
 240         isync
 241
 242 #endif /* CONFIG_MPC8569 */
 243
 244         lis     r6,FSL_BOOKE_MAS0(1, 15, 0)@h
 245         ori     r6,r6,FSL_BOOKE_MAS0(1, 15, 0)@l
 246
 247 #ifndef CONFIG_SYS_RAMBOOT
 248         /* create a temp mapping in AS=1 to the 4M boot window */
 249         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_4M)@h
 250         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_4M)@l
 251
 252         lis     r8,FSL_BOOKE_MAS2(TEXT_BASE & 0xffc00000, (MAS2_I|MAS2_G))@h
 253         ori     r8,r8,FSL_BOOKE_MAS2(TEXT_BASE & 0xffc00000, (MAS2_I|MAS2_G))@l
 254
 255         /* The 85xx has the default boot window 0xff800000 - 0xffffffff */
 256         lis     r9,FSL_BOOKE_MAS3(0xffc00000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 257         ori     r9,r9,FSL_BOOKE_MAS3(0xffc00000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 258 #else
 259         /*
 260          * create a temp mapping in AS=1 to the 1M TEXT_BASE space, the main
 261          * image has been relocated to TEXT_BASE on the second stage.
 262          */
 263         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_1M)@h
 264         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_1M)@l
 265
 266         lis     r8,FSL_BOOKE_MAS2(TEXT_BASE, (MAS2_I|MAS2_G))@h
 267         ori     r8,r8,FSL_BOOKE_MAS2(TEXT_BASE, (MAS2_I|MAS2_G))@l
 268
 269         lis     r9,FSL_BOOKE_MAS3(TEXT_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 270         ori     r9,r9,FSL_BOOKE_MAS3(TEXT_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 271 #endif
 272
 273         mtspr   MAS0,r6
 274         mtspr   MAS1,r7
 275         mtspr   MAS2,r8
 276         mtspr   MAS3,r9
 277         isync
 278         msync
 279         tlbwe
 280
 281         /* create a temp mapping in AS=1 to the stack */
 282         lis     r6,FSL_BOOKE_MAS0(1, 14, 0)@h
 283         ori     r6,r6,FSL_BOOKE_MAS0(1, 14, 0)@l
 284
 285         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_16K)@h
 286         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_16K)@l
 287
 288         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_INIT_RAM_ADDR, 0)@h
 289         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_INIT_RAM_ADDR, 0)@l
 290
 291         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 292         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 293
 294         mtspr   MAS0,r6
 295         mtspr   MAS1,r7
 296         mtspr   MAS2,r8
 297         mtspr   MAS3,r9
 298         isync
 299         msync
 300         tlbwe
 301
 302         lis     r6,MSR_IS|MSR_DS@h
 303         ori     r6,r6,MSR_IS|MSR_DS@l
 304         lis     r7,switch_as@h
 305         ori     r7,r7,switch_as@l
 306
 307         mtspr   SPRN_SRR0,r7
 308         mtspr   SPRN_SRR1,r6
 309         rfi
 310
 311 switch_as:
 312 /* L1 DCache is used for initial RAM */
 313
 314         /* Allocate Initial RAM in data cache.
 315          */
 316         lis     r3,CONFIG_SYS_INIT_RAM_ADDR@h
 317         ori     r3,r3,CONFIG_SYS_INIT_RAM_ADDR@l
 318         mfspr   r2, L1CFG0
 319         andi.   r2, r2, 0x1ff
 320         /* cache size * 1024 / (2 * L1 line size) */
 321         slwi    r2, r2, (10 - 1 - L1_CACHE_SHIFT)
 322         mtctr   r2
 323         li      r0,0
 324 1:
 325         dcbz    r0,r3
 326         dcbtls  0,r0,r3
 327         addi    r3,r3,CONFIG_SYS_CACHELINE_SIZE
 328         bdnz    1b
 329
 330         /* Jump out the last 4K page and continue to 'normal' start */
 331 #ifdef CONFIG_SYS_RAMBOOT
 332         b       _start_cont
 333 #else
 334         /* Calculate absolute address in FLASH and jump there           */
 335         /*--------------------------------------------------------------*/
 336         lis     r3,CONFIG_SYS_MONITOR_BASE@h
 337         ori     r3,r3,CONFIG_SYS_MONITOR_BASE@l
 338         addi    r3,r3,_start_cont - _start + _START_OFFSET
 339         mtlr    r3
 340         blr
 341 #endif
 342
 343         .text
 344         .globl  _start
 345 _start:
 346         .long   0x27051956              /* U-BOOT Magic Number */
 347         .globl  version_string
 348 version_string:
 349         .ascii U_BOOT_VERSION
 350         .ascii " (", U_BOOT_DATE, " - ", U_BOOT_TIME, ")"
 351         .ascii CONFIG_IDENT_STRING, "\0"
 352
 353         .align  4
 354         .globl  _start_cont
 355 _start_cont:
 356         /* Setup the stack in initial RAM,could be L2-as-SRAM or L1 dcache*/
 357         lis     r1,CONFIG_SYS_INIT_RAM_ADDR@h
 358         ori     r1,r1,CONFIG_SYS_INIT_SP_OFFSET@l
 359
 360         li      r0,0
 361         stwu    r0,-4(r1)
 362         stwu    r0,-4(r1)               /* Terminate call chain */
 363
 364         stwu    r1,-8(r1)               /* Save back chain and move SP */
 365         lis     r0,RESET_VECTOR@h       /* Address of reset vector */
 366         ori     r0,r0,RESET_VECTOR@l
 367         stwu    r1,-8(r1)               /* Save back chain and move SP */
 368         stw     r0,+12(r1)              /* Save return addr (underflow vect) */
 369
 370         GET_GOT
 371         bl      cpu_init_early_f
 372
 373         /* switch back to AS = 0 */
 374         lis     r3,(MSR_CE|MSR_ME|MSR_DE)@h
 375         ori     r3,r3,(MSR_CE|MSR_ME|MSR_DE)@l
 376         mtmsr   r3
 377         isync
 378
 379         bl      cpu_init_f
 380         bl      board_init_f
 381         isync
 382
 383 #ifndef CONFIG_NAND_SPL
 384         . = EXC_OFF_SYS_RESET
 385         .globl  _start_of_vectors
 386 _start_of_vectors:
 387
 388 /* Critical input. */
 389         CRIT_EXCEPTION(0x0100, CriticalInput, CritcalInputException)
 390
 391 /* Machine check */
 392         MCK_EXCEPTION(0x200, MachineCheck, MachineCheckException)
 393
 394 /* Data Storage exception. */
 395         STD_EXCEPTION(0x0300, DataStorage, UnknownException)
 396
 397 /* Instruction Storage exception. */
 398         STD_EXCEPTION(0x0400, InstStorage, UnknownException)
 399
 400 /* External Interrupt exception. */
 401         STD_EXCEPTION(0x0500, ExtInterrupt, ExtIntException)
 402
 403 /* Alignment exception. */
 404         . = 0x0600
 405 Alignment:
 406         EXCEPTION_PROLOG(SRR0, SRR1)
 407         mfspr   r4,DAR
 408         stw     r4,_DAR(r21)
 409         mfspr   r5,DSISR
 410         stw     r5,_DSISR(r21)
 411         addi    r3,r1,STACK_FRAME_OVERHEAD
 412         li      r20,MSR_KERNEL
 413         rlwimi  r20,r23,0,16,16         /* copy EE bit from saved MSR */
 414         lwz     r6,GOT(transfer_to_handler)
 415         mtlr    r6
 416         blrl
 417 .L_Alignment:
 418         .long   AlignmentException - _start + _START_OFFSET
 419         .long   int_return - _start + _START_OFFSET
 420
 421 /* Program check exception */
 422         . = 0x0700
 423 ProgramCheck:
 424         EXCEPTION_PROLOG(SRR0, SRR1)
 425         addi    r3,r1,STACK_FRAME_OVERHEAD
 426         li      r20,MSR_KERNEL
 427         rlwimi  r20,r23,0,16,16         /* copy EE bit from saved MSR */
 428         lwz     r6,GOT(transfer_to_handler)
 429         mtlr    r6
 430         blrl
 431 .L_ProgramCheck:
 432         .long   ProgramCheckException - _start + _START_OFFSET
 433         .long   int_return - _start + _START_OFFSET
 434
 435         /* No FPU on MPC85xx.  This exception is not supposed to happen.
 436         */
 437         STD_EXCEPTION(0x0800, FPUnavailable, UnknownException)
 438
 439         . = 0x0900
 440 /*
 441  * r0 - SYSCALL number
 442  * r3-... arguments
 443  */
 444 SystemCall:
 445         addis   r11,r0,0        /* get functions table addr */
 446         ori     r11,r11,0       /* Note: this code is patched in trap_init */
 447         addis   r12,r0,0        /* get number of functions */
 448         ori     r12,r12,0
 449
 450         cmplw   0,r0,r12
 451         bge     1f
 452
 453         rlwinm  r0,r0,2,0,31    /* fn_addr = fn_tbl[r0] */
 454         add     r11,r11,r0
 455         lwz     r11,0(r11)
 456
 457         li      r20,0xd00-4     /* Get stack pointer */
 458         lwz     r12,0(r20)
 459         subi    r12,r12,12      /* Adjust stack pointer */
 460         li      r0,0xc00+_end_back-SystemCall
 461         cmplw   0,r0,r12        /* Check stack overflow */
 462         bgt     1f
 463         stw     r12,0(r20)
 464
 465         mflr    r0
 466         stw     r0,0(r12)
 467         mfspr   r0,SRR0
 468         stw     r0,4(r12)
 469         mfspr   r0,SRR1
 470         stw     r0,8(r12)
 471
 472         li      r12,0xc00+_back-SystemCall
 473         mtlr    r12
 474         mtspr   SRR0,r11
 475
 476 1:      SYNC
 477         rfi
 478 _back:
 479
 480         mfmsr   r11                     /* Disable interrupts */
 481         li      r12,0
 482         ori     r12,r12,MSR_EE
 483         andc    r11,r11,r12
 484         SYNC                            /* Some chip revs need this... */
 485         mtmsr   r11
 486         SYNC
 487
 488         li      r12,0xd00-4             /* restore regs */
 489         lwz     r12,0(r12)
 490
 491         lwz     r11,0(r12)
 492         mtlr    r11
 493         lwz     r11,4(r12)
 494         mtspr   SRR0,r11
 495         lwz     r11,8(r12)
 496         mtspr   SRR1,r11
 497
 498         addi    r12,r12,12              /* Adjust stack pointer */
 499         li      r20,0xd00-4
 500         stw     r12,0(r20)
 501
 502         SYNC
 503         rfi
 504 _end_back:
 505
 506         STD_EXCEPTION(0x0a00, Decrementer, timer_interrupt)
 507         STD_EXCEPTION(0x0b00, IntervalTimer, UnknownException)
 508         STD_EXCEPTION(0x0c00, WatchdogTimer, UnknownException)
 509
 510         STD_EXCEPTION(0x0d00, DataTLBError, UnknownException)
 511         STD_EXCEPTION(0x0e00, InstructionTLBError, UnknownException)
 512
 513         CRIT_EXCEPTION(0x0f00, DebugBreakpoint, DebugException )
 514
 515         .globl  _end_of_vectors
 516 _end_of_vectors:
 517
 518
 519         . = . + (0x100 - ( . & 0xff ))  /* align for debug */
 520
 521 /*
 522  * This code finishes saving the registers to the exception frame
 523  * and jumps to the appropriate handler for the exception.
 524  * Register r21 is pointer into trap frame, r1 has new stack pointer.
 525  */
 526         .globl  transfer_to_handler
 527 transfer_to_handler:
 528         stw     r22,_NIP(r21)
 529         lis     r22,MSR_POW@h
 530         andc    r23,r23,r22
 531         stw     r23,_MSR(r21)
 532         SAVE_GPR(7, r21)
 533         SAVE_4GPRS(8, r21)
 534         SAVE_8GPRS(12, r21)
 535         SAVE_8GPRS(24, r21)
 536
 537         mflr    r23
 538         andi.   r24,r23,0x3f00          /* get vector offset */
 539         stw     r24,TRAP(r21)
 540         li      r22,0
 541         stw     r22,RESULT(r21)
 542         mtspr   SPRG2,r22               /* r1 is now kernel sp */
 543
 544         lwz     r24,0(r23)              /* virtual address of handler */
 545         lwz     r23,4(r23)              /* where to go when done */
 546         mtspr   SRR0,r24
 547         mtspr   SRR1,r20
 548         mtlr    r23
 549         SYNC
 550         rfi                             /* jump to handler, enable MMU */
 551
 552 int_return:
 553         mfmsr   r28             /* Disable interrupts */
 554         li      r4,0
 555         ori     r4,r4,MSR_EE
 556         andc    r28,r28,r4
 557         SYNC                    /* Some chip revs need this... */
 558         mtmsr   r28
 559         SYNC
 560         lwz     r2,_CTR(r1)
 561         lwz     r0,_LINK(r1)
 562         mtctr   r2
 563         mtlr    r0
 564         lwz     r2,_XER(r1)
 565         lwz     r0,_CCR(r1)
 566         mtspr   XER,r2
 567         mtcrf   0xFF,r0
 568         REST_10GPRS(3, r1)
 569         REST_10GPRS(13, r1)
 570         REST_8GPRS(23, r1)
 571         REST_GPR(31, r1)
 572         lwz     r2,_NIP(r1)     /* Restore environment */
 573         lwz     r0,_MSR(r1)
 574         mtspr   SRR0,r2
 575         mtspr   SRR1,r0
 576         lwz     r0,GPR0(r1)
 577         lwz     r2,GPR2(r1)
 578         lwz     r1,GPR1(r1)
 579         SYNC
 580         rfi
 581
 582 crit_return:
 583         mfmsr   r28             /* Disable interrupts */
 584         li      r4,0
 585         ori     r4,r4,MSR_EE
 586         andc    r28,r28,r4
 587         SYNC                    /* Some chip revs need this... */
 588         mtmsr   r28
 589         SYNC
 590         lwz     r2,_CTR(r1)
 591         lwz     r0,_LINK(r1)
 592         mtctr   r2
 593         mtlr    r0
 594         lwz     r2,_XER(r1)
 595         lwz     r0,_CCR(r1)
 596         mtspr   XER,r2
 597         mtcrf   0xFF,r0
 598         REST_10GPRS(3, r1)
 599         REST_10GPRS(13, r1)
 600         REST_8GPRS(23, r1)
 601         REST_GPR(31, r1)
 602         lwz     r2,_NIP(r1)     /* Restore environment */
 603         lwz     r0,_MSR(r1)
 604         mtspr   SPRN_CSRR0,r2
 605         mtspr   SPRN_CSRR1,r0
 606         lwz     r0,GPR0(r1)
 607         lwz     r2,GPR2(r1)
 608         lwz     r1,GPR1(r1)
 609         SYNC
 610         rfci
 611
 612 mck_return:
 613         mfmsr   r28             /* Disable interrupts */
 614         li      r4,0
 615         ori     r4,r4,MSR_EE
 616         andc    r28,r28,r4
 617         SYNC                    /* Some chip revs need this... */
 618         mtmsr   r28
 619         SYNC
 620         lwz     r2,_CTR(r1)
 621         lwz     r0,_LINK(r1)
 622         mtctr   r2
 623         mtlr    r0
 624         lwz     r2,_XER(r1)
 625         lwz     r0,_CCR(r1)
 626         mtspr   XER,r2
 627         mtcrf   0xFF,r0
 628         REST_10GPRS(3, r1)
 629         REST_10GPRS(13, r1)
 630         REST_8GPRS(23, r1)
 631         REST_GPR(31, r1)
 632         lwz     r2,_NIP(r1)     /* Restore environment */
 633         lwz     r0,_MSR(r1)
 634         mtspr   SPRN_MCSRR0,r2
 635         mtspr   SPRN_MCSRR1,r0
 636         lwz     r0,GPR0(r1)
 637         lwz     r2,GPR2(r1)
 638         lwz     r1,GPR1(r1)
 639         SYNC
 640         rfmci
 641
 642 /* Cache functions.
 643 */
 644 .globl invalidate_icache
 645 invalidate_icache:
 646         mfspr   r0,L1CSR1
 647         ori     r0,r0,L1CSR1_ICFI
 648         msync
 649         isync
 650         mtspr   L1CSR1,r0
 651         isync
 652         blr                             /* entire I cache */
 653
 654 .globl invalidate_dcache
 655 invalidate_dcache:
 656         mfspr   r0,L1CSR0
 657         ori     r0,r0,L1CSR0_DCFI
 658         msync
 659         isync
 660         mtspr   L1CSR0,r0
 661         isync
 662         blr
 663
 664         .globl  icache_enable
 665 icache_enable:
 666         mflr    r8
 667         bl      invalidate_icache
 668         mtlr    r8
 669         isync
 670         mfspr   r4,L1CSR1
 671         ori     r4,r4,0x0001
 672         oris    r4,r4,0x0001
 673         mtspr   L1CSR1,r4
 674         isync
 675         blr
 676
 677         .globl  icache_disable
 678 icache_disable:
 679         mfspr   r0,L1CSR1
 680         lis     r3,0
 681         ori     r3,r3,L1CSR1_ICE
 682         andc    r0,r0,r3
 683         mtspr   L1CSR1,r0
 684         isync
 685         blr
 686
 687         .globl  icache_status
 688 icache_status:
 689         mfspr   r3,L1CSR1
 690         andi.   r3,r3,L1CSR1_ICE
 691         blr
 692
 693         .globl  dcache_enable
 694 dcache_enable:
 695         mflr    r8
 696         bl      invalidate_dcache
 697         mtlr    r8
 698         isync
 699         mfspr   r0,L1CSR0
 700         ori     r0,r0,0x0001
 701         oris    r0,r0,0x0001
 702         msync
 703         isync
 704         mtspr   L1CSR0,r0
 705         isync
 706         blr
 707
 708         .globl  dcache_disable
 709 dcache_disable:
 710         mfspr   r3,L1CSR0
 711         lis     r4,0
 712         ori     r4,r4,L1CSR0_DCE
 713         andc    r3,r3,r4
 714         mtspr   L1CSR0,r0
 715         isync
 716         blr
 717
 718         .globl  dcache_status
 719 dcache_status:
 720         mfspr   r3,L1CSR0
 721         andi.   r3,r3,L1CSR0_DCE
 722         blr
 723
 724         .globl get_pir
 725 get_pir:
 726         mfspr   r3,PIR
 727         blr
 728
 729         .globl get_pvr
 730 get_pvr:
 731         mfspr   r3,PVR
 732         blr
 733
 734         .globl get_svr
 735 get_svr:
 736         mfspr   r3,SVR
 737         blr
 738
 739         .globl wr_tcr
 740 wr_tcr:
 741         mtspr   TCR,r3
 742         blr
 743
 744 /*------------------------------------------------------------------------------- */
 745 /* Function:     in8 */
 746 /* Description:  Input 8 bits */
 747 /*------------------------------------------------------------------------------- */
 748         .globl  in8
 749 in8:
 750         lbz     r3,0x0000(r3)
 751         blr
 752
 753 /*------------------------------------------------------------------------------- */
 754 /* Function:     out8 */
 755 /* Description:  Output 8 bits */
 756 /*------------------------------------------------------------------------------- */
 757         .globl  out8
 758 out8:
 759         stb     r4,0x0000(r3)
 760         sync
 761         blr
 762
 763 /*------------------------------------------------------------------------------- */
 764 /* Function:     out16 */
 765 /* Description:  Output 16 bits */
 766 /*------------------------------------------------------------------------------- */
 767         .globl  out16
 768 out16:
 769         sth     r4,0x0000(r3)
 770         sync
 771         blr
 772
 773 /*------------------------------------------------------------------------------- */
 774 /* Function:     out16r */
 775 /* Description:  Byte reverse and output 16 bits */
 776 /*------------------------------------------------------------------------------- */
 777         .globl  out16r
 778 out16r:
 779         sthbrx  r4,r0,r3
 780         sync
 781         blr
 782
 783 /*------------------------------------------------------------------------------- */
 784 /* Function:     out32 */
 785 /* Description:  Output 32 bits */
 786 /*------------------------------------------------------------------------------- */
 787         .globl  out32
 788 out32:
 789         stw     r4,0x0000(r3)
 790         sync
 791         blr
 792
 793 /*------------------------------------------------------------------------------- */
 794 /* Function:     out32r */
 795 /* Description:  Byte reverse and output 32 bits */
 796 /*------------------------------------------------------------------------------- */
 797         .globl  out32r
 798 out32r:
 799         stwbrx  r4,r0,r3
 800         sync
 801         blr
 802
 803 /*------------------------------------------------------------------------------- */
 804 /* Function:     in16 */
 805 /* Description:  Input 16 bits */
 806 /*------------------------------------------------------------------------------- */
 807         .globl  in16
 808 in16:
 809         lhz     r3,0x0000(r3)
 810         blr
 811
 812 /*------------------------------------------------------------------------------- */
 813 /* Function:     in16r */
 814 /* Description:  Input 16 bits and byte reverse */
 815 /*------------------------------------------------------------------------------- */
 816         .globl  in16r
 817 in16r:
 818         lhbrx   r3,r0,r3
 819         blr
 820
 821 /*------------------------------------------------------------------------------- */
 822 /* Function:     in32 */
 823 /* Description:  Input 32 bits */
 824 /*------------------------------------------------------------------------------- */
 825         .globl  in32
 826 in32:
 827         lwz     3,0x0000(3)
 828         blr
 829
 830 /*------------------------------------------------------------------------------- */
 831 /* Function:     in32r */
 832 /* Description:  Input 32 bits and byte reverse */
 833 /*------------------------------------------------------------------------------- */
 834         .globl  in32r
 835 in32r:
 836         lwbrx   r3,r0,r3
 837         blr
 838 #endif  /* !CONFIG_NAND_SPL */
 839
 840 /*------------------------------------------------------------------------------*/
 841
 842 /*
 843  * void write_tlb(mas0, mas1, mas2, mas3, mas7)
 844  */
 845         .globl  write_tlb
 846 write_tlb:
 847         mtspr   MAS0,r3
 848         mtspr   MAS1,r4
 849         mtspr   MAS2,r5
 850         mtspr   MAS3,r6
 851 #ifdef CONFIG_ENABLE_36BIT_PHYS
 852         mtspr   MAS7,r7
 853 #endif
 854         li      r3,0
 855 #ifdef CONFIG_SYS_BOOK3E_HV
 856         mtspr   MAS8,r3
 857 #endif
 858         isync
 859         tlbwe
 860         msync
 861         isync
 862         blr
 863
 864 /*
 865  * void relocate_code (addr_sp, gd, addr_moni)
 866  *
 867  * This "function" does not return, instead it continues in RAM
 868  * after relocating the monitor code.
 869  *
 870  * r3 = dest
 871  * r4 = src
 872  * r5 = length in bytes
 873  * r6 = cachelinesize
 874  */
 875         .globl  relocate_code
 876 relocate_code:
 877         mr      r1,r3           /* Set new stack pointer                */
 878         mr      r9,r4           /* Save copy of Init Data pointer       */
 879         mr      r10,r5          /* Save copy of Destination Address     */
 880
 881         mr      r3,r5                           /* Destination Address  */
 882         lis     r4,CONFIG_SYS_MONITOR_BASE@h            /* Source      Address  */
 883         ori     r4,r4,CONFIG_SYS_MONITOR_BASE@l
 884         lwz     r5,GOT(__init_end)
 885         sub     r5,r5,r4
 886         li      r6,CONFIG_SYS_CACHELINE_SIZE            /* Cache Line Size      */
 887
 888         /*
 889          * Fix GOT pointer:
 890          *
 891          * New GOT-PTR = (old GOT-PTR - CONFIG_SYS_MONITOR_BASE) + Destination Address
 892          *
 893          * Offset:
 894          */
 895         sub     r15,r10,r4
 896
 897         /* First our own GOT */
 898         add     r14,r14,r15
 899         /* the the one used by the C code */
 900         add     r30,r30,r15
 901
 902         /*
 903          * Now relocate code
 904          */
 905
 906         cmplw   cr1,r3,r4
 907         addi    r0,r5,3
 908         srwi.   r0,r0,2
 909         beq     cr1,4f          /* In place copy is not necessary       */
 910         beq     7f              /* Protect against 0 count              */
 911         mtctr   r0
 912         bge     cr1,2f
 913
 914         la      r8,-4(r4)
 915         la      r7,-4(r3)
 916 1:      lwzu    r0,4(r8)
 917         stwu    r0,4(r7)
 918         bdnz    1b
 919         b       4f
 920
 921 2:      slwi    r0,r0,2
 922         add     r8,r4,r0
 923         add     r7,r3,r0
 924 3:      lwzu    r0,-4(r8)
 925         stwu    r0,-4(r7)
 926         bdnz    3b
 927
 928 /*
 929  * Now flush the cache: note that we must start from a cache aligned
 930  * address. Otherwise we might miss one cache line.
 931  */
 932 4:      cmpwi   r6,0
 933         add     r5,r3,r5
 934         beq     7f              /* Always flush prefetch queue in any case */
 935         subi    r0,r6,1
 936         andc    r3,r3,r0
 937         mr      r4,r3
 938 5:      dcbst   0,r4
 939         add     r4,r4,r6
 940         cmplw   r4,r5
 941         blt     5b
 942         sync                    /* Wait for all dcbst to complete on bus */
 943         mr      r4,r3
 944 6:      icbi    0,r4
 945         add     r4,r4,r6
 946         cmplw   r4,r5
 947         blt     6b
 948 7:      sync                    /* Wait for all icbi to complete on bus */
 949         isync
 950
 951         /*
 952          * Re-point the IVPR at RAM
 953          */
 954         mtspr   IVPR,r10
 955
 956 /*
 957  * We are done. Do not return, instead branch to second part of board
 958  * initialization, now running from RAM.
 959  */
 960
 961         addi    r0,r10,in_ram - _start + _START_OFFSET
 962         mtlr    r0
 963         blr                             /* NEVER RETURNS! */
 964         .globl  in_ram
 965 in_ram:
 966
 967         /*
 968          * Relocation Function, r14 point to got2+0x8000
 969          *
 970          * Adjust got2 pointers, no need to check for 0, this code
 971          * already puts a few entries in the table.
 972          */
 973         li      r0,__got2_entries@sectoff@l
 974         la      r3,GOT(_GOT2_TABLE_)
 975         lwz     r11,GOT(_GOT2_TABLE_)
 976         mtctr   r0
 977         sub     r11,r3,r11
 978         addi    r3,r3,-4
 979 1:      lwzu    r0,4(r3)
 980         cmpwi   r0,0
 981         beq-    2f
 982         add     r0,r0,r11
 983         stw     r0,0(r3)
 984 2:      bdnz    1b
 985
 986         /*
 987          * Now adjust the fixups and the pointers to the fixups
 988          * in case we need to move ourselves again.
 989          */
 990         li      r0,__fixup_entries@sectoff@l
 991         lwz     r3,GOT(_FIXUP_TABLE_)
 992         cmpwi   r0,0
 993         mtctr   r0
 994         addi    r3,r3,-4
 995         beq     4f
 996 3:      lwzu    r4,4(r3)
 997         lwzux   r0,r4,r11
 998         add     r0,r0,r11
 999         stw     r10,0(r3)
1000         stw     r0,0(r4)
1001         bdnz    3b
1002 4:
1003 clear_bss:
1004         /*
1005          * Now clear BSS segment
1006          */
1007         lwz     r3,GOT(__bss_start)
1008         lwz     r4,GOT(_end)
1009
1010         cmplw   0,r3,r4
1011         beq     6f
1012
1013         li      r0,0
1014 5:
1015         stw     r0,0(r3)
1016         addi    r3,r3,4
1017         cmplw   0,r3,r4
1018         bne     5b
1019 6:
1020
1021         mr      r3,r9           /* Init Data pointer            */
1022         mr      r4,r10          /* Destination Address          */
1023         bl      board_init_r
1024
1025 #ifndef CONFIG_NAND_SPL
1026         /*
1027          * Copy exception vector code to low memory
1028          *
1029          * r3: dest_addr
1030          * r7: source address, r8: end address, r9: target address
1031          */
1032         .globl  trap_init
1033 trap_init:
1034         lwz     r7,GOT(_start_of_vectors)
1035         lwz     r8,GOT(_end_of_vectors)
1036
1037         li      r9,0x100                /* reset vector always at 0x100 */
1038
1039         cmplw   0,r7,r8
1040         bgelr                           /* return if r7>=r8 - just in case */
1041
1042         mflr    r4                      /* save link register           */
1043 1:
1044         lwz     r0,0(r7)
1045         stw     r0,0(r9)
1046         addi    r7,r7,4
1047         addi    r9,r9,4
1048         cmplw   0,r7,r8
1049         bne     1b
1050
1051         /*
1052          * relocate `hdlr' and `int_return' entries
1053          */
1054         li      r7,.L_CriticalInput - _start + _START_OFFSET
1055         bl      trap_reloc
1056         li      r7,.L_MachineCheck - _start + _START_OFFSET
1057         bl      trap_reloc
1058         li      r7,.L_DataStorage - _start + _START_OFFSET
1059         bl      trap_reloc
1060         li      r7,.L_InstStorage - _start + _START_OFFSET
1061         bl      trap_reloc
1062         li      r7,.L_ExtInterrupt - _start + _START_OFFSET
1063         bl      trap_reloc
1064         li      r7,.L_Alignment - _start + _START_OFFSET
1065         bl      trap_reloc
1066         li      r7,.L_ProgramCheck - _start + _START_OFFSET
1067         bl      trap_reloc
1068         li      r7,.L_FPUnavailable - _start + _START_OFFSET
1069         bl      trap_reloc
1070         li      r7,.L_Decrementer - _start + _START_OFFSET
1071         bl      trap_reloc
1072         li      r7,.L_IntervalTimer - _start + _START_OFFSET
1073         li      r8,_end_of_vectors - _start + _START_OFFSET
1074 2:
1075         bl      trap_reloc
1076         addi    r7,r7,0x100             /* next exception vector        */
1077         cmplw   0,r7,r8
1078         blt     2b
1079
1080         lis     r7,0x0
1081         mtspr   IVPR,r7
1082
1083         mtlr    r4                      /* restore link register        */
1084         blr
1085
1086         /*
1087          * Function: relocate entries for one exception vector
1088          */
1089 trap_reloc:
1090         lwz     r0,0(r7)                /* hdlr ...                     */
1091         add     r0,r0,r3                /*  ... += dest_addr            */
1092         stw     r0,0(r7)
1093
1094         lwz     r0,4(r7)                /* int_return ...               */
1095         add     r0,r0,r3                /*  ... += dest_addr            */
1096         stw     r0,4(r7)
1097
1098         blr
1099
1100 .globl unlock_ram_in_cache
1101 unlock_ram_in_cache:
1102         /* invalidate the INIT_RAM section */
1103         lis     r3,(CONFIG_SYS_INIT_RAM_ADDR & ~(CONFIG_SYS_CACHELINE_SIZE-1))@h
1104         ori     r3,r3,(CONFIG_SYS_INIT_RAM_ADDR & ~(CONFIG_SYS_CACHELINE_SIZE-1))@l
1105         mfspr   r4,L1CFG0
1106         andi.   r4,r4,0x1ff
1107         slwi    r4,r4,(10 - 1 - L1_CACHE_SHIFT)
1108         mtctr   r4
1109 1:      dcbi    r0,r3
1110         addi    r3,r3,CONFIG_SYS_CACHELINE_SIZE
1111         bdnz    1b
1112         sync
1113
1114         /* Invalidate the TLB entries for the cache */
1115         lis     r3,CONFIG_SYS_INIT_RAM_ADDR@h
1116         ori     r3,r3,CONFIG_SYS_INIT_RAM_ADDR@l
1117         tlbivax 0,r3
1118         addi    r3,r3,0x1000
1119         tlbivax 0,r3
1120         addi    r3,r3,0x1000
1121         tlbivax 0,r3
1122         addi    r3,r3,0x1000
1123         tlbivax 0,r3
1124         isync
1125         blr
1126
1127 .globl flush_dcache
1128 flush_dcache:
1129         mfspr   r3,SPRN_L1CFG0
1130
1131         rlwinm  r5,r3,9,3       /* Extract cache block size */
1132         twlgti  r5,1            /* Only 32 and 64 byte cache blocks
1133                                  * are currently defined.
1134                                  */
1135         li      r4,32
1136         subfic  r6,r5,2         /* r6 = log2(1KiB / cache block size) -
1137                                  *      log2(number of ways)
1138                                  */
1139         slw     r5,r4,r5        /* r5 = cache block size */
1140
1141         rlwinm  r7,r3,0,0xff    /* Extract number of KiB in the cache */
1142         mulli   r7,r7,13        /* An 8-way cache will require 13
1143                                  * loads per set.
1144                                  */
1145         slw     r7,r7,r6
1146
1147         /* save off HID0 and set DCFA */
1148         mfspr   r8,SPRN_HID0
1149         ori     r9,r8,HID0_DCFA@l
1150         mtspr   SPRN_HID0,r9
1151         isync
1152
1153         lis     r4,0
1154         mtctr   r7
1155
1156 1:      lwz     r3,0(r4)        /* Load... */
1157         add     r4,r4,r5
1158         bdnz    1b
1159
1160         msync
1161         lis     r4,0
1162         mtctr   r7
1163
1164 1:      dcbf    0,r4            /* ...and flush. */
1165         add     r4,r4,r5
1166         bdnz    1b
1167
1168         /* restore HID0 */
1169         mtspr   SPRN_HID0,r8
1170         isync
1171
1172         blr
1173
1174 .globl setup_ivors
1175 setup_ivors:
1176
1177 #include "fixed_ivor.S"
1178         blr
1179 #endif /* !CONFIG_NAND_SPL */