]> git.sur5r.net Git - u-boot/blob - cpu/mpc8xx/scc.c
Add NAND FLASH support for AMCC Bamboo 440EP eval board
[u-boot] / cpu / mpc8xx / scc.c
1 /*
2  * File:  scc.c
3  * Description:
4  *      Basic ET HW initialization and packet RX/TX routines
5  *
6  * NOTE  <<<IMPORTANT:  PLEASE READ>>>:
7  *     Do not cache Rx/Tx buffers!
8  */
9
10 /*
11  * MPC823 <-> MC68160 Connections:
12  *
13  * Setup MPC823 to work with MC68160 Enhanced Ethernet
14  * Serial Tranceiver as follows:
15  *
16  * MPC823 Signal                MC68160  Comments
17  * ------ ------                -------  --------
18  * PA-12 ETHTX    -------->   TX       Eth. Port Transmit Data
19  * PB-18 E_TENA   -------->   TENA     Eth. Transmit Port Enable
20  * PA-5 ETHTCK    <--------   TCLK     Eth. Port Transmit Clock
21  * PA-13 ETHRX    <--------   RX       Eth. Port Receive Data
22  * PC-8 E_RENA    <--------   RENA     Eth. Receive Enable
23  * PA-6 ETHRCK    <--------   RCLK     Eth. Port Receive Clock
24  * PC-9 E_CLSN    <--------   CLSN     Eth. Port Collision Indication
25  *
26  * FADS Board Signal              MC68160  Comments
27  * -----------------              -------  --------
28  * (BCSR1) ETHEN*     -------->  CS2      Eth. Port Enable
29  * (BSCR4) TPSQEL*    -------->  TPSQEL   Twisted Pair Signal Quality Error Test Enable
30  * (BCSR4) TPFLDL*    -------->  TPFLDL   Twisted Pair Full-Duplex
31  * (BCSR4) ETHLOOP    -------->  LOOP     Eth. Port Diagnostic Loop-Back
32  *
33  */
34
35 #include <common.h>
36 #include <malloc.h>
37 #include <commproc.h>
38 #include <net.h>
39 #include <command.h>
40
41 #if (CONFIG_COMMANDS & CFG_CMD_NET) && defined(SCC_ENET)
42
43 /* Ethernet Transmit and Receive Buffers */
44 #define DBUF_LENGTH  1520
45
46 #define TX_BUF_CNT 2
47
48 #define TOUT_LOOP 10000 /* 10 ms to have a packet sent */
49
50 static char txbuf[DBUF_LENGTH];
51
52 static uint rxIdx;      /* index of the current RX buffer */
53 static uint txIdx;      /* index of the current TX buffer */
54
55 /*
56   * SCC Ethernet Tx and Rx buffer descriptors allocated at the
57   *  immr->udata_bd address on Dual-Port RAM
58   * Provide for Double Buffering
59   */
60
61 typedef volatile struct CommonBufferDescriptor {
62     cbd_t rxbd[PKTBUFSRX];      /* Rx BD */
63     cbd_t txbd[TX_BUF_CNT];     /* Tx BD */
64 } RTXBD;
65
66 static RTXBD *rtx;
67
68 static int scc_send(struct eth_device* dev, volatile void *packet, int length);
69 static int scc_recv(struct eth_device* dev);
70 static int scc_init (struct eth_device* dev, bd_t * bd);
71 static void scc_halt(struct eth_device* dev);
72
73 int scc_initialize(bd_t *bis)
74 {
75         struct eth_device* dev;
76
77         dev = (struct eth_device*) malloc(sizeof *dev);
78         memset(dev, 0, sizeof *dev);
79
80         sprintf(dev->name, "SCC ETHERNET");
81         dev->iobase = 0;
82         dev->priv   = 0;
83         dev->init   = scc_init;
84         dev->halt   = scc_halt;
85         dev->send   = scc_send;
86         dev->recv   = scc_recv;
87
88         eth_register(dev);
89
90         return 1;
91 }
92
93 static int scc_send(struct eth_device* dev, volatile void *packet, int length)
94 {
95         int i, j=0;
96 #if 0
97         volatile char *in, *out;
98 #endif
99
100         /* section 16.9.23.3
101          * Wait for ready
102          */
103 #if 0
104         while (rtx->txbd[txIdx].cbd_sc & BD_ENET_TX_READY);
105         out = (char *)(rtx->txbd[txIdx].cbd_bufaddr);
106         in = packet;
107         for(i = 0; i < length; i++) {
108                 *out++ = *in++;
109         }
110         rtx->txbd[txIdx].cbd_datlen = length;
111         rtx->txbd[txIdx].cbd_sc |= (BD_ENET_TX_READY | BD_ENET_TX_LAST);
112         while (rtx->txbd[txIdx].cbd_sc & BD_ENET_TX_READY) j++;
113
114 #ifdef ET_DEBUG
115         printf("cycles: %d    status: %x\n", j, rtx->txbd[txIdx].cbd_sc);
116 #endif
117         i = (rtx->txbd[txIdx++].cbd_sc & BD_ENET_TX_STATS) /* return only status bits */;
118
119         /* wrap around buffer index when necessary */
120         if (txIdx >= TX_BUF_CNT) txIdx = 0;
121 #endif
122
123         while ((rtx->txbd[txIdx].cbd_sc & BD_ENET_TX_READY) && (j<TOUT_LOOP)) {
124                 udelay (1);     /* will also trigger Wd if needed */
125                 j++;
126         }
127         if (j>=TOUT_LOOP) printf("TX not ready\n");
128         rtx->txbd[txIdx].cbd_bufaddr = (uint)packet;
129         rtx->txbd[txIdx].cbd_datlen = length;
130         rtx->txbd[txIdx].cbd_sc |= (BD_ENET_TX_READY | BD_ENET_TX_LAST |BD_ENET_TX_WRAP);
131         while ((rtx->txbd[txIdx].cbd_sc & BD_ENET_TX_READY) && (j<TOUT_LOOP)) {
132                 udelay (1);     /* will also trigger Wd if needed */
133                 j++;
134         }
135         if (j>=TOUT_LOOP) printf("TX timeout\n");
136 #ifdef ET_DEBUG
137         printf("cycles: %d    status: %x\n", j, rtx->txbd[txIdx].cbd_sc);
138 #endif
139         i = (rtx->txbd[txIdx].cbd_sc & BD_ENET_TX_STATS) /* return only status bits */;
140         return i;
141 }
142
143 static int scc_recv (struct eth_device *dev)
144 {
145         int length;
146
147         for (;;) {
148                 /* section 16.9.23.2 */
149                 if (rtx->rxbd[rxIdx].cbd_sc & BD_ENET_RX_EMPTY) {
150                         length = -1;
151                         break;  /* nothing received - leave for() loop */
152                 }
153
154                 length = rtx->rxbd[rxIdx].cbd_datlen;
155
156                 if (rtx->rxbd[rxIdx].cbd_sc & 0x003f) {
157 #ifdef ET_DEBUG
158                         printf ("err: %x\n", rtx->rxbd[rxIdx].cbd_sc);
159 #endif
160                 } else {
161                         /* Pass the packet up to the protocol layers. */
162                         NetReceive (NetRxPackets[rxIdx], length - 4);
163                 }
164
165
166                 /* Give the buffer back to the SCC. */
167                 rtx->rxbd[rxIdx].cbd_datlen = 0;
168
169                 /* wrap around buffer index when necessary */
170                 if ((rxIdx + 1) >= PKTBUFSRX) {
171                         rtx->rxbd[PKTBUFSRX - 1].cbd_sc =
172                                 (BD_ENET_RX_WRAP | BD_ENET_RX_EMPTY);
173                         rxIdx = 0;
174                 } else {
175                         rtx->rxbd[rxIdx].cbd_sc = BD_ENET_RX_EMPTY;
176                         rxIdx++;
177                 }
178         }
179         return length;
180 }
181
182 /**************************************************************
183   *
184   * SCC Ethernet Initialization Routine
185   *
186   *************************************************************/
187
188 static int scc_init (struct eth_device *dev, bd_t * bis)
189 {
190
191         int i;
192         scc_enet_t *pram_ptr;
193
194         volatile immap_t *immr = (immap_t *) CFG_IMMR;
195
196 #if defined(CONFIG_LWMON)
197         reset_phy();
198 #endif
199
200 #ifdef CONFIG_FADS
201 #if defined(CONFIG_MPC86xADS) || defined(CONFIG_MPC860T)
202         /* The MPC86xADS/FADS860T don't use the MODEM_EN or DATA_VOICE signals. */
203         *((uint *) BCSR4) &= ~BCSR4_ETHLOOP;
204         *((uint *) BCSR4) |= BCSR4_TFPLDL | BCSR4_TPSQEL;
205         *((uint *) BCSR1) &= ~BCSR1_ETHEN;
206 #else
207         *((uint *) BCSR4) &= ~(BCSR4_ETHLOOP | BCSR4_MODEM_EN);
208         *((uint *) BCSR4) |= BCSR4_TFPLDL | BCSR4_TPSQEL | BCSR4_DATA_VOICE;
209         *((uint *) BCSR1) &= ~BCSR1_ETHEN;
210 #endif
211 #endif
212
213         pram_ptr = (scc_enet_t *) & (immr->im_cpm.cp_dparam[PROFF_ENET]);
214
215         rxIdx = 0;
216         txIdx = 0;
217
218 #ifdef CFG_ALLOC_DPRAM
219         rtx = (RTXBD *) (immr->im_cpm.cp_dpmem +
220                          dpram_alloc_align (sizeof (RTXBD), 8));
221 #else
222         rtx = (RTXBD *) (immr->im_cpm.cp_dpmem + CPM_SCC_BASE);
223 #endif /* 0 */
224
225 #if (defined(PA_ENET_RXD) && defined(PA_ENET_TXD))
226         /* Configure port A pins for Txd and Rxd.
227          */
228         immr->im_ioport.iop_papar |= (PA_ENET_RXD | PA_ENET_TXD);
229         immr->im_ioport.iop_padir &= ~(PA_ENET_RXD | PA_ENET_TXD);
230         immr->im_ioport.iop_paodr &= ~PA_ENET_TXD;
231 #elif (defined(PB_ENET_RXD) && defined(PB_ENET_TXD))
232         /* Configure port B pins for Txd and Rxd.
233          */
234         immr->im_cpm.cp_pbpar |= (PB_ENET_RXD | PB_ENET_TXD);
235         immr->im_cpm.cp_pbdir &= ~(PB_ENET_RXD | PB_ENET_TXD);
236         immr->im_cpm.cp_pbodr &= ~PB_ENET_TXD;
237 #else
238 #error Configuration Error: exactly ONE of PA_ENET_[RT]XD, PB_ENET_[RT]XD must be defined
239 #endif
240
241 #if defined(PC_ENET_LBK)
242         /* Configure port C pins to disable External Loopback
243          */
244         immr->im_ioport.iop_pcpar &= ~PC_ENET_LBK;
245         immr->im_ioport.iop_pcdir |= PC_ENET_LBK;
246         immr->im_ioport.iop_pcso &= ~PC_ENET_LBK;
247         immr->im_ioport.iop_pcdat &= ~PC_ENET_LBK;      /* Disable Loopback */
248 #endif /* PC_ENET_LBK */
249
250         /* Configure port C pins to enable CLSN and RENA.
251          */
252         immr->im_ioport.iop_pcpar &= ~(PC_ENET_CLSN | PC_ENET_RENA);
253         immr->im_ioport.iop_pcdir &= ~(PC_ENET_CLSN | PC_ENET_RENA);
254         immr->im_ioport.iop_pcso |= (PC_ENET_CLSN | PC_ENET_RENA);
255
256         /* Configure port A for TCLK and RCLK.
257          */
258         immr->im_ioport.iop_papar |= (PA_ENET_TCLK | PA_ENET_RCLK);
259         immr->im_ioport.iop_padir &= ~(PA_ENET_TCLK | PA_ENET_RCLK);
260
261         /*
262          * Configure Serial Interface clock routing -- see section 16.7.5.3
263          * First, clear all SCC bits to zero, then set the ones we want.
264          */
265
266         immr->im_cpm.cp_sicr &= ~SICR_ENET_MASK;
267         immr->im_cpm.cp_sicr |= SICR_ENET_CLKRT;
268
269
270         /*
271          * Initialize SDCR -- see section 16.9.23.7
272          * SDMA configuration register
273          */
274         immr->im_siu_conf.sc_sdcr = 0x01;
275
276
277         /*
278          * Setup SCC Ethernet Parameter RAM
279          */
280
281         pram_ptr->sen_genscc.scc_rfcr = 0x18;   /* Normal Operation and Mot byte ordering */
282         pram_ptr->sen_genscc.scc_tfcr = 0x18;   /* Mot byte ordering, Normal access */
283
284         pram_ptr->sen_genscc.scc_mrblr = DBUF_LENGTH;   /* max. ET package len 1520 */
285
286         pram_ptr->sen_genscc.scc_rbase = (unsigned int) (&rtx->rxbd[0]);        /* Set RXBD tbl start at Dual Port */
287         pram_ptr->sen_genscc.scc_tbase = (unsigned int) (&rtx->txbd[0]);        /* Set TXBD tbl start at Dual Port */
288
289         /*
290          * Setup Receiver Buffer Descriptors (13.14.24.18)
291          * Settings:
292          *     Empty, Wrap
293          */
294
295         for (i = 0; i < PKTBUFSRX; i++) {
296                 rtx->rxbd[i].cbd_sc = BD_ENET_RX_EMPTY;
297                 rtx->rxbd[i].cbd_datlen = 0;    /* Reset */
298                 rtx->rxbd[i].cbd_bufaddr = (uint) NetRxPackets[i];
299         }
300
301         rtx->rxbd[PKTBUFSRX - 1].cbd_sc |= BD_ENET_RX_WRAP;
302
303         /*
304          * Setup Ethernet Transmitter Buffer Descriptors (13.14.24.19)
305          * Settings:
306          *    Add PADs to Short FRAMES, Wrap, Last, Tx CRC
307          */
308
309         for (i = 0; i < TX_BUF_CNT; i++) {
310                 rtx->txbd[i].cbd_sc =
311                         (BD_ENET_TX_PAD | BD_ENET_TX_LAST | BD_ENET_TX_TC);
312                 rtx->txbd[i].cbd_datlen = 0;    /* Reset */
313                 rtx->txbd[i].cbd_bufaddr = (uint) (&txbuf[0]);
314         }
315
316         rtx->txbd[TX_BUF_CNT - 1].cbd_sc |= BD_ENET_TX_WRAP;
317
318         /*
319          * Enter Command:  Initialize Rx Params for SCC
320          */
321
322         do {                    /* Spin until ready to issue command    */
323                 __asm__ ("eieio");
324         } while (immr->im_cpm.cp_cpcr & CPM_CR_FLG);
325         /* Issue command */
326         immr->im_cpm.cp_cpcr =
327                 ((CPM_CR_INIT_RX << 8) | (CPM_CR_ENET << 4) | CPM_CR_FLG);
328         do {                    /* Spin until command processed         */
329                 __asm__ ("eieio");
330         } while (immr->im_cpm.cp_cpcr & CPM_CR_FLG);
331
332         /*
333          * Ethernet Specific Parameter RAM
334          *     see table 13-16, pg. 660,
335          *     pg. 681 (example with suggested settings)
336          */
337
338         pram_ptr->sen_cpres = ~(0x0);   /* Preset CRC */
339         pram_ptr->sen_cmask = 0xdebb20e3;       /* Constant Mask for CRC */
340         pram_ptr->sen_crcec = 0x0;      /* Error Counter CRC (unused) */
341         pram_ptr->sen_alec = 0x0;       /* Alignment Error Counter (unused) */
342         pram_ptr->sen_disfc = 0x0;      /* Discard Frame Counter (unused) */
343         pram_ptr->sen_pads = 0x8888;    /* Short Frame PAD Characters */
344
345         pram_ptr->sen_retlim = 15;      /* Retry Limit Threshold */
346         pram_ptr->sen_maxflr = 1518;    /* MAX Frame Length Register */
347         pram_ptr->sen_minflr = 64;      /* MIN Frame Length Register */
348
349         pram_ptr->sen_maxd1 = DBUF_LENGTH;      /* MAX DMA1 Length Register */
350         pram_ptr->sen_maxd2 = DBUF_LENGTH;      /* MAX DMA2 Length Register */
351
352         pram_ptr->sen_gaddr1 = 0x0;     /* Group Address Filter 1 (unused) */
353         pram_ptr->sen_gaddr2 = 0x0;     /* Group Address Filter 2 (unused) */
354         pram_ptr->sen_gaddr3 = 0x0;     /* Group Address Filter 3 (unused) */
355         pram_ptr->sen_gaddr4 = 0x0;     /* Group Address Filter 4 (unused) */
356
357 #define ea eth_get_dev()->enetaddr
358         pram_ptr->sen_paddrh = (ea[5] << 8) + ea[4];
359         pram_ptr->sen_paddrm = (ea[3] << 8) + ea[2];
360         pram_ptr->sen_paddrl = (ea[1] << 8) + ea[0];
361 #undef ea
362
363         pram_ptr->sen_pper = 0x0;       /* Persistence (unused) */
364         pram_ptr->sen_iaddr1 = 0x0;     /* Individual Address Filter 1 (unused) */
365         pram_ptr->sen_iaddr2 = 0x0;     /* Individual Address Filter 2 (unused) */
366         pram_ptr->sen_iaddr3 = 0x0;     /* Individual Address Filter 3 (unused) */
367         pram_ptr->sen_iaddr4 = 0x0;     /* Individual Address Filter 4 (unused) */
368         pram_ptr->sen_taddrh = 0x0;     /* Tmp Address (MSB) (unused) */
369         pram_ptr->sen_taddrm = 0x0;     /* Tmp Address (unused) */
370         pram_ptr->sen_taddrl = 0x0;     /* Tmp Address (LSB) (unused) */
371
372         /*
373          * Enter Command:  Initialize Tx Params for SCC
374          */
375
376         do {                    /* Spin until ready to issue command    */
377                 __asm__ ("eieio");
378         } while (immr->im_cpm.cp_cpcr & CPM_CR_FLG);
379         /* Issue command */
380         immr->im_cpm.cp_cpcr =
381                 ((CPM_CR_INIT_TX << 8) | (CPM_CR_ENET << 4) | CPM_CR_FLG);
382         do {                    /* Spin until command processed         */
383                 __asm__ ("eieio");
384         } while (immr->im_cpm.cp_cpcr & CPM_CR_FLG);
385
386         /*
387          * Mask all Events in SCCM - we use polling mode
388          */
389         immr->im_cpm.cp_scc[SCC_ENET].scc_sccm = 0;
390
391         /*
392          * Clear Events in SCCE -- Clear bits by writing 1's
393          */
394
395         immr->im_cpm.cp_scc[SCC_ENET].scc_scce = ~(0x0);
396
397
398         /*
399          * Initialize GSMR High 32-Bits
400          * Settings:  Normal Mode
401          */
402
403         immr->im_cpm.cp_scc[SCC_ENET].scc_gsmrh = 0;
404
405         /*
406          * Initialize GSMR Low 32-Bits, but do not Enable Transmit/Receive
407          * Settings:
408          *     TCI = Invert
409          *     TPL =  48 bits
410          *     TPP = Repeating 10's
411          *     MODE = Ethernet
412          */
413
414         immr->im_cpm.cp_scc[SCC_ENET].scc_gsmrl = (SCC_GSMRL_TCI |
415                                                    SCC_GSMRL_TPL_48 |
416                                                    SCC_GSMRL_TPP_10 |
417                                                    SCC_GSMRL_MODE_ENET);
418
419         /*
420          * Initialize the DSR -- see section 13.14.4 (pg. 513) v0.4
421          */
422
423         immr->im_cpm.cp_scc[SCC_ENET].scc_dsr = 0xd555;
424
425         /*
426          * Initialize the PSMR
427          * Settings:
428          *  CRC = 32-Bit CCITT
429          *  NIB = Begin searching for SFD 22 bits after RENA
430          *  FDE = Full Duplex Enable
431          *  LPB = Loopback Enable (Needed when FDE is set)
432          *  BRO = Reject broadcast packets
433          *  PROMISCOUS = Catch all packets regardless of dest. MAC adress
434          */
435         immr->im_cpm.cp_scc[SCC_ENET].scc_psmr = SCC_PSMR_ENCRC |
436                 SCC_PSMR_NIB22 |
437 #if defined(CONFIG_SCC_ENET_FULL_DUPLEX)
438                 SCC_PSMR_FDE | SCC_PSMR_LPB |
439 #endif
440 #if defined(CONFIG_SCC_ENET_NO_BROADCAST)
441                 SCC_PSMR_BRO |
442 #endif
443 #if defined(CONFIG_SCC_ENET_PROMISCOUS)
444                 SCC_PSMR_PRO |
445 #endif
446                 0;
447
448         /*
449          * Configure Ethernet TENA Signal
450          */
451
452 #if (defined(PC_ENET_TENA) && !defined(PB_ENET_TENA))
453         immr->im_ioport.iop_pcpar |= PC_ENET_TENA;
454         immr->im_ioport.iop_pcdir &= ~PC_ENET_TENA;
455 #elif (defined(PB_ENET_TENA) && !defined(PC_ENET_TENA))
456         immr->im_cpm.cp_pbpar |= PB_ENET_TENA;
457         immr->im_cpm.cp_pbdir |= PB_ENET_TENA;
458 #else
459 #error Configuration Error: exactly ONE of PB_ENET_TENA, PC_ENET_TENA must be defined
460 #endif
461
462 #if defined(CONFIG_ADS) && defined(CONFIG_MPC860)
463         /*
464          * Port C is used to control the PHY,MC68160.
465          */
466         immr->im_ioport.iop_pcdir |=
467                 (PC_ENET_ETHLOOP | PC_ENET_TPFLDL | PC_ENET_TPSQEL);
468
469         immr->im_ioport.iop_pcdat |= PC_ENET_TPFLDL;
470         immr->im_ioport.iop_pcdat &= ~(PC_ENET_ETHLOOP | PC_ENET_TPSQEL);
471         *((uint *) BCSR1) &= ~BCSR1_ETHEN;
472 #endif /* MPC860ADS */
473
474 #if defined(CONFIG_AMX860)
475         /*
476          * Port B is used to control the PHY,MC68160.
477          */
478         immr->im_cpm.cp_pbdir |=
479                 (PB_ENET_ETHLOOP | PB_ENET_TPFLDL | PB_ENET_TPSQEL);
480
481         immr->im_cpm.cp_pbdat |= PB_ENET_TPFLDL;
482         immr->im_cpm.cp_pbdat &= ~(PB_ENET_ETHLOOP | PB_ENET_TPSQEL);
483
484         immr->im_ioport.iop_pddir |= PD_ENET_ETH_EN;
485         immr->im_ioport.iop_pddat &= ~PD_ENET_ETH_EN;
486 #endif /* AMX860 */
487
488 #ifdef CONFIG_RPXCLASSIC
489         *((uchar *) BCSR0) &= ~BCSR0_ETHLPBK;
490         *((uchar *) BCSR0) |= (BCSR0_ETHEN | BCSR0_COLTEST | BCSR0_FULLDPLX);
491 #endif
492
493 #ifdef CONFIG_RPXLITE
494         *((uchar *) BCSR0) |= BCSR0_ETHEN;
495 #endif
496
497 #if defined(CONFIG_QS860T)
498         /*
499          * PB27=FDE-, set output low for full duplex
500          * PB26=Link Test Enable, normally high output
501          */
502         immr->im_cpm.cp_pbdir |= 0x00000030;
503         immr->im_cpm.cp_pbdat |= 0x00000020;
504         immr->im_cpm.cp_pbdat &= ~0x00000010;
505 #endif /* QS860T */
506
507 #ifdef CONFIG_MBX
508         board_ether_init ();
509 #endif
510
511 #if defined(CONFIG_NETVIA)
512 #if defined(PA_ENET_PDN)
513         immr->im_ioport.iop_papar &= ~PA_ENET_PDN;
514         immr->im_ioport.iop_padir |= PA_ENET_PDN;
515         immr->im_ioport.iop_padat |= PA_ENET_PDN;
516 #elif defined(PB_ENET_PDN)
517         immr->im_cpm.cp_pbpar &= ~PB_ENET_PDN;
518         immr->im_cpm.cp_pbdir |= PB_ENET_PDN;
519         immr->im_cpm.cp_pbdat |= PB_ENET_PDN;
520 #elif defined(PC_ENET_PDN)
521         immr->im_ioport.iop_pcpar &= ~PC_ENET_PDN;
522         immr->im_ioport.iop_pcdir |= PC_ENET_PDN;
523         immr->im_ioport.iop_pcdat |= PC_ENET_PDN;
524 #elif defined(PD_ENET_PDN)
525         immr->im_ioport.iop_pdpar &= ~PD_ENET_PDN;
526         immr->im_ioport.iop_pddir |= PD_ENET_PDN;
527         immr->im_ioport.iop_pddat |= PD_ENET_PDN;
528 #endif
529 #endif
530
531         /*
532          * Set the ENT/ENR bits in the GSMR Low -- Enable Transmit/Receive
533          */
534
535         immr->im_cpm.cp_scc[SCC_ENET].scc_gsmrl |=
536                 (SCC_GSMRL_ENR | SCC_GSMRL_ENT);
537
538         /*
539          * Work around transmit problem with first eth packet
540          */
541 #if defined (CONFIG_FADS)
542         udelay (10000);         /* wait 10 ms */
543 #elif defined (CONFIG_AMX860) || defined(CONFIG_RPXCLASSIC)
544         udelay (100000);        /* wait 100 ms */
545 #endif
546
547         return 1;
548 }
549
550
551 static void scc_halt (struct eth_device *dev)
552 {
553         volatile immap_t *immr = (immap_t *) CFG_IMMR;
554
555         immr->im_cpm.cp_scc[SCC_ENET].scc_gsmrl &=
556                 ~(SCC_GSMRL_ENR | SCC_GSMRL_ENT);
557
558         immr->im_ioport.iop_pcso  &=  ~(PC_ENET_CLSN | PC_ENET_RENA);
559 }
560
561 #if 0
562 void restart (void)
563 {
564         volatile immap_t *immr = (immap_t *) CFG_IMMR;
565
566         immr->im_cpm.cp_scc[SCC_ENET].scc_gsmrl |=
567                 (SCC_GSMRL_ENR | SCC_GSMRL_ENT);
568 }
569 #endif
570 #endif  /* CFG_CMD_NET, SCC_ENET */