git.sur5r.net Git - u-boot/blob - cpu/mpc8xx/scc.c

   1 /*
   2  * File:  scc.c
   3  * Description:
   4  *      Basic ET HW initialization and packet RX/TX routines
   5  *
   6  * NOTE  <<<IMPORTANT:  PLEASE READ>>>:
   7  *     Do not cache Rx/Tx buffers!
   8  */
   9
  10 /*
  11  * MPC823 <-> MC68160 Connections:
  12  *
  13  * Setup MPC823 to work with MC68160 Enhanced Ethernet
  14  * Serial Tranceiver as follows:
  15  *
  16  * MPC823 Signal                MC68160  Comments
  17  * ------ ------                -------  --------
  18  * PA-12 ETHTX    -------->   TX       Eth. Port Transmit Data
  19  * PB-18 E_TENA   -------->   TENA     Eth. Transmit Port Enable
  20  * PA-5 ETHTCK    <--------   TCLK     Eth. Port Transmit Clock
  21  * PA-13 ETHRX    <--------   RX       Eth. Port Receive Data
  22  * PC-8 E_RENA    <--------   RENA     Eth. Receive Enable
  23  * PA-6 ETHRCK    <--------   RCLK     Eth. Port Receive Clock
  24  * PC-9 E_CLSN    <--------   CLSN     Eth. Port Collision Indication
  25  *
  26  * FADS Board Signal              MC68160  Comments
  27  * -----------------              -------  --------
  28  * (BCSR1) ETHEN*     -------->  CS2      Eth. Port Enable
  29  * (BSCR4) TPSQEL*    -------->  TPSQEL   Twisted Pair Signal Quality Error Test Enable
  30  * (BCSR4) TPFLDL*    -------->  TPFLDL   Twisted Pair Full-Duplex
  31  * (BCSR4) ETHLOOP    -------->  LOOP     Eth. Port Diagnostic Loop-Back
  32  *
  33  */
  34
  35 #include <common.h>
  36 #include <malloc.h>
  37 #include <commproc.h>
  38 #include <net.h>
  39 #include <command.h>
  40
  41 #if (CONFIG_COMMANDS & CFG_CMD_NET) && defined(SCC_ENET)
  42
  43 /* Ethernet Transmit and Receive Buffers */
  44 #define DBUF_LENGTH  1520
  45
  46 #define TX_BUF_CNT 2
  47
  48 #define TOUT_LOOP 100
  49
  50 static char txbuf[DBUF_LENGTH];
  51
  52 static uint rxIdx;      /* index of the current RX buffer */
  53 static uint txIdx;      /* index of the current TX buffer */
  54
  55 /*
  56   * SCC Ethernet Tx and Rx buffer descriptors allocated at the
  57   *  immr->udata_bd address on Dual-Port RAM
  58   * Provide for Double Buffering
  59   */
  60
  61 typedef volatile struct CommonBufferDescriptor {
  62     cbd_t rxbd[PKTBUFSRX];      /* Rx BD */
  63     cbd_t txbd[TX_BUF_CNT];     /* Tx BD */
  64 } RTXBD;
  65
  66 static RTXBD *rtx;
  67
  68 static int scc_send(struct eth_device* dev, volatile void *packet, int length);
  69 static int scc_recv(struct eth_device* dev);
  70 static int scc_init (struct eth_device* dev, bd_t * bd);
  71 static void scc_halt(struct eth_device* dev);
  72
  73 int scc_initialize(bd_t *bis)
  74 {
  75         struct eth_device* dev;
  76
  77         dev = (struct eth_device*) malloc(sizeof *dev);
  78
  79         sprintf(dev->name, "SCC ETHERNET");
  80         dev->iobase = 0;
  81         dev->priv   = 0;
  82         dev->init   = scc_init;
  83         dev->halt   = scc_halt;
  84         dev->send   = scc_send;
  85         dev->recv   = scc_recv;
  86
  87         eth_register(dev);
  88
  89         return 1;
  90 }
  91
  92 static int scc_send(struct eth_device* dev, volatile void *packet, int length)
  93 {
  94         int i, j=0;
  95 #if 0
  96         volatile char *in, *out;
  97 #endif
  98
  99         /* section 16.9.23.3
 100          * Wait for ready
 101          */
 102 #if 0
 103         while (rtx->txbd[txIdx].cbd_sc & BD_ENET_TX_READY);
 104         out = (char *)(rtx->txbd[txIdx].cbd_bufaddr);
 105         in = packet;
 106         for(i = 0; i < length; i++) {
 107                 *out++ = *in++;
 108         }
 109         rtx->txbd[txIdx].cbd_datlen = length;
 110         rtx->txbd[txIdx].cbd_sc |= (BD_ENET_TX_READY | BD_ENET_TX_LAST);
 111         while (rtx->txbd[txIdx].cbd_sc & BD_ENET_TX_READY) j++;
 112
 113 #ifdef ET_DEBUG
 114         printf("cycles: %d    status: %x\n", j, rtx->txbd[txIdx].cbd_sc);
 115 #endif
 116         i = (rtx->txbd[txIdx++].cbd_sc & BD_ENET_TX_STATS) /* return only status bits */;
 117
 118         /* wrap around buffer index when necessary */
 119         if (txIdx >= TX_BUF_CNT) txIdx = 0;
 120 #endif
 121
 122         while ((rtx->txbd[txIdx].cbd_sc & BD_ENET_TX_READY) && (j<TOUT_LOOP)) {
 123                 udelay (1);     /* will also trigger Wd if needed */
 124                 j++;
 125         }
 126         if (j>=TOUT_LOOP) printf("TX not ready\n");
 127         rtx->txbd[txIdx].cbd_bufaddr = (uint)packet;
 128         rtx->txbd[txIdx].cbd_datlen = length;
 129         rtx->txbd[txIdx].cbd_sc |= (BD_ENET_TX_READY | BD_ENET_TX_LAST |BD_ENET_TX_WRAP);
 130         while ((rtx->txbd[txIdx].cbd_sc & BD_ENET_TX_READY) && (j<TOUT_LOOP)) {
 131                 udelay (1);     /* will also trigger Wd if needed */
 132                 j++;
 133         }
 134         if (j>=TOUT_LOOP) printf("TX timeout\n");
 135 #ifdef ET_DEBUG
 136         printf("cycles: %d    status: %x\n", j, rtx->txbd[txIdx].cbd_sc);
 137 #endif
 138         i = (rtx->txbd[txIdx].cbd_sc & BD_ENET_TX_STATS) /* return only status bits */;
 139         return i;
 140 }
 141
 142 static int scc_recv(struct eth_device* dev)
 143 {
 144         int length;
 145
 146    for (;;) {
 147         /* section 16.9.23.2 */
 148         if (rtx->rxbd[rxIdx].cbd_sc & BD_ENET_RX_EMPTY) {
 149                 length = -1;
 150                 break;     /* nothing received - leave for() loop */
 151         }
 152
 153         length = rtx->rxbd[rxIdx].cbd_datlen;
 154
 155         if (rtx->rxbd[rxIdx].cbd_sc & 0x003f) {
 156 #ifdef ET_DEBUG
 157                 printf("err: %x\n", rtx->rxbd[rxIdx].cbd_sc);
 158 #endif
 159         } else {
 160                 /* Pass the packet up to the protocol layers. */
 161                 NetReceive(NetRxPackets[rxIdx], length - 4);
 162         }
 163
 164
 165         /* Give the buffer back to the SCC. */
 166         rtx->rxbd[rxIdx].cbd_datlen = 0;
 167
 168         /* wrap around buffer index when necessary */
 169         if ((rxIdx + 1) >= PKTBUFSRX) {
 170            rtx->rxbd[PKTBUFSRX - 1].cbd_sc = (BD_ENET_RX_WRAP | BD_ENET_RX_EMPTY);
 171            rxIdx = 0;
 172         } else {
 173            rtx->rxbd[rxIdx].cbd_sc = BD_ENET_RX_EMPTY;
 174            rxIdx++;
 175         }
 176    }
 177    return length;
 178 }
 179
 180 /**************************************************************
 181   *
 182   * SCC Ethernet Initialization Routine
 183   *
 184   *************************************************************/
 185
 186 static int scc_init(struct eth_device* dev, bd_t *bis)
 187 {
 188
 189     int i;
 190     scc_enet_t *pram_ptr;
 191
 192     volatile immap_t *immr = (immap_t *)CFG_IMMR;
 193
 194 #if defined(CONFIG_FADS)
 195 #if defined(CONFIG_MPC860T)
 196     /* The FADS860T doesn't use the MODEM_EN or DATA_VOICE signals.     */
 197     *((uint *) BCSR4) &= ~BCSR4_ETHLOOP;
 198     *((uint *) BCSR4) |= BCSR4_TFPLDL|BCSR4_TPSQEL;
 199     *((uint *) BCSR1) &= ~BCSR1_ETHEN;
 200 #else
 201     *((uint *) BCSR4) &= ~(BCSR4_ETHLOOP|BCSR4_MODEM_EN);
 202     *((uint *) BCSR4) |= BCSR4_TFPLDL|BCSR4_TPSQEL|BCSR4_DATA_VOICE;
 203     *((uint *) BCSR1) &= ~BCSR1_ETHEN;
 204 #endif
 205 #endif
 206
 207     pram_ptr = (scc_enet_t *)&(immr->im_cpm.cp_dparam[PROFF_ENET]);
 208
 209     rxIdx = 0;
 210     txIdx = 0;
 211
 212 #ifdef CFG_ALLOC_DPRAM
 213     rtx = (RTXBD *) (immr->im_cpm.cp_dpmem +
 214                      dpram_alloc_align(sizeof(RTXBD), 8));
 215 #else
 216     rtx = (RTXBD *) (immr->im_cpm.cp_dpmem + CPM_SCC_BASE);
 217 #endif  /* 0 */
 218
 219 #if (defined(PA_ENET_RXD) && defined(PA_ENET_TXD))
 220     /* Configure port A pins for Txd and Rxd.
 221     */
 222     immr->im_ioport.iop_papar |=  (PA_ENET_RXD | PA_ENET_TXD);
 223     immr->im_ioport.iop_padir &= ~(PA_ENET_RXD | PA_ENET_TXD);
 224     immr->im_ioport.iop_paodr &=                ~PA_ENET_TXD;
 225 #elif (defined(PB_ENET_RXD) && defined(PB_ENET_TXD))
 226     /* Configure port B pins for Txd and Rxd.
 227     */
 228     immr->im_cpm.cp_pbpar |=  (PB_ENET_RXD | PB_ENET_TXD);
 229     immr->im_cpm.cp_pbdir &= ~(PB_ENET_RXD | PB_ENET_TXD);
 230     immr->im_cpm.cp_pbodr &=                ~PB_ENET_TXD;
 231 #else
 232 #error Configuration Error: exactly ONE of PA_ENET_[RT]XD, PB_ENET_[RT]XD must be defined
 233 #endif
 234
 235 #if defined(PC_ENET_LBK)
 236     /* Configure port C pins to disable External Loopback
 237      */
 238     immr->im_ioport.iop_pcpar &= ~PC_ENET_LBK;
 239     immr->im_ioport.iop_pcdir |=  PC_ENET_LBK;
 240     immr->im_ioport.iop_pcso  &= ~PC_ENET_LBK;
 241     immr->im_ioport.iop_pcdat &= ~PC_ENET_LBK; /* Disable Loopback */
 242 #endif  /* PC_ENET_LBK */
 243
 244     /* Configure port C pins to enable CLSN and RENA.
 245     */
 246     immr->im_ioport.iop_pcpar &= ~(PC_ENET_CLSN | PC_ENET_RENA);
 247     immr->im_ioport.iop_pcdir &= ~(PC_ENET_CLSN | PC_ENET_RENA);
 248     immr->im_ioport.iop_pcso  |=  (PC_ENET_CLSN | PC_ENET_RENA);
 249
 250     /* Configure port A for TCLK and RCLK.
 251     */
 252     immr->im_ioport.iop_papar |=  (PA_ENET_TCLK | PA_ENET_RCLK);
 253     immr->im_ioport.iop_padir &= ~(PA_ENET_TCLK | PA_ENET_RCLK);
 254
 255     /*
 256      * Configure Serial Interface clock routing -- see section 16.7.5.3
 257      * First, clear all SCC bits to zero, then set the ones we want.
 258      */
 259
 260     immr->im_cpm.cp_sicr &= ~SICR_ENET_MASK;
 261     immr->im_cpm.cp_sicr |= SICR_ENET_CLKRT;
 262
 263
 264     /*
 265      * Initialize SDCR -- see section 16.9.23.7
 266      * SDMA configuration register
 267      */
 268     immr->im_siu_conf.sc_sdcr = 0x01;
 269
 270
 271     /*
 272      * Setup SCC Ethernet Parameter RAM
 273      */
 274
 275     pram_ptr->sen_genscc.scc_rfcr = 0x18;  /* Normal Operation and Mot byte ordering */
 276     pram_ptr->sen_genscc.scc_tfcr = 0x18;  /* Mot byte ordering, Normal access */
 277
 278     pram_ptr->sen_genscc.scc_mrblr = DBUF_LENGTH;       /* max. ET package len 1520 */
 279
 280     pram_ptr->sen_genscc.scc_rbase = (unsigned int)(&rtx->rxbd[0]);      /* Set RXBD tbl start at Dual Port */
 281     pram_ptr->sen_genscc.scc_tbase = (unsigned int)(&rtx->txbd[0]);      /* Set TXBD tbl start at Dual Port */
 282
 283     /*
 284      * Setup Receiver Buffer Descriptors (13.14.24.18)
 285      * Settings:
 286      *     Empty, Wrap
 287      */
 288
 289     for (i = 0; i < PKTBUFSRX; i++)
 290     {
 291       rtx->rxbd[i].cbd_sc = BD_ENET_RX_EMPTY;
 292       rtx->rxbd[i].cbd_datlen = 0;                                 /* Reset */
 293       rtx->rxbd[i].cbd_bufaddr = (uint)NetRxPackets[i];
 294     }
 295
 296     rtx->rxbd[PKTBUFSRX - 1].cbd_sc |= BD_ENET_RX_WRAP;
 297
 298     /*
 299      * Setup Ethernet Transmitter Buffer Descriptors (13.14.24.19)
 300      * Settings:
 301      *    Add PADs to Short FRAMES, Wrap, Last, Tx CRC
 302      */
 303
 304     for (i = 0; i < TX_BUF_CNT; i++)
 305     {
 306       rtx->txbd[i].cbd_sc = (BD_ENET_TX_PAD | BD_ENET_TX_LAST | BD_ENET_TX_TC);
 307       rtx->txbd[i].cbd_datlen = 0;                                 /* Reset */
 308       rtx->txbd[i].cbd_bufaddr = (uint) (&txbuf[0]);
 309     }
 310
 311     rtx->txbd[TX_BUF_CNT - 1].cbd_sc |= BD_ENET_TX_WRAP;
 312
 313     /*
 314      * Enter Command:  Initialize Rx Params for SCC
 315      */
 316
 317     do {                                /* Spin until ready to issue command    */
 318         __asm__ ("eieio");
 319     } while (immr->im_cpm.cp_cpcr & CPM_CR_FLG);
 320     /* Issue command */
 321     immr->im_cpm.cp_cpcr = ((CPM_CR_INIT_RX << 8) | (CPM_CR_ENET << 4) | CPM_CR_FLG);
 322     do {                                /* Spin until command processed         */
 323         __asm__ ("eieio");
 324     } while (immr->im_cpm.cp_cpcr & CPM_CR_FLG);
 325
 326     /*
 327      * Ethernet Specific Parameter RAM
 328      *     see table 13-16, pg. 660,
 329      *     pg. 681 (example with suggested settings)
 330      */
 331
 332     pram_ptr->sen_cpres  = ~(0x0);      /* Preset CRC */
 333     pram_ptr->sen_cmask  = 0xdebb20e3;  /* Constant Mask for CRC */
 334     pram_ptr->sen_crcec  = 0x0;         /* Error Counter CRC (unused) */
 335     pram_ptr->sen_alec   = 0x0;         /* Alignment Error Counter (unused) */
 336     pram_ptr->sen_disfc  = 0x0;         /* Discard Frame Counter (unused) */
 337     pram_ptr->sen_pads   = 0x8888;      /* Short Frame PAD Characters */
 338
 339     pram_ptr->sen_retlim = 15;          /* Retry Limit Threshold */
 340     pram_ptr->sen_maxflr = 1518;        /* MAX Frame Length Register */
 341     pram_ptr->sen_minflr = 64;          /* MIN Frame Length Register */
 342
 343     pram_ptr->sen_maxd1  = DBUF_LENGTH; /* MAX DMA1 Length Register */
 344     pram_ptr->sen_maxd2  = DBUF_LENGTH; /* MAX DMA2 Length Register */
 345
 346     pram_ptr->sen_gaddr1 = 0x0;         /* Group Address Filter 1 (unused) */
 347     pram_ptr->sen_gaddr2 = 0x0;         /* Group Address Filter 2 (unused) */
 348     pram_ptr->sen_gaddr3 = 0x0;         /* Group Address Filter 3 (unused) */
 349     pram_ptr->sen_gaddr4 = 0x0;         /* Group Address Filter 4 (unused) */
 350
 351 #define ea eth_get_dev()->enetaddr
 352     pram_ptr->sen_paddrh = (ea[5] << 8) + ea[4];
 353     pram_ptr->sen_paddrm = (ea[3] << 8) + ea[2];
 354     pram_ptr->sen_paddrl = (ea[1] << 8) + ea[0];
 355 #undef ea
 356
 357     pram_ptr->sen_pper   = 0x0;         /* Persistence (unused) */
 358     pram_ptr->sen_iaddr1 = 0x0;         /* Individual Address Filter 1 (unused) */
 359     pram_ptr->sen_iaddr2 = 0x0;         /* Individual Address Filter 2 (unused) */
 360     pram_ptr->sen_iaddr3 = 0x0;         /* Individual Address Filter 3 (unused) */
 361     pram_ptr->sen_iaddr4 = 0x0;         /* Individual Address Filter 4 (unused) */
 362     pram_ptr->sen_taddrh = 0x0;         /* Tmp Address (MSB) (unused) */
 363     pram_ptr->sen_taddrm = 0x0;         /* Tmp Address (unused) */
 364     pram_ptr->sen_taddrl = 0x0;         /* Tmp Address (LSB) (unused) */
 365
 366     /*
 367      * Enter Command:  Initialize Tx Params for SCC
 368      */
 369
 370     do {                                /* Spin until ready to issue command    */
 371         __asm__ ("eieio");
 372     } while (immr->im_cpm.cp_cpcr & CPM_CR_FLG);
 373     /* Issue command */
 374     immr->im_cpm.cp_cpcr = ((CPM_CR_INIT_TX << 8) | (CPM_CR_ENET << 4) | CPM_CR_FLG);
 375     do {                                /* Spin until command processed         */
 376         __asm__ ("eieio");
 377     } while (immr->im_cpm.cp_cpcr & CPM_CR_FLG);
 378
 379     /*
 380      * Mask all Events in SCCM - we use polling mode
 381      */
 382     immr->im_cpm.cp_scc[SCC_ENET].scc_sccm = 0;
 383
 384     /*
 385      * Clear Events in SCCE -- Clear bits by writing 1's
 386      */
 387
 388     immr->im_cpm.cp_scc[SCC_ENET].scc_scce = ~(0x0);
 389
 390
 391     /*
 392      * Initialize GSMR High 32-Bits
 393      * Settings:  Normal Mode
 394      */
 395
 396     immr->im_cpm.cp_scc[SCC_ENET].scc_gsmrh = 0;
 397
 398     /*
 399      * Initialize GSMR Low 32-Bits, but do not Enable Transmit/Receive
 400      * Settings:
 401      *     TCI = Invert
 402      *     TPL =  48 bits
 403      *     TPP = Repeating 10's
 404      *     MODE = Ethernet
 405      */
 406
 407     immr->im_cpm.cp_scc[SCC_ENET].scc_gsmrl = ( SCC_GSMRL_TCI    |      \
 408                                                 SCC_GSMRL_TPL_48 |      \
 409                                                 SCC_GSMRL_TPP_10 |      \
 410                                                 SCC_GSMRL_MODE_ENET);
 411
 412     /*
 413      * Initialize the DSR -- see section 13.14.4 (pg. 513) v0.4
 414      */
 415
 416     immr->im_cpm.cp_scc[SCC_ENET].scc_dsr = 0xd555;
 417
 418     /*
 419      * Initialize the PSMR
 420      * Settings:
 421      *  CRC = 32-Bit CCITT
 422      *  NIB = Begin searching for SFD 22 bits after RENA
 423      *  FDE = Full Duplex Enable
 424      *  LPB = Loopback Enable (Needed when FDE is set)
 425      *  BRO = Reject broadcast packets
 426      *  PROMISCOUS = Catch all packets regardless of dest. MAC adress
 427      */
 428     immr->im_cpm.cp_scc[SCC_ENET].scc_psmr  =   SCC_PSMR_ENCRC  |
 429                                                 SCC_PSMR_NIB22  |
 430 #if defined(CONFIG_SCC_ENET_FULL_DUPLEX)
 431                                                 SCC_PSMR_FDE    |
 432                                                 SCC_PSMR_LPB    |
 433 #endif
 434 #if defined(CONFIG_SCC_ENET_NO_BROADCAST)
 435                                                 SCC_PSMR_BRO    |
 436 #endif
 437 #if defined(CONFIG_SCC_ENET_PROMISCOUS)
 438                                                 SCC_PSMR_PRO    |
 439 #endif
 440                                                 0;
 441
 442     /*
 443      * Configure Ethernet TENA Signal
 444      */
 445
 446 #if (defined(PC_ENET_TENA) && !defined(PB_ENET_TENA))
 447     immr->im_ioport.iop_pcpar |=  PC_ENET_TENA;
 448     immr->im_ioport.iop_pcdir &= ~PC_ENET_TENA;
 449 #elif (defined(PB_ENET_TENA) && !defined(PC_ENET_TENA))
 450     immr->im_cpm.cp_pbpar |= PB_ENET_TENA;
 451     immr->im_cpm.cp_pbdir |= PB_ENET_TENA;
 452 #else
 453 #error Configuration Error: exactly ONE of PB_ENET_TENA, PC_ENET_TENA must be defined
 454 #endif
 455
 456 #if defined(CONFIG_ADS) && defined(CONFIG_MPC860)
 457     /*
 458      * Port C is used to control the PHY,MC68160.
 459      */
 460     immr->im_ioport.iop_pcdir |=
 461         (PC_ENET_ETHLOOP | PC_ENET_TPFLDL | PC_ENET_TPSQEL);
 462
 463     immr->im_ioport.iop_pcdat |= PC_ENET_TPFLDL;
 464     immr->im_ioport.iop_pcdat &= ~(PC_ENET_ETHLOOP | PC_ENET_TPSQEL);
 465     *((uint *) BCSR1) &= ~BCSR1_ETHEN;
 466 #endif  /* MPC860ADS */
 467
 468 #if defined(CONFIG_AMX860)
 469     /*
 470      * Port B is used to control the PHY,MC68160.
 471      */
 472     immr->im_cpm.cp_pbdir |=
 473         (PB_ENET_ETHLOOP | PB_ENET_TPFLDL | PB_ENET_TPSQEL);
 474
 475     immr->im_cpm.cp_pbdat |= PB_ENET_TPFLDL;
 476     immr->im_cpm.cp_pbdat &= ~(PB_ENET_ETHLOOP | PB_ENET_TPSQEL);
 477
 478     immr->im_ioport.iop_pddir |= PD_ENET_ETH_EN;
 479     immr->im_ioport.iop_pddat &= ~PD_ENET_ETH_EN;
 480 #endif  /* AMX860 */
 481
 482 #ifdef CONFIG_RPXCLASSIC
 483     *((uchar *)BCSR0) &= ~BCSR0_ETHLPBK;
 484     *((uchar *)BCSR0) |= (BCSR0_ETHEN | BCSR0_COLTEST | BCSR0_FULLDPLX);
 485 #endif
 486
 487 #ifdef CONFIG_RPXLITE
 488     *((uchar *)BCSR0) |= BCSR0_ETHEN ;
 489 #endif
 490
 491 #ifdef CONFIG_MBX
 492     board_ether_init();
 493 #endif
 494
 495 #if defined(CONFIG_NETVIA)
 496 #if defined(PB_ENET_PDN)
 497     immr->im_cpm.cp_pbpar &= ~PB_ENET_PDN;
 498     immr->im_cpm.cp_pbdir |=  PB_ENET_PDN;
 499     immr->im_cpm.cp_pbdat |=  PB_ENET_PDN;
 500 #elif defined(PC_ENET_PDN)
 501     immr->im_cpm.cp_pcpar &= ~PC_ENET_PDN;
 502     immr->im_cpm.cp_pcdir |=  PC_ENET_PDN;
 503     immr->im_cpm.cp_pcdat |=  PC_ENET_PDN;
 504 #endif
 505 #endif
 506
 507     /*
 508      * Set the ENT/ENR bits in the GSMR Low -- Enable Transmit/Receive
 509      */
 510
 511     immr->im_cpm.cp_scc[SCC_ENET].scc_gsmrl |= (SCC_GSMRL_ENR | SCC_GSMRL_ENT);
 512
 513     /*
 514      * Work around transmit problem with first eth packet
 515      */
 516 #if defined (CONFIG_FADS)
 517     udelay(10000);      /* wait 10 ms */
 518 #elif defined (CONFIG_AMX860) || defined(CONFIG_RPXCLASSIC)
 519     udelay(100000);     /* wait 100 ms */
 520 #endif
 521
 522     return 1;
 523 }
 524
 525
 526
 527 static void scc_halt(struct eth_device* dev)
 528 {
 529     volatile immap_t *immr = (immap_t *)CFG_IMMR;
 530     immr->im_cpm.cp_scc[SCC_ENET].scc_gsmrl &= ~(SCC_GSMRL_ENR | SCC_GSMRL_ENT);
 531 }
 532
 533 #if 0
 534 void restart(void)
 535 {
 536    volatile immap_t *immr = (immap_t *)CFG_IMMR;
 537    immr->im_cpm.cp_scc[SCC_ENET].scc_gsmrl |= (SCC_GSMRL_ENR | SCC_GSMRL_ENT);
 538 }
 539 #endif
 540
 541 #endif  /* CFG_CMD_NET, SCC_ENET */