git.sur5r.net Git - u-boot/blob - cpu/ppc4xx/440gx_enet.c

   1 /*-----------------------------------------------------------------------------+
   2  *
   3  *       This source code has been made available to you by IBM on an AS-IS
   4  *       basis.  Anyone receiving this source is licensed under IBM
   5  *       copyrights to use it in any way he or she deems fit, including
   6  *       copying it, modifying it, compiling it, and redistributing it either
   7  *       with or without modifications.  No license under IBM patents or
   8  *       patent applications is to be implied by the copyright license.
   9  *
  10  *       Any user of this software should understand that IBM cannot provide
  11  *       technical support for this software and will not be responsible for
  12  *       any consequences resulting from the use of this software.
  13  *
  14  *       Any person who transfers this source code or any derivative work
  15  *       must include the IBM copyright notice, this paragraph, and the
  16  *       preceding two paragraphs in the transferred software.
  17  *
  18  *       COPYRIGHT   I B M   CORPORATION 1995
  19  *       LICENSED MATERIAL  -  PROGRAM PROPERTY OF I B M
  20  *-----------------------------------------------------------------------------*/
  21 /*-----------------------------------------------------------------------------+
  22  *
  23  *  File Name:  enetemac.c
  24  *
  25  *  Function:   Device driver for the ethernet EMAC3 macro on the 405GP.
  26  *
  27  *  Author:     Mark Wisner
  28  *
  29  *  Change Activity-
  30  *
  31  *  Date        Description of Change                                       BY
  32  *  ---------   ---------------------                                       ---
  33  *  05-May-99   Created                                                     MKW
  34  *  27-Jun-99   Clean up                                                    JWB
  35  *  16-Jul-99   Added MAL error recovery and better IP packet handling      MKW
  36  *  29-Jul-99   Added Full duplex support                                   MKW
  37  *  06-Aug-99   Changed names for Mal CR reg                                MKW
  38  *  23-Aug-99   Turned off SYE when running at 10Mbs                        MKW
  39  *  24-Aug-99   Marked descriptor empty after call_xlc                      MKW
  40  *  07-Sep-99   Set MAL RX buffer size reg to ENET_MAX_MTU_ALIGNED / 16     MCG
  41  *              to avoid chaining maximum sized packets. Push starting
  42  *              RX descriptor address up to the next cache line boundary.
  43  *  16-Jan-00   Added support for booting with IP of 0x0                    MKW
  44  *  15-Mar-00   Updated enetInit() to enable broadcast addresses in the
  45  *              EMAC_RXM register.                                          JWB
  46  *  12-Mar-01   anne-sophie.harnois@nextream.fr
  47  *               - Variables are compatible with those already defined in
  48  *                include/net.h
  49  *              - Receive buffer descriptor ring is used to send buffers
  50  *                to the user
  51  *              - Info print about send/received/handled packet number if
  52  *                INFO_405_ENET is set
  53  *  17-Apr-01   stefan.roese@esd-electronics.com
  54  *              - MAL reset in "eth_halt" included
  55  *              - Enet speed and duplex output now in one line
  56  *  08-May-01   stefan.roese@esd-electronics.com
  57  *              - MAL error handling added (eth_init called again)
  58  *  13-Nov-01   stefan.roese@esd-electronics.com
  59  *              - Set IST bit in EMAC_M1 reg upon 100MBit or full duplex
  60  *  04-Jan-02   stefan.roese@esd-electronics.com
  61  *              - Wait for PHY auto negotiation to complete added
  62  *  06-Feb-02   stefan.roese@esd-electronics.com
  63  *              - Bug fixed in waiting for auto negotiation to complete
  64  *  26-Feb-02   stefan.roese@esd-electronics.com
  65  *              - rx and tx buffer descriptors now allocated (no fixed address
  66  *                used anymore)
  67  *  17-Jun-02   stefan.roese@esd-electronics.com
  68  *              - MAL error debug printf 'M' removed (rx de interrupt may
  69  *                occur upon many incoming packets with only 4 rx buffers).
  70  *-----------------------------------------------------------------------------*
  71  *  17-Nov-03   travis.sawyer@sandburst.com
  72  *              - ported from 405gp_enet.c to utilized upto 4 EMAC ports
  73  *                in the 440GX.  This port should work with the 440GP
  74  *                (2 EMACs) also
  75  *-----------------------------------------------------------------------------*/
  76
  77 #include <config.h>
  78 #if defined(CONFIG_440) && defined(CONFIG_NET_MULTI)
  79
  80 #include <common.h>
  81 #include <net.h>
  82 #include <asm/processor.h>
  83 #include <ppc440.h>
  84 #include <commproc.h>
  85 #include <440gx_enet.h>
  86 #include <405_mal.h>
  87 #include <miiphy.h>
  88 #include <malloc.h>
  89 #include "vecnum.h"
  90
  91
  92 #define EMAC_RESET_TIMEOUT 1000 /* 1000 ms reset timeout */
  93 #define PHY_AUTONEGOTIATE_TIMEOUT 4000  /* 4000 ms autonegotiate timeout */
  94
  95
  96 /* Ethernet Transmit and Receive Buffers */
  97 /* AS.HARNOIS
  98  * In the same way ENET_MAX_MTU and ENET_MAX_MTU_ALIGNED are set from
  99  * PKTSIZE and PKTSIZE_ALIGN (include/net.h)
 100  */
 101 #define ENET_MAX_MTU           PKTSIZE
 102 #define ENET_MAX_MTU_ALIGNED   PKTSIZE_ALIGN
 103
 104
 105 /* define the number of channels implemented */
 106 #define EMAC_RXCHL      EMAC_NUM_DEV
 107 #define EMAC_TXCHL      EMAC_NUM_DEV
 108
 109 /*-----------------------------------------------------------------------------+
 110  * Defines for MAL/EMAC interrupt conditions as reported in the UIC (Universal
 111  * Interrupt Controller).
 112  *-----------------------------------------------------------------------------*/
 113 #define MAL_UIC_ERR ( UIC_MAL_SERR | UIC_MAL_TXDE  | UIC_MAL_RXDE)
 114 #define MAL_UIC_DEF  (UIC_MAL_RXEOB | MAL_UIC_ERR)
 115 #define EMAC_UIC_DEF UIC_ENET
 116
 117 #undef INFO_440_ENET
 118
 119 #define BI_PHYMODE_NONE  0
 120 #define BI_PHYMODE_ZMII  1
 121 #define BI_PHYMODE_RGMII 2
 122
 123 /*-----------------------------------------------------------------------------+
 124  * Global variables. TX and RX descriptors and buffers.
 125  *-----------------------------------------------------------------------------*/
 126 /* IER globals */
 127 static uint32_t mal_ier;
 128
 129 /*-----------------------------------------------------------------------------+
 130  * Prototypes and externals.
 131  *-----------------------------------------------------------------------------*/
 132 static void enet_rcv (struct eth_device *dev, unsigned long malisr);
 133
 134 int enetInt (struct eth_device *dev);
 135 static void mal_err (struct eth_device *dev, unsigned long isr,
 136                      unsigned long uic, unsigned long maldef,
 137                      unsigned long mal_errr);
 138 static void emac_err (struct eth_device *dev, unsigned long isr);
 139
 140 /*-----------------------------------------------------------------------------+
 141 | ppc_440x_eth_halt
 142 | Disable MAL channel, and EMACn
 143 |
 144 |
 145 +-----------------------------------------------------------------------------*/
 146 static void ppc_440x_eth_halt (struct eth_device *dev)
 147 {
 148         EMAC_440GX_HW_PST hw_p = dev->priv;
 149         uint32_t failsafe = 10000;
 150
 151         out32 (EMAC_IER + hw_p->hw_addr, 0x00000000);   /* disable emac interrupts */
 152
 153         /* 1st reset MAL channel */
 154         /* Note: writing a 0 to a channel has no effect */
 155         mtdcr (maltxcarr, (MAL_CR_MMSR >> hw_p->devnum));
 156         mtdcr (malrxcarr, (MAL_CR_MMSR >> hw_p->devnum));
 157
 158         /* wait for reset */
 159         while (mfdcr (maltxcasr) & (MAL_CR_MMSR >> hw_p->devnum)) {
 160                 udelay (1000);  /* Delay 1 MS so as not to hammer the register */
 161                 failsafe--;
 162                 if (failsafe == 0)
 163                         break;
 164
 165         }
 166
 167         /* EMAC RESET */
 168         out32 (EMAC_M0 + hw_p->hw_addr, EMAC_M0_SRST);
 169
 170         hw_p->print_speed = 1;  /* print speed message again next time */
 171
 172         return;
 173 }
 174
 175 extern int phy_setup_aneg (unsigned char addr);
 176 extern int miiphy_reset (unsigned char addr);
 177
 178 #if defined (CONFIG_440GX)
 179 int ppc_440x_eth_setup_bridge(int devnum, bd_t * bis)
 180 {
 181         unsigned long pfc1;
 182         unsigned long zmiifer;
 183         unsigned long rmiifer;
 184
 185         mfsdr(sdr_pfc1, pfc1);
 186         pfc1 = SDR0_PFC1_EPS_DECODE(pfc1);
 187
 188         zmiifer = 0;
 189         rmiifer = 0;
 190
 191         switch (pfc1) {
 192         case 1:
 193                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(0);
 194                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(1);
 195                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(2);
 196                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(3);
 197                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 198                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 199                 bis->bi_phymode[2] = BI_PHYMODE_ZMII;
 200                 bis->bi_phymode[3] = BI_PHYMODE_ZMII;
 201                 break;
 202         case 2:
 203                 zmiifer = ZMII_FER_SMII << ZMII_FER_V(0);
 204                 zmiifer = ZMII_FER_SMII << ZMII_FER_V(1);
 205                 zmiifer = ZMII_FER_SMII << ZMII_FER_V(2);
 206                 zmiifer = ZMII_FER_SMII << ZMII_FER_V(3);
 207                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 208                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 209                 bis->bi_phymode[2] = BI_PHYMODE_ZMII;
 210                 bis->bi_phymode[3] = BI_PHYMODE_ZMII;
 211                 break;
 212         case 3:
 213                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(0);
 214                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V(2);
 215                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 216                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 217                 bis->bi_phymode[2] = BI_PHYMODE_RGMII;
 218                 bis->bi_phymode[3] = BI_PHYMODE_NONE;
 219                 break;
 220         case 4:
 221                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(0);
 222                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(1);
 223                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V (2);
 224                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V (3);
 225                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 226                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 227                 bis->bi_phymode[2] = BI_PHYMODE_RGMII;
 228                 bis->bi_phymode[3] = BI_PHYMODE_RGMII;
 229                 break;
 230         case 5:
 231                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (0);
 232                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (1);
 233                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (2);
 234                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V(3);
 235                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 236                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 237                 bis->bi_phymode[2] = BI_PHYMODE_ZMII;
 238                 bis->bi_phymode[3] = BI_PHYMODE_RGMII;
 239                 break;
 240         case 6:
 241                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (0);
 242                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (1);
 243                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V(2);
 244                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 245                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 246                 bis->bi_phymode[2] = BI_PHYMODE_RGMII;
 247                 break;
 248         case 0:
 249         default:
 250                 zmiifer = ZMII_FER_MII << ZMII_FER_V(devnum);
 251                 rmiifer = 0x0;
 252                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 253                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 254                 bis->bi_phymode[2] = BI_PHYMODE_ZMII;
 255                 bis->bi_phymode[3] = BI_PHYMODE_ZMII;
 256                 break;
 257         }
 258
 259         /* Ensure we setup mdio for this devnum and ONLY this devnum */
 260         zmiifer |= (ZMII_FER_MDI) << ZMII_FER_V(devnum);
 261
 262         out32 (ZMII_FER, zmiifer);
 263         out32 (RGMII_FER, rmiifer);
 264
 265         return ((int)pfc1);
 266
 267 }
 268 #endif
 269
 270 static int ppc_440x_eth_init (struct eth_device *dev, bd_t * bis)
 271 {
 272         int i, j;
 273         unsigned long reg;
 274         unsigned long msr;
 275         unsigned long speed;
 276         unsigned long duplex;
 277         unsigned long failsafe;
 278         unsigned mode_reg;
 279         unsigned short devnum;
 280         unsigned short reg_short;
 281         sys_info_t sysinfo;
 282 #if defined(CONFIG_440GX)
 283         int ethgroup;
 284 #endif
 285
 286         EMAC_440GX_HW_PST hw_p = dev->priv;
 287
 288         /* before doing anything, figure out if we have a MAC address */
 289         /* if not, bail */
 290         if (memcmp (dev->enetaddr, "\0\0\0\0\0\0", 6) == 0)
 291                 return -1;
 292
 293         /* Need to get the OPB frequency so we can access the PHY */
 294         get_sys_info (&sysinfo);
 295
 296         msr = mfmsr ();
 297         mtmsr (msr & ~(MSR_EE));        /* disable interrupts */
 298
 299         devnum = hw_p->devnum;
 300
 301 #ifdef INFO_440_ENET
 302         /* AS.HARNOIS
 303          * We should have :
 304          * hw_p->stats.pkts_handled <=  hw_p->stats.pkts_rx <= hw_p->stats.pkts_handled+PKTBUFSRX
 305          * In the most cases hw_p->stats.pkts_handled = hw_p->stats.pkts_rx, but it
 306          * is possible that new packets (without relationship with
 307          * current transfer) have got the time to arrived before
 308          * netloop calls eth_halt
 309          */
 310         printf ("About preceeding transfer (eth%d):\n"
 311                 "- Sent packet number %d\n"
 312                 "- Received packet number %d\n"
 313                 "- Handled packet number %d\n",
 314                 hw_p->devnum,
 315                 hw_p->stats.pkts_tx,
 316                 hw_p->stats.pkts_rx, hw_p->stats.pkts_handled);
 317
 318         hw_p->stats.pkts_tx = 0;
 319         hw_p->stats.pkts_rx = 0;
 320         hw_p->stats.pkts_handled = 0;
 321 #endif
 322
 323         /* MAL Channel RESET */
 324         /* 1st reset MAL channel */
 325         /* Note: writing a 0 to a channel has no effect */
 326 #if defined(CONFIG_440EP) || defined(CONFIG_440GR)
 327         mtdcr (maltxcarr, (MAL_TXRX_CASR >> (hw_p->devnum*2)));
 328 #else
 329         mtdcr (maltxcarr, (MAL_TXRX_CASR >> hw_p->devnum));
 330 #endif
 331
 332         mtdcr (malrxcarr, (MAL_TXRX_CASR >> hw_p->devnum));
 333
 334         /* wait for reset */
 335         /* TBS:  should have udelay and failsafe here */
 336         failsafe = 10000;
 337         /* wait for reset */
 338         while (mfdcr (maltxcasr) & (MAL_CR_MMSR >> hw_p->devnum)) {
 339                 udelay (1000);  /* Delay 1 MS so as not to hammer the register */
 340                 failsafe--;
 341                 if (failsafe == 0)
 342                         break;
 343
 344         }
 345
 346         hw_p->tx_err_index = 0; /* Transmit Error Index for tx_err_log */
 347         hw_p->rx_err_index = 0; /* Receive Error Index for rx_err_log */
 348
 349         hw_p->rx_slot = 0;      /* MAL Receive Slot */
 350         hw_p->rx_i_index = 0;   /* Receive Interrupt Queue Index */
 351         hw_p->rx_u_index = 0;   /* Receive User Queue Index */
 352
 353         hw_p->tx_slot = 0;      /* MAL Transmit Slot */
 354         hw_p->tx_i_index = 0;   /* Transmit Interrupt Queue Index */
 355         hw_p->tx_u_index = 0;   /* Transmit User Queue Index */
 356
 357         /* set RMII mode */
 358         /* NOTE: 440GX spec states that mode is mutually exclusive */
 359         /* NOTE: Therefore, disable all other EMACS, since we handle */
 360         /* NOTE: only one emac at a time */
 361         reg = 0;
 362         out32 (ZMII_FER, 0);
 363         udelay (100);
 364
 365 #if defined(CONFIG_440EP) || defined(CONFIG_440GR)
 366         out32 (ZMII_FER, (ZMII_FER_RMII | ZMII_FER_MDI) << ZMII_FER_V (devnum));
 367 #elif defined(CONFIG_440GX)
 368         ethgroup = ppc_440x_eth_setup_bridge(devnum, bis);
 369 #else
 370         if ((devnum == 0) || (devnum == 1)) {
 371                 out32 (ZMII_FER, (ZMII_FER_SMII | ZMII_FER_MDI) << ZMII_FER_V (devnum));
 372         }
 373         else { /* ((devnum == 2) || (devnum == 3)) */
 374                 out32 (ZMII_FER, ZMII_FER_MDI << ZMII_FER_V (devnum));
 375                 out32 (RGMII_FER, ((RGMII_FER_RGMII << RGMII_FER_V (2)) |
 376                                    (RGMII_FER_RGMII << RGMII_FER_V (3))));
 377         }
 378 #endif
 379
 380         out32 (ZMII_SSR, ZMII_SSR_SP << ZMII_SSR_V(devnum));
 381         __asm__ volatile ("eieio");
 382
 383         /* reset emac so we have access to the phy */
 384
 385         out32 (EMAC_M0 + hw_p->hw_addr, EMAC_M0_SRST);
 386         __asm__ volatile ("eieio");
 387
 388         failsafe = 1000;
 389         while ((in32 (EMAC_M0 + hw_p->hw_addr) & (EMAC_M0_SRST)) && failsafe) {
 390                 udelay (1000);
 391                 failsafe--;
 392         }
 393
 394 #if defined(CONFIG_440GX)
 395         /* Whack the M1 register */
 396         mode_reg = 0x0;
 397         mode_reg &= ~0x00000038;
 398         if (sysinfo.freqOPB <= 50000000);
 399         else if (sysinfo.freqOPB <= 66666667)
 400                 mode_reg |= EMAC_M1_OBCI_66;
 401         else if (sysinfo.freqOPB <= 83333333)
 402                 mode_reg |= EMAC_M1_OBCI_83;
 403         else if (sysinfo.freqOPB <= 100000000)
 404                 mode_reg |= EMAC_M1_OBCI_100;
 405         else
 406                 mode_reg |= EMAC_M1_OBCI_GT100;
 407
 408         out32 (EMAC_M1 + hw_p->hw_addr, mode_reg);
 409 #endif /*  defined(CONFIG_440GX) */
 410
 411         /* wait for PHY to complete auto negotiation */
 412         reg_short = 0;
 413 #ifndef CONFIG_CS8952_PHY
 414         switch (devnum) {
 415         case 0:
 416                 reg = CONFIG_PHY_ADDR;
 417                 break;
 418         case 1:
 419                 reg = CONFIG_PHY1_ADDR;
 420                 break;
 421 #if defined (CONFIG_440GX)
 422         case 2:
 423                 reg = CONFIG_PHY2_ADDR;
 424                 break;
 425         case 3:
 426                 reg = CONFIG_PHY3_ADDR;
 427                 break;
 428 #endif
 429         default:
 430                 reg = CONFIG_PHY_ADDR;
 431                 break;
 432         }
 433
 434         bis->bi_phynum[devnum] = reg;
 435
 436 #ifndef CONFIG_NO_PHY_RESET
 437         /*
 438          * Reset the phy, only if its the first time through
 439          * otherwise, just check the speeds & feeds
 440          */
 441         if (hw_p->first_init == 0) {
 442                 miiphy_reset (reg);
 443
 444 #if defined(CONFIG_440GX)
 445 #if defined(CONFIG_CIS8201_PHY)
 446                 /*
 447                  * Cicada 8201 PHY needs to have an extended register whacked
 448                  * for RGMII mode.
 449                  */
 450                 if ( ((devnum == 2) || (devnum ==3)) && (4 == ethgroup) ) {
 451 #if defined(CONFIG_CIS8201_SHORT_ETCH)
 452                         miiphy_write (reg, 23, 0x1300);
 453 #else
 454                         miiphy_write (reg, 23, 0x1000);
 455 #endif
 456                         /*
 457                          * Vitesse VSC8201/Cicada CIS8201 errata:
 458                          * Interoperability problem with Intel 82547EI phys
 459                          * This work around (provided by Vitesse) changes
 460                          * the default timer convergence from 8ms to 12ms
 461                          */
 462                         miiphy_write (reg, 0x1f, 0x2a30);
 463                         miiphy_write (reg, 0x08, 0x0200);
 464                         miiphy_write (reg, 0x1f, 0x52b5);
 465                         miiphy_write (reg, 0x02, 0x0004);
 466                         miiphy_write (reg, 0x01, 0x0671);
 467                         miiphy_write (reg, 0x00, 0x8fae);
 468                         miiphy_write (reg, 0x1f, 0x2a30);
 469                         miiphy_write (reg, 0x08, 0x0000);
 470                         miiphy_write (reg, 0x1f, 0x0000);
 471                         /* end Vitesse/Cicada errata */
 472                 }
 473 #endif
 474 #endif
 475                 /* Start/Restart autonegotiation */
 476                 phy_setup_aneg (reg);
 477                 udelay (1000);
 478         }
 479 #endif /* CONFIG_NO_PHY_RESET */
 480
 481         miiphy_read (reg, PHY_BMSR, &reg_short);
 482
 483         /*
 484          * Wait if PHY is capable of autonegotiation and autonegotiation is not complete
 485          */
 486         if ((reg_short & PHY_BMSR_AUTN_ABLE)
 487             && !(reg_short & PHY_BMSR_AUTN_COMP)) {
 488                 puts ("Waiting for PHY auto negotiation to complete");
 489                 i = 0;
 490                 while (!(reg_short & PHY_BMSR_AUTN_COMP)) {
 491                         /*
 492                          * Timeout reached ?
 493                          */
 494                         if (i > PHY_AUTONEGOTIATE_TIMEOUT) {
 495                                 puts (" TIMEOUT !\n");
 496                                 break;
 497                         }
 498
 499                         if ((i++ % 1000) == 0) {
 500                                 putc ('.');
 501                         }
 502                         udelay (1000);  /* 1 ms */
 503                         miiphy_read (reg, PHY_BMSR, &reg_short);
 504
 505                 }
 506                 puts (" done\n");
 507                 udelay (500000);        /* another 500 ms (results in faster booting) */
 508         }
 509 #endif
 510         speed = miiphy_speed (reg);
 511         duplex = miiphy_duplex (reg);
 512
 513         if (hw_p->print_speed) {
 514                 hw_p->print_speed = 0;
 515                 printf ("ENET Speed is %d Mbps - %s duplex connection\n",
 516                         (int) speed, (duplex == HALF) ? "HALF" : "FULL");
 517         }
 518
 519 #if defined(CONFIG_440EP) || defined(CONFIG_440GR)
 520         mfsdr(sdr_mfr, reg);
 521         if (speed == 100) {
 522                 reg = (reg & ~SDR0_MFR_ZMII_MODE_MASK) | SDR0_MFR_ZMII_MODE_RMII_100M;
 523         } else {
 524                 reg = (reg & ~SDR0_MFR_ZMII_MODE_MASK) | SDR0_MFR_ZMII_MODE_RMII_10M;
 525         }
 526         mtsdr(sdr_mfr, reg);
 527 #endif
 528
 529         /* Set ZMII/RGMII speed according to the phy link speed */
 530         reg = in32 (ZMII_SSR);
 531         if ( (speed == 100) || (speed == 1000) )
 532                 out32 (ZMII_SSR, reg | (ZMII_SSR_SP << ZMII_SSR_V (devnum)));
 533         else
 534                 out32 (ZMII_SSR, reg & (~(ZMII_SSR_SP << ZMII_SSR_V (devnum))));
 535
 536         if ((devnum == 2) || (devnum == 3)) {
 537                 if (speed == 1000)
 538                         reg = (RGMII_SSR_SP_1000MBPS << RGMII_SSR_V (devnum));
 539                 else if (speed == 100)
 540                         reg = (RGMII_SSR_SP_100MBPS << RGMII_SSR_V (devnum));
 541                 else
 542                         reg = (RGMII_SSR_SP_10MBPS << RGMII_SSR_V (devnum));
 543
 544                 out32 (RGMII_SSR, reg);
 545         }
 546
 547         /* set the Mal configuration reg */
 548 #if defined(CONFIG_440GX)
 549         mtdcr (malmcr, MAL_CR_PLBB | MAL_CR_OPBBL | MAL_CR_LEA |
 550                MAL_CR_PLBLT_DEFAULT | MAL_CR_EOPIE | 0x00330000);
 551 #else
 552         mtdcr (malmcr, MAL_CR_PLBB | MAL_CR_OPBBL | MAL_CR_LEA | MAL_CR_PLBLT_DEFAULT);
 553         /* Errata 1.12: MAL_1 -- Disable MAL bursting */
 554         if (get_pvr() == PVR_440GP_RB) {
 555                 mtdcr (malmcr, mfdcr(malmcr) & ~MAL_CR_PLBB);
 556         }
 557 #endif
 558
 559         /* Free "old" buffers */
 560         if (hw_p->alloc_tx_buf)
 561                 free (hw_p->alloc_tx_buf);
 562         if (hw_p->alloc_rx_buf)
 563                 free (hw_p->alloc_rx_buf);
 564
 565         /*
 566          * Malloc MAL buffer desciptors, make sure they are
 567          * aligned on cache line boundary size
 568          * (401/403/IOP480 = 16, 405 = 32)
 569          * and doesn't cross cache block boundaries.
 570          */
 571         hw_p->alloc_tx_buf =
 572                 (mal_desc_t *) malloc ((sizeof (mal_desc_t) * NUM_TX_BUFF) +
 573                                        ((2 * CFG_CACHELINE_SIZE) - 2));
 574         if (NULL == hw_p->alloc_tx_buf)
 575                 return -1;
 576         if (((int) hw_p->alloc_tx_buf & CACHELINE_MASK) != 0) {
 577                 hw_p->tx =
 578                         (mal_desc_t *) ((int) hw_p->alloc_tx_buf +
 579                                         CFG_CACHELINE_SIZE -
 580                                         ((int) hw_p->
 581                                          alloc_tx_buf & CACHELINE_MASK));
 582         } else {
 583                 hw_p->tx = hw_p->alloc_tx_buf;
 584         }
 585
 586         hw_p->alloc_rx_buf =
 587                 (mal_desc_t *) malloc ((sizeof (mal_desc_t) * NUM_RX_BUFF) +
 588                                        ((2 * CFG_CACHELINE_SIZE) - 2));
 589         if (NULL == hw_p->alloc_rx_buf) {
 590                 free(hw_p->alloc_tx_buf);
 591                 hw_p->alloc_tx_buf = NULL;
 592                 return -1;
 593         }
 594
 595         if (((int) hw_p->alloc_rx_buf & CACHELINE_MASK) != 0) {
 596                 hw_p->rx =
 597                         (mal_desc_t *) ((int) hw_p->alloc_rx_buf +
 598                                         CFG_CACHELINE_SIZE -
 599                                         ((int) hw_p->
 600                                          alloc_rx_buf & CACHELINE_MASK));
 601         } else {
 602                 hw_p->rx = hw_p->alloc_rx_buf;
 603         }
 604
 605         for (i = 0; i < NUM_TX_BUFF; i++) {
 606                 hw_p->tx[i].ctrl = 0;
 607                 hw_p->tx[i].data_len = 0;
 608                 if (hw_p->first_init == 0) {
 609                         hw_p->txbuf_ptr =
 610                                 (char *) malloc (ENET_MAX_MTU_ALIGNED);
 611                         if (NULL == hw_p->txbuf_ptr) {
 612                                 free(hw_p->alloc_rx_buf);
 613                                 free(hw_p->alloc_tx_buf);
 614                                 hw_p->alloc_rx_buf = NULL;
 615                                 hw_p->alloc_tx_buf = NULL;
 616                                 for(j = 0; j < i; j++) {
 617                                         free(hw_p->tx[i].data_ptr);
 618                                         hw_p->tx[i].data_ptr = NULL;
 619                                 }
 620                         }
 621                 }
 622                 hw_p->tx[i].data_ptr = hw_p->txbuf_ptr;
 623                 if ((NUM_TX_BUFF - 1) == i)
 624                         hw_p->tx[i].ctrl |= MAL_TX_CTRL_WRAP;
 625                 hw_p->tx_run[i] = -1;
 626 #if 0
 627                 printf ("TX_BUFF %d @ 0x%08lx\n", i,
 628                         (ulong) hw_p->tx[i].data_ptr);
 629 #endif
 630         }
 631
 632         for (i = 0; i < NUM_RX_BUFF; i++) {
 633                 hw_p->rx[i].ctrl = 0;
 634                 hw_p->rx[i].data_len = 0;
 635                 /*       rx[i].data_ptr = (char *) &rx_buff[i]; */
 636                 hw_p->rx[i].data_ptr = (char *) NetRxPackets[i];
 637                 if ((NUM_RX_BUFF - 1) == i)
 638                         hw_p->rx[i].ctrl |= MAL_RX_CTRL_WRAP;
 639                 hw_p->rx[i].ctrl |= MAL_RX_CTRL_EMPTY | MAL_RX_CTRL_INTR;
 640                 hw_p->rx_ready[i] = -1;
 641 #if 0
 642                 printf ("RX_BUFF %d @ 0x%08lx\n", i, (ulong) rx[i].data_ptr);
 643 #endif
 644         }
 645
 646         reg = 0x00000000;
 647
 648         reg |= dev->enetaddr[0];        /* set high address */
 649         reg = reg << 8;
 650         reg |= dev->enetaddr[1];
 651
 652         out32 (EMAC_IAH + hw_p->hw_addr, reg);
 653
 654         reg = 0x00000000;
 655         reg |= dev->enetaddr[2];        /* set low address  */
 656         reg = reg << 8;
 657         reg |= dev->enetaddr[3];
 658         reg = reg << 8;
 659         reg |= dev->enetaddr[4];
 660         reg = reg << 8;
 661         reg |= dev->enetaddr[5];
 662
 663         out32 (EMAC_IAL + hw_p->hw_addr, reg);
 664
 665         switch (devnum) {
 666         case 1:
 667                 /* setup MAL tx & rx channel pointers */
 668 #if defined (CONFIG_440EP) || defined (CONFIG_440GR)
 669                 mtdcr (maltxctp2r, hw_p->tx);
 670 #else
 671                 mtdcr (maltxctp1r, hw_p->tx);
 672 #endif
 673                 mtdcr (maltxbattr, 0x0);
 674                 mtdcr (malrxbattr, 0x0);
 675                 mtdcr (malrxctp1r, hw_p->rx);
 676                 /* set RX buffer size */
 677                 mtdcr (malrcbs1, ENET_MAX_MTU_ALIGNED / 16);
 678                 break;
 679 #if defined (CONFIG_440GX)
 680         case 2:
 681                 /* setup MAL tx & rx channel pointers */
 682                 mtdcr (maltxbattr, 0x0);
 683                 mtdcr (maltxctp2r, hw_p->tx);
 684                 mtdcr (malrxbattr, 0x0);
 685                 mtdcr (malrxctp2r, hw_p->rx);
 686                 /* set RX buffer size */
 687                 mtdcr (malrcbs2, ENET_MAX_MTU_ALIGNED / 16);
 688                 break;
 689         case 3:
 690                 /* setup MAL tx & rx channel pointers */
 691                 mtdcr (maltxbattr, 0x0);
 692                 mtdcr (maltxctp3r, hw_p->tx);
 693                 mtdcr (malrxbattr, 0x0);
 694                 mtdcr (malrxctp3r, hw_p->rx);
 695                 /* set RX buffer size */
 696                 mtdcr (malrcbs3, ENET_MAX_MTU_ALIGNED / 16);
 697                 break;
 698 #endif /* CONFIG_440GX */
 699         case 0:
 700         default:
 701                 /* setup MAL tx & rx channel pointers */
 702                 mtdcr (maltxbattr, 0x0);
 703                 mtdcr (maltxctp0r, hw_p->tx);
 704                 mtdcr (malrxbattr, 0x0);
 705                 mtdcr (malrxctp0r, hw_p->rx);
 706                 /* set RX buffer size */
 707                 mtdcr (malrcbs0, ENET_MAX_MTU_ALIGNED / 16);
 708                 break;
 709         }
 710
 711         /* Enable MAL transmit and receive channels */
 712 #if defined(CONFIG_440EP) || defined(CONFIG_440GR)
 713         mtdcr (maltxcasr, (MAL_TXRX_CASR >> (hw_p->devnum*2)));
 714 #else
 715         mtdcr (maltxcasr, (MAL_TXRX_CASR >> hw_p->devnum));
 716 #endif
 717         mtdcr (malrxcasr, (MAL_TXRX_CASR >> hw_p->devnum));
 718
 719         /* set transmit enable & receive enable */
 720         out32 (EMAC_M0 + hw_p->hw_addr, EMAC_M0_TXE | EMAC_M0_RXE);
 721
 722         /* set receive fifo to 4k and tx fifo to 2k */
 723         mode_reg = in32 (EMAC_M1 + hw_p->hw_addr);
 724         mode_reg |= EMAC_M1_RFS_4K | EMAC_M1_TX_FIFO_2K;
 725
 726         /* set speed */
 727         if (speed == _1000BASET)
 728                 mode_reg = mode_reg | EMAC_M1_MF_1000MBPS | EMAC_M1_IST;
 729         else if (speed == _100BASET)
 730                 mode_reg = mode_reg | EMAC_M1_MF_100MBPS | EMAC_M1_IST;
 731         else
 732                 mode_reg = mode_reg & ~0x00C00000;      /* 10 MBPS */
 733         if (duplex == FULL)
 734                 mode_reg = mode_reg | 0x80000000 | EMAC_M1_IST;
 735
 736         out32 (EMAC_M1 + hw_p->hw_addr, mode_reg);
 737
 738         /* Enable broadcast and indvidual address */
 739         /* TBS: enabling runts as some misbehaved nics will send runts */
 740         out32 (EMAC_RXM + hw_p->hw_addr, EMAC_RMR_BAE | EMAC_RMR_IAE);
 741
 742         /* we probably need to set the tx mode1 reg? maybe at tx time */
 743
 744         /* set transmit request threshold register */
 745         out32 (EMAC_TRTR + hw_p->hw_addr, 0x18000000);  /* 256 byte threshold */
 746
 747         /* set receive  low/high water mark register */
 748         /* 440GP has a 64 byte burst length */
 749         out32 (EMAC_RX_HI_LO_WMARK + hw_p->hw_addr, 0x80009000);
 750         out32 (EMAC_TXM1 + hw_p->hw_addr, 0xf8640000);
 751
 752         /* Set fifo limit entry in tx mode 0 */
 753         out32 (EMAC_TXM0 + hw_p->hw_addr, 0x00000003);
 754         /* Frame gap set */
 755         out32 (EMAC_I_FRAME_GAP_REG + hw_p->hw_addr, 0x00000008);
 756
 757         /* Set EMAC IER */
 758         hw_p->emac_ier = EMAC_ISR_PTLE | EMAC_ISR_BFCS |
 759                 EMAC_ISR_PTLE | EMAC_ISR_ORE | EMAC_ISR_IRE;
 760         if (speed == _100BASET)
 761                 hw_p->emac_ier = hw_p->emac_ier | EMAC_ISR_SYE;
 762
 763         out32 (EMAC_ISR + hw_p->hw_addr, 0xffffffff);   /* clear pending interrupts */
 764         out32 (EMAC_IER + hw_p->hw_addr, hw_p->emac_ier);
 765
 766         if (hw_p->first_init == 0) {
 767                 /*
 768                  * Connect interrupt service routines
 769                  */
 770                 irq_install_handler (VECNUM_EWU0 + (hw_p->devnum * 2),
 771                                      (interrupt_handler_t *) enetInt, dev);
 772                 irq_install_handler (VECNUM_ETH0 + (hw_p->devnum * 2),
 773                                      (interrupt_handler_t *) enetInt, dev);
 774         }
 775
 776         mtmsr (msr);            /* enable interrupts again */
 777
 778         hw_p->bis = bis;
 779         hw_p->first_init = 1;
 780
 781         return (1);
 782 }
 783
 784
 785 static int ppc_440x_eth_send (struct eth_device *dev, volatile void *ptr,
 786                               int len)
 787 {
 788         struct enet_frame *ef_ptr;
 789         ulong time_start, time_now;
 790         unsigned long temp_txm0;
 791         EMAC_440GX_HW_PST hw_p = dev->priv;
 792
 793         ef_ptr = (struct enet_frame *) ptr;
 794
 795         /*-----------------------------------------------------------------------+
 796          *  Copy in our address into the frame.
 797          *-----------------------------------------------------------------------*/
 798         (void) memcpy (ef_ptr->source_addr, dev->enetaddr, ENET_ADDR_LENGTH);
 799
 800         /*-----------------------------------------------------------------------+
 801          * If frame is too long or too short, modify length.
 802          *-----------------------------------------------------------------------*/
 803         /* TBS: where does the fragment go???? */
 804         if (len > ENET_MAX_MTU)
 805                 len = ENET_MAX_MTU;
 806
 807         /*   memcpy ((void *) &tx_buff[tx_slot], (const void *) ptr, len); */
 808         memcpy ((void *) hw_p->txbuf_ptr, (const void *) ptr, len);
 809
 810         /*-----------------------------------------------------------------------+
 811          * set TX Buffer busy, and send it
 812          *-----------------------------------------------------------------------*/
 813         hw_p->tx[hw_p->tx_slot].ctrl = (MAL_TX_CTRL_LAST |
 814                                         EMAC_TX_CTRL_GFCS | EMAC_TX_CTRL_GP) &
 815                 ~(EMAC_TX_CTRL_ISA | EMAC_TX_CTRL_RSA);
 816         if ((NUM_TX_BUFF - 1) == hw_p->tx_slot)
 817                 hw_p->tx[hw_p->tx_slot].ctrl |= MAL_TX_CTRL_WRAP;
 818
 819         hw_p->tx[hw_p->tx_slot].data_len = (short) len;
 820         hw_p->tx[hw_p->tx_slot].ctrl |= MAL_TX_CTRL_READY;
 821
 822         __asm__ volatile ("eieio");
 823
 824         out32 (EMAC_TXM0 + hw_p->hw_addr,
 825                in32 (EMAC_TXM0 + hw_p->hw_addr) | EMAC_TXM0_GNP0);
 826 #ifdef INFO_440_ENET
 827         hw_p->stats.pkts_tx++;
 828 #endif
 829
 830         /*-----------------------------------------------------------------------+
 831          * poll unitl the packet is sent and then make sure it is OK
 832          *-----------------------------------------------------------------------*/
 833         time_start = get_timer (0);
 834         while (1) {
 835                 temp_txm0 = in32 (EMAC_TXM0 + hw_p->hw_addr);
 836                 /* loop until either TINT turns on or 3 seconds elapse */
 837                 if ((temp_txm0 & EMAC_TXM0_GNP0) != 0) {
 838                         /* transmit is done, so now check for errors
 839                          * If there is an error, an interrupt should
 840                          * happen when we return
 841                          */
 842                         time_now = get_timer (0);
 843                         if ((time_now - time_start) > 3000) {
 844                                 return (-1);
 845                         }
 846                 } else {
 847                         return (len);
 848                 }
 849         }
 850 }
 851
 852
 853 int enetInt (struct eth_device *dev)
 854 {
 855         int serviced;
 856         int rc = -1;            /* default to not us */
 857         unsigned long mal_isr;
 858         unsigned long emac_isr = 0;
 859         unsigned long mal_rx_eob;
 860         unsigned long my_uic0msr, my_uic1msr;
 861
 862 #if defined(CONFIG_440GX)
 863         unsigned long my_uic2msr;
 864 #endif
 865         EMAC_440GX_HW_PST hw_p;
 866
 867         /*
 868          * Because the mal is generic, we need to get the current
 869          * eth device
 870          */
 871         dev = eth_get_dev ();
 872
 873         hw_p = dev->priv;
 874
 875
 876         /* enter loop that stays in interrupt code until nothing to service */
 877         do {
 878                 serviced = 0;
 879
 880                 my_uic0msr = mfdcr (uic0msr);
 881                 my_uic1msr = mfdcr (uic1msr);
 882 #if defined(CONFIG_440GX)
 883                 my_uic2msr = mfdcr (uic2msr);
 884 #endif
 885                 if (!(my_uic0msr & (UIC_MRE | UIC_MTE))
 886                     && !(my_uic1msr &
 887                          (UIC_ETH0 | UIC_ETH1 | UIC_MS | UIC_MTDE |
 888                           UIC_MRDE))) {
 889                         /* not for us */
 890                         return (rc);
 891                 }
 892 #if defined (CONFIG_440GX)
 893                 if (!(my_uic0msr & (UIC_MRE | UIC_MTE))
 894                     && !(my_uic2msr & (UIC_ETH2 | UIC_ETH3))) {
 895                         /* not for us */
 896                         return (rc);
 897                 }
 898 #endif
 899                 /* get and clear controller status interrupts */
 900                 /* look at Mal and EMAC interrupts */
 901                 if ((my_uic0msr & (UIC_MRE | UIC_MTE))
 902                     || (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE))) {
 903                         /* we have a MAL interrupt */
 904                         mal_isr = mfdcr (malesr);
 905                         /* look for mal error */
 906                         if (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE)) {
 907                                 mal_err (dev, mal_isr, my_uic0msr,
 908                                          MAL_UIC_DEF, MAL_UIC_ERR);
 909                                 serviced = 1;
 910                                 rc = 0;
 911                         }
 912                 }
 913
 914                 /* port by port dispatch of emac interrupts */
 915                 if (hw_p->devnum == 0) {
 916                         if (UIC_ETH0 & my_uic1msr) {    /* look for EMAC errors */
 917                                 emac_isr = in32 (EMAC_ISR + hw_p->hw_addr);
 918                                 if ((hw_p->emac_ier & emac_isr) != 0) {
 919                                         emac_err (dev, emac_isr);
 920                                         serviced = 1;
 921                                         rc = 0;
 922                                 }
 923                         }
 924                         if ((hw_p->emac_ier & emac_isr)
 925                             || (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE))) {
 926                                 mtdcr (uic0sr, UIC_MRE | UIC_MTE);      /* Clear */
 927                                 mtdcr (uic1sr, UIC_ETH0 | UIC_MS | UIC_MTDE | UIC_MRDE);        /* Clear */
 928                                 return (rc);    /* we had errors so get out */
 929                         }
 930                 }
 931
 932                 if (hw_p->devnum == 1) {
 933                         if (UIC_ETH1 & my_uic1msr) {    /* look for EMAC errors */
 934                                 emac_isr = in32 (EMAC_ISR + hw_p->hw_addr);
 935                                 if ((hw_p->emac_ier & emac_isr) != 0) {
 936                                         emac_err (dev, emac_isr);
 937                                         serviced = 1;
 938                                         rc = 0;
 939                                 }
 940                         }
 941                         if ((hw_p->emac_ier & emac_isr)
 942                             || (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE))) {
 943                                 mtdcr (uic0sr, UIC_MRE | UIC_MTE);      /* Clear */
 944                                 mtdcr (uic1sr, UIC_ETH1 | UIC_MS | UIC_MTDE | UIC_MRDE);        /* Clear */
 945                                 return (rc);    /* we had errors so get out */
 946                         }
 947                 }
 948 #if defined (CONFIG_440GX)
 949                 if (hw_p->devnum == 2) {
 950                         if (UIC_ETH2 & my_uic2msr) {    /* look for EMAC errors */
 951                                 emac_isr = in32 (EMAC_ISR + hw_p->hw_addr);
 952                                 if ((hw_p->emac_ier & emac_isr) != 0) {
 953                                         emac_err (dev, emac_isr);
 954                                         serviced = 1;
 955                                         rc = 0;
 956                                 }
 957                         }
 958                         if ((hw_p->emac_ier & emac_isr)
 959                             || (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE))) {
 960                                 mtdcr (uic0sr, UIC_MRE | UIC_MTE);      /* Clear */
 961                                 mtdcr (uic1sr, UIC_MS | UIC_MTDE | UIC_MRDE);   /* Clear */
 962                                 mtdcr (uic2sr, UIC_ETH2);
 963                                 return (rc);    /* we had errors so get out */
 964                         }
 965                 }
 966
 967                 if (hw_p->devnum == 3) {
 968                         if (UIC_ETH3 & my_uic2msr) {    /* look for EMAC errors */
 969                                 emac_isr = in32 (EMAC_ISR + hw_p->hw_addr);
 970                                 if ((hw_p->emac_ier & emac_isr) != 0) {
 971                                         emac_err (dev, emac_isr);
 972                                         serviced = 1;
 973                                         rc = 0;
 974                                 }
 975                         }
 976                         if ((hw_p->emac_ier & emac_isr)
 977                             || (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE))) {
 978                                 mtdcr (uic0sr, UIC_MRE | UIC_MTE);      /* Clear */
 979                                 mtdcr (uic1sr, UIC_MS | UIC_MTDE | UIC_MRDE);   /* Clear */
 980                                 mtdcr (uic2sr, UIC_ETH3);
 981                                 return (rc);    /* we had errors so get out */
 982                         }
 983                 }
 984 #endif /* CONFIG_440GX */
 985                 /* handle MAX TX EOB interrupt from a tx */
 986                 if (my_uic0msr & UIC_MTE) {
 987                         mal_rx_eob = mfdcr (maltxeobisr);
 988                         mtdcr (maltxeobisr, mal_rx_eob);
 989                         mtdcr (uic0sr, UIC_MTE);
 990                 }
 991                 /* handle MAL RX EOB  interupt from a receive */
 992                 /* check for EOB on valid channels            */
 993                 if (my_uic0msr & UIC_MRE) {
 994                         mal_rx_eob = mfdcr (malrxeobisr);
 995                         if ((mal_rx_eob & (0x80000000 >> hw_p->devnum)) != 0) { /* call emac routine for channel x */
 996                                 /* clear EOB
 997                                    mtdcr(malrxeobisr, mal_rx_eob); */
 998                                 enet_rcv (dev, emac_isr);
 999                                 /* indicate that we serviced an interrupt */
1000                                 serviced = 1;
1001                                 rc = 0;
1002                         }
1003                 }
1004                 mtdcr (uic0sr, UIC_MRE);        /* Clear */
1005                 mtdcr (uic1sr, UIC_MS | UIC_MTDE | UIC_MRDE);   /* Clear */
1006                 switch (hw_p->devnum) {
1007                 case 0:
1008                         mtdcr (uic1sr, UIC_ETH0);
1009                         break;
1010                 case 1:
1011                         mtdcr (uic1sr, UIC_ETH1);
1012                         break;
1013 #if defined (CONFIG_440GX)
1014                 case 2:
1015                         mtdcr (uic2sr, UIC_ETH2);
1016                         break;
1017                 case 3:
1018                         mtdcr (uic2sr, UIC_ETH3);
1019                         break;
1020 #endif /* CONFIG_440GX */
1021                 default:
1022                         break;
1023                 }
1024         } while (serviced);
1025
1026         return (rc);
1027 }
1028
1029 /*-----------------------------------------------------------------------------+
1030  *  MAL Error Routine
1031  *-----------------------------------------------------------------------------*/
1032 static void mal_err (struct eth_device *dev, unsigned long isr,
1033                      unsigned long uic, unsigned long maldef,
1034                      unsigned long mal_errr)
1035 {
1036         EMAC_440GX_HW_PST hw_p = dev->priv;
1037
1038         mtdcr (malesr, isr);    /* clear interrupt */
1039
1040         /* clear DE interrupt */
1041         mtdcr (maltxdeir, 0xC0000000);
1042         mtdcr (malrxdeir, 0x80000000);
1043
1044 #ifdef INFO_440_ENET
1045         printf ("\nMAL error occured.... ISR = %lx UIC = = %lx  MAL_DEF = %lx  MAL_ERR= %lx \n", isr, uic, maldef, mal_errr);
1046 #endif
1047
1048         eth_init (hw_p->bis);   /* start again... */
1049 }
1050
1051 /*-----------------------------------------------------------------------------+
1052  *  EMAC Error Routine
1053  *-----------------------------------------------------------------------------*/
1054 static void emac_err (struct eth_device *dev, unsigned long isr)
1055 {
1056         EMAC_440GX_HW_PST hw_p = dev->priv;
1057
1058         printf ("EMAC%d error occured.... ISR = %lx\n", hw_p->devnum, isr);
1059         out32 (EMAC_ISR + hw_p->hw_addr, isr);
1060 }
1061
1062 /*-----------------------------------------------------------------------------+
1063  *  enet_rcv() handles the ethernet receive data
1064  *-----------------------------------------------------------------------------*/
1065 static void enet_rcv (struct eth_device *dev, unsigned long malisr)
1066 {
1067         struct enet_frame *ef_ptr;
1068         unsigned long data_len;
1069         unsigned long rx_eob_isr;
1070         EMAC_440GX_HW_PST hw_p = dev->priv;
1071
1072         int handled = 0;
1073         int i;
1074         int loop_count = 0;
1075
1076         rx_eob_isr = mfdcr (malrxeobisr);
1077         if ((0x80000000 >> hw_p->devnum) & rx_eob_isr) {
1078                 /* clear EOB */
1079                 mtdcr (malrxeobisr, rx_eob_isr);
1080
1081                 /* EMAC RX done */
1082                 while (1) {     /* do all */
1083                         i = hw_p->rx_slot;
1084
1085                         if ((MAL_RX_CTRL_EMPTY & hw_p->rx[i].ctrl)
1086                             || (loop_count >= NUM_RX_BUFF))
1087                                 break;
1088                         loop_count++;
1089                         hw_p->rx_slot++;
1090                         if (NUM_RX_BUFF == hw_p->rx_slot)
1091                                 hw_p->rx_slot = 0;
1092                         handled++;
1093                         data_len = (unsigned long) hw_p->rx[i].data_len;        /* Get len */
1094                         if (data_len) {
1095                                 if (data_len > ENET_MAX_MTU)    /* Check len */
1096                                         data_len = 0;
1097                                 else {
1098                                         if (EMAC_RX_ERRORS & hw_p->rx[i].ctrl) {        /* Check Errors */
1099                                                 data_len = 0;
1100                                                 hw_p->stats.rx_err_log[hw_p->
1101                                                                        rx_err_index]
1102                                                         = hw_p->rx[i].ctrl;
1103                                                 hw_p->rx_err_index++;
1104                                                 if (hw_p->rx_err_index ==
1105                                                     MAX_ERR_LOG)
1106                                                         hw_p->rx_err_index =
1107                                                                 0;
1108                                         }       /* emac_erros */
1109                                 }       /* data_len < max mtu */
1110                         }       /* if data_len */
1111                         if (!data_len) {        /* no data */
1112                                 hw_p->rx[i].ctrl |= MAL_RX_CTRL_EMPTY;  /* Free Recv Buffer */
1113
1114                                 hw_p->stats.data_len_err++;     /* Error at Rx */
1115                         }
1116
1117                         /* !data_len */
1118                         /* AS.HARNOIS */
1119                         /* Check if user has already eaten buffer */
1120                         /* if not => ERROR */
1121                         else if (hw_p->rx_ready[hw_p->rx_i_index] != -1) {
1122                                 if (hw_p->is_receiving)
1123                                         printf ("ERROR : Receive buffers are full!\n");
1124                                 break;
1125                         } else {
1126                                 hw_p->stats.rx_frames++;
1127                                 hw_p->stats.rx += data_len;
1128                                 ef_ptr = (struct enet_frame *) hw_p->rx[i].
1129                                         data_ptr;
1130 #ifdef INFO_440_ENET
1131                                 hw_p->stats.pkts_rx++;
1132 #endif
1133                                 /* AS.HARNOIS
1134                                  * use ring buffer
1135                                  */
1136                                 hw_p->rx_ready[hw_p->rx_i_index] = i;
1137                                 hw_p->rx_i_index++;
1138                                 if (NUM_RX_BUFF == hw_p->rx_i_index)
1139                                         hw_p->rx_i_index = 0;
1140
1141                                 /* printf("X");  /|* test-only *|/ */
1142
1143                                 /*  AS.HARNOIS
1144                                  * free receive buffer only when
1145                                  * buffer has been handled (eth_rx)
1146                                  rx[i].ctrl |= MAL_RX_CTRL_EMPTY;
1147                                  */
1148                         }       /* if data_len */
1149                 }               /* while */
1150         }                       /* if EMACK_RXCHL */
1151 }
1152
1153
1154 static int ppc_440x_eth_rx (struct eth_device *dev)
1155 {
1156         int length;
1157         int user_index;
1158         unsigned long msr;
1159         EMAC_440GX_HW_PST hw_p = dev->priv;
1160
1161         hw_p->is_receiving = 1; /* tell driver */
1162
1163         for (;;) {
1164                 /* AS.HARNOIS
1165                  * use ring buffer and
1166                  * get index from rx buffer desciptor queue
1167                  */
1168                 user_index = hw_p->rx_ready[hw_p->rx_u_index];
1169                 if (user_index == -1) {
1170                         length = -1;
1171                         break;  /* nothing received - leave for() loop */
1172                 }
1173
1174                 msr = mfmsr ();
1175                 mtmsr (msr & ~(MSR_EE));
1176
1177                 length = hw_p->rx[user_index].data_len;
1178
1179                 /* Pass the packet up to the protocol layers. */
1180                 /*       NetReceive(NetRxPackets[rxIdx], length - 4); */
1181                 /*       NetReceive(NetRxPackets[i], length); */
1182                 NetReceive (NetRxPackets[user_index], length - 4);
1183                 /* Free Recv Buffer */
1184                 hw_p->rx[user_index].ctrl |= MAL_RX_CTRL_EMPTY;
1185                 /* Free rx buffer descriptor queue */
1186                 hw_p->rx_ready[hw_p->rx_u_index] = -1;
1187                 hw_p->rx_u_index++;
1188                 if (NUM_RX_BUFF == hw_p->rx_u_index)
1189                         hw_p->rx_u_index = 0;
1190
1191 #ifdef INFO_440_ENET
1192                 hw_p->stats.pkts_handled++;
1193 #endif
1194
1195                 mtmsr (msr);    /* Enable IRQ's */
1196         }
1197
1198         hw_p->is_receiving = 0; /* tell driver */
1199
1200         return length;
1201 }
1202
1203 int ppc_440x_eth_initialize (bd_t * bis)
1204 {
1205         static int virgin = 0;
1206         struct eth_device *dev;
1207         int eth_num = 0;
1208         EMAC_440GX_HW_PST hw = NULL;
1209
1210 #if defined(CONFIG_440GX)
1211         unsigned long pfc1;
1212
1213         mfsdr (sdr_pfc1, pfc1);
1214         pfc1 &= ~(0x01e00000);
1215         pfc1 |= 0x01200000;
1216         mtsdr (sdr_pfc1, pfc1);
1217 #endif
1218         /* set phy num and mode */
1219         bis->bi_phynum[0] = CONFIG_PHY_ADDR;
1220 #if defined(CONFIG_PHY1_ADDR)
1221         bis->bi_phynum[1] = CONFIG_PHY1_ADDR;
1222 #endif
1223 #if defined(CONFIG_440GX)
1224         bis->bi_phynum[2] = CONFIG_PHY2_ADDR;
1225         bis->bi_phynum[3] = CONFIG_PHY3_ADDR;
1226         bis->bi_phymode[0] = 0;
1227         bis->bi_phymode[1] = 0;
1228         bis->bi_phymode[2] = 2;
1229         bis->bi_phymode[3] = 2;
1230
1231 #if defined (CONFIG_440GX)
1232         ppc_440x_eth_setup_bridge(0, bis);
1233 #endif
1234 #endif
1235
1236         for (eth_num = 0; eth_num < EMAC_NUM_DEV; eth_num++) {
1237
1238                 /* See if we can actually bring up the interface, otherwise, skip it */
1239                 switch (eth_num) {
1240                 default:                /* fall through */
1241                 case 0:
1242                         if (memcmp (bis->bi_enetaddr, "\0\0\0\0\0\0", 6) == 0) {
1243                                 bis->bi_phymode[eth_num] = BI_PHYMODE_NONE;
1244                                 continue;
1245                         }
1246                         break;
1247 #ifdef CONFIG_HAS_ETH1
1248                 case 1:
1249                         if (memcmp (bis->bi_enet1addr, "\0\0\0\0\0\0", 6) == 0) {
1250                                 bis->bi_phymode[eth_num] = BI_PHYMODE_NONE;
1251                                 continue;
1252                         }
1253                         break;
1254 #endif
1255 #ifdef CONFIG_HAS_ETH2
1256                 case 2:
1257                         if (memcmp (bis->bi_enet2addr, "\0\0\0\0\0\0", 6) == 0) {
1258                                 bis->bi_phymode[eth_num] = BI_PHYMODE_NONE;
1259                                 continue;
1260                         }
1261                         break;
1262 #endif
1263 #ifdef CONFIG_HAS_ETH3
1264                 case 3:
1265                         if (memcmp (bis->bi_enet3addr, "\0\0\0\0\0\0", 6) == 0) {
1266                                 bis->bi_phymode[eth_num] = BI_PHYMODE_NONE;
1267                                 continue;
1268                         }
1269                         break;
1270 #endif
1271                 }
1272
1273                 /* Allocate device structure */
1274                 dev = (struct eth_device *) malloc (sizeof (*dev));
1275                 if (dev == NULL) {
1276                         printf ("ppc_440x_eth_initialize: "
1277                                 "Cannot allocate eth_device %d\n", eth_num);
1278                         return (-1);
1279                 }
1280                 memset(dev, 0, sizeof(*dev));
1281
1282                 /* Allocate our private use data */
1283                 hw = (EMAC_440GX_HW_PST) malloc (sizeof (*hw));
1284                 if (hw == NULL) {
1285                         printf ("ppc_440x_eth_initialize: "
1286                                 "Cannot allocate private hw data for eth_device %d",
1287                                 eth_num);
1288                         free (dev);
1289                         return (-1);
1290                 }
1291                 memset(hw, 0, sizeof(*hw));
1292
1293                 switch (eth_num) {
1294                 default:                /* fall through */
1295                 case 0:
1296                         hw->hw_addr = 0;
1297                         memcpy (dev->enetaddr, bis->bi_enetaddr, 6);
1298                         break;
1299 #ifdef CONFIG_HAS_ETH1
1300                 case 1:
1301                         hw->hw_addr = 0x100;
1302                         memcpy (dev->enetaddr, bis->bi_enet1addr, 6);
1303                         break;
1304 #endif
1305 #ifdef CONFIG_HAS_ETH2
1306                 case 2:
1307                         hw->hw_addr = 0x400;
1308                         memcpy (dev->enetaddr, bis->bi_enet2addr, 6);
1309                         break;
1310 #endif
1311 #ifdef CONFIG_HAS_ETH3
1312                 case 3:
1313                         hw->hw_addr = 0x600;
1314                         memcpy (dev->enetaddr, bis->bi_enet3addr, 6);
1315                         break;
1316 #endif
1317                 }
1318
1319                 hw->devnum = eth_num;
1320                 hw->print_speed = 1;
1321
1322                 sprintf (dev->name, "ppc_440x_eth%d", eth_num);
1323                 dev->priv = (void *) hw;
1324                 dev->init = ppc_440x_eth_init;
1325                 dev->halt = ppc_440x_eth_halt;
1326                 dev->send = ppc_440x_eth_send;
1327                 dev->recv = ppc_440x_eth_rx;
1328
1329                 if (0 == virgin) {
1330                         /* set the MAL IER ??? names may change with new spec ??? */
1331                         mal_ier =
1332                                 MAL_IER_DE | MAL_IER_NE | MAL_IER_TE |
1333                                 MAL_IER_OPBE | MAL_IER_PLBE;
1334                         mtdcr (malesr, 0xffffffff);     /* clear pending interrupts */
1335                         mtdcr (maltxdeir, 0xffffffff);  /* clear pending interrupts */
1336                         mtdcr (malrxdeir, 0xffffffff);  /* clear pending interrupts */
1337                         mtdcr (malier, mal_ier);
1338
1339                         /* install MAL interrupt handler */
1340                         irq_install_handler (VECNUM_MS,
1341                                              (interrupt_handler_t *) enetInt,
1342                                              dev);
1343                         irq_install_handler (VECNUM_MTE,
1344                                              (interrupt_handler_t *) enetInt,
1345                                              dev);
1346                         irq_install_handler (VECNUM_MRE,
1347                                              (interrupt_handler_t *) enetInt,
1348                                              dev);
1349                         irq_install_handler (VECNUM_TXDE,
1350                                              (interrupt_handler_t *) enetInt,
1351                                              dev);
1352                         irq_install_handler (VECNUM_RXDE,
1353                                              (interrupt_handler_t *) enetInt,
1354                                              dev);
1355                         virgin = 1;
1356                 }
1357
1358                 eth_register (dev);
1359
1360         }                       /* end for each supported device */
1361         return (1);
1362 }
1363 #endif /* CONFIG_440 && CONFIG_NET_MULTI */