git.sur5r.net Git - u-boot/blob - cpu/ppc4xx/4xx_enet.c

   1 /*-----------------------------------------------------------------------------+
   2  *
   3  *       This source code has been made available to you by IBM on an AS-IS
   4  *       basis.  Anyone receiving this source is licensed under IBM
   5  *       copyrights to use it in any way he or she deems fit, including
   6  *       copying it, modifying it, compiling it, and redistributing it either
   7  *       with or without modifications.  No license under IBM patents or
   8  *       patent applications is to be implied by the copyright license.
   9  *
  10  *       Any user of this software should understand that IBM cannot provide
  11  *       technical support for this software and will not be responsible for
  12  *       any consequences resulting from the use of this software.
  13  *
  14  *       Any person who transfers this source code or any derivative work
  15  *       must include the IBM copyright notice, this paragraph, and the
  16  *       preceding two paragraphs in the transferred software.
  17  *
  18  *       COPYRIGHT   I B M   CORPORATION 1995
  19  *       LICENSED MATERIAL  -  PROGRAM PROPERTY OF I B M
  20  *-----------------------------------------------------------------------------*/
  21 /*-----------------------------------------------------------------------------+
  22  *
  23  *  File Name:  enetemac.c
  24  *
  25  *  Function:   Device driver for the ethernet EMAC3 macro on the 405GP.
  26  *
  27  *  Author:     Mark Wisner
  28  *
  29  *  Change Activity-
  30  *
  31  *  Date        Description of Change                                       BY
  32  *  ---------   ---------------------                                       ---
  33  *  05-May-99   Created                                                     MKW
  34  *  27-Jun-99   Clean up                                                    JWB
  35  *  16-Jul-99   Added MAL error recovery and better IP packet handling      MKW
  36  *  29-Jul-99   Added Full duplex support                                   MKW
  37  *  06-Aug-99   Changed names for Mal CR reg                                MKW
  38  *  23-Aug-99   Turned off SYE when running at 10Mbs                        MKW
  39  *  24-Aug-99   Marked descriptor empty after call_xlc                      MKW
  40  *  07-Sep-99   Set MAL RX buffer size reg to ENET_MAX_MTU_ALIGNED / 16     MCG
  41  *              to avoid chaining maximum sized packets. Push starting
  42  *              RX descriptor address up to the next cache line boundary.
  43  *  16-Jan-00   Added support for booting with IP of 0x0                    MKW
  44  *  15-Mar-00   Updated enetInit() to enable broadcast addresses in the
  45  *              EMAC_RXM register.                                          JWB
  46  *  12-Mar-01   anne-sophie.harnois@nextream.fr
  47  *               - Variables are compatible with those already defined in
  48  *                include/net.h
  49  *              - Receive buffer descriptor ring is used to send buffers
  50  *                to the user
  51  *              - Info print about send/received/handled packet number if
  52  *                INFO_405_ENET is set
  53  *  17-Apr-01   stefan.roese@esd-electronics.com
  54  *              - MAL reset in "eth_halt" included
  55  *              - Enet speed and duplex output now in one line
  56  *  08-May-01   stefan.roese@esd-electronics.com
  57  *              - MAL error handling added (eth_init called again)
  58  *  13-Nov-01   stefan.roese@esd-electronics.com
  59  *              - Set IST bit in EMAC_M1 reg upon 100MBit or full duplex
  60  *  04-Jan-02   stefan.roese@esd-electronics.com
  61  *              - Wait for PHY auto negotiation to complete added
  62  *  06-Feb-02   stefan.roese@esd-electronics.com
  63  *              - Bug fixed in waiting for auto negotiation to complete
  64  *  26-Feb-02   stefan.roese@esd-electronics.com
  65  *              - rx and tx buffer descriptors now allocated (no fixed address
  66  *                used anymore)
  67  *  17-Jun-02   stefan.roese@esd-electronics.com
  68  *              - MAL error debug printf 'M' removed (rx de interrupt may
  69  *                occur upon many incoming packets with only 4 rx buffers).
  70  *-----------------------------------------------------------------------------*
  71  *  17-Nov-03   travis.sawyer@sandburst.com
  72  *              - ported from 405gp_enet.c to utilized upto 4 EMAC ports
  73  *                in the 440GX.  This port should work with the 440GP
  74  *                (2 EMACs) also
  75  *  15-Aug-05   sr@denx.de
  76  *              - merged 405gp_enet.c and 440gx_enet.c to generic 4xx_enet.c
  77                   now handling all 4xx cpu's.
  78  *-----------------------------------------------------------------------------*/
  79
  80 #include <config.h>
  81 #include <common.h>
  82 #include <net.h>
  83 #include <asm/processor.h>
  84 #include <asm/io.h>
  85 #include <asm/cache.h>
  86 #include <asm/mmu.h>
  87 #include <commproc.h>
  88 #include <ppc4xx.h>
  89 #include <ppc4xx_enet.h>
  90 #include <405_mal.h>
  91 #include <miiphy.h>
  92 #include <malloc.h>
  93 #include <asm/ppc4xx-intvec.h>
  94
  95 /*
  96  * Only compile for platform with AMCC EMAC ethernet controller and
  97  * network support enabled.
  98  * Remark: CONFIG_405 describes Xilinx PPC405 FPGA without EMAC controller!
  99  */
 100 #if defined(CONFIG_CMD_NET) && !defined(CONFIG_405) && !defined(CONFIG_IOP480)
 101
 102 #if !(defined(CONFIG_MII) || defined(CONFIG_CMD_MII))
 103 #error "CONFIG_MII has to be defined!"
 104 #endif
 105
 106 #if defined(CONFIG_NETCONSOLE) && !defined(CONFIG_NET_MULTI)
 107 #error "CONFIG_NET_MULTI has to be defined for NetConsole"
 108 #endif
 109
 110 #define EMAC_RESET_TIMEOUT 1000 /* 1000 ms reset timeout */
 111 #define PHY_AUTONEGOTIATE_TIMEOUT 5000  /* 5000 ms autonegotiate timeout */
 112
 113 /* Ethernet Transmit and Receive Buffers */
 114 /* AS.HARNOIS
 115  * In the same way ENET_MAX_MTU and ENET_MAX_MTU_ALIGNED are set from
 116  * PKTSIZE and PKTSIZE_ALIGN (include/net.h)
 117  */
 118 #define ENET_MAX_MTU           PKTSIZE
 119 #define ENET_MAX_MTU_ALIGNED   PKTSIZE_ALIGN
 120
 121 /*-----------------------------------------------------------------------------+
 122  * Defines for MAL/EMAC interrupt conditions as reported in the UIC (Universal
 123  * Interrupt Controller).
 124  *-----------------------------------------------------------------------------*/
 125 #define MAL_UIC_ERR ( UIC_MAL_SERR | UIC_MAL_TXDE  | UIC_MAL_RXDE)
 126 #define MAL_UIC_DEF  (UIC_MAL_RXEOB | MAL_UIC_ERR)
 127 #define EMAC_UIC_DEF UIC_ENET
 128 #define EMAC_UIC_DEF1 UIC_ENET1
 129 #define SEL_UIC_DEF(p) (p ? UIC_ENET1 : UIC_ENET )
 130
 131 #undef INFO_4XX_ENET
 132
 133 #define BI_PHYMODE_NONE  0
 134 #define BI_PHYMODE_ZMII  1
 135 #define BI_PHYMODE_RGMII 2
 136 #define BI_PHYMODE_GMII  3
 137 #define BI_PHYMODE_RTBI  4
 138 #define BI_PHYMODE_TBI   5
 139 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 140     defined(CONFIG_405EX)
 141 #define BI_PHYMODE_SMII  6
 142 #define BI_PHYMODE_MII   7
 143 #endif
 144
 145 #if defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 146     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 147     defined(CONFIG_405EX)
 148 #define SDR0_MFR_ETH_CLK_SEL_V(n)       ((0x01<<27) / (n+1))
 149 #endif
 150
 151 /*-----------------------------------------------------------------------------+
 152  * Global variables. TX and RX descriptors and buffers.
 153  *-----------------------------------------------------------------------------*/
 154 /* IER globals */
 155 static uint32_t mal_ier;
 156
 157 #if !defined(CONFIG_NET_MULTI)
 158 struct eth_device *emac0_dev = NULL;
 159 #endif
 160
 161 /*
 162  * Get count of EMAC devices (doesn't have to be the max. possible number
 163  * supported by the cpu)
 164  *
 165  * CONFIG_BOARD_EMAC_COUNT added so now a "dynamic" way to configure the
 166  * EMAC count is possible. As it is needed for the Kilauea/Haleakala
 167  * 405EX/405EXr eval board, using the same binary.
 168  */
 169 #if defined(CONFIG_BOARD_EMAC_COUNT)
 170 #define LAST_EMAC_NUM   board_emac_count()
 171 #else /* CONFIG_BOARD_EMAC_COUNT */
 172 #if defined(CONFIG_HAS_ETH3)
 173 #define LAST_EMAC_NUM   4
 174 #elif defined(CONFIG_HAS_ETH2)
 175 #define LAST_EMAC_NUM   3
 176 #elif defined(CONFIG_HAS_ETH1)
 177 #define LAST_EMAC_NUM   2
 178 #else
 179 #define LAST_EMAC_NUM   1
 180 #endif
 181 #endif /* CONFIG_BOARD_EMAC_COUNT */
 182
 183 /* normal boards start with EMAC0 */
 184 #if !defined(CONFIG_EMAC_NR_START)
 185 #define CONFIG_EMAC_NR_START    0
 186 #endif
 187
 188 #if defined(CONFIG_405EX) || defined(CONFIG_440EPX)
 189 #define ETH_IRQ_NUM(dev)        (VECNUM_ETH0 + ((dev)))
 190 #else
 191 #define ETH_IRQ_NUM(dev)        (VECNUM_ETH0 + ((dev) * 2))
 192 #endif
 193
 194 #define MAL_RX_DESC_SIZE        2048
 195 #define MAL_TX_DESC_SIZE        2048
 196 #define MAL_ALLOC_SIZE          (MAL_TX_DESC_SIZE + MAL_RX_DESC_SIZE)
 197
 198 /*-----------------------------------------------------------------------------+
 199  * Prototypes and externals.
 200  *-----------------------------------------------------------------------------*/
 201 static void enet_rcv (struct eth_device *dev, unsigned long malisr);
 202
 203 int enetInt (struct eth_device *dev);
 204 static void mal_err (struct eth_device *dev, unsigned long isr,
 205                      unsigned long uic, unsigned long maldef,
 206                      unsigned long mal_errr);
 207 static void emac_err (struct eth_device *dev, unsigned long isr);
 208
 209 extern int phy_setup_aneg (char *devname, unsigned char addr);
 210 extern int emac4xx_miiphy_read (char *devname, unsigned char addr,
 211                 unsigned char reg, unsigned short *value);
 212 extern int emac4xx_miiphy_write (char *devname, unsigned char addr,
 213                 unsigned char reg, unsigned short value);
 214
 215 int board_emac_count(void);
 216
 217 /*-----------------------------------------------------------------------------+
 218 | ppc_4xx_eth_halt
 219 | Disable MAL channel, and EMACn
 220 +-----------------------------------------------------------------------------*/
 221 static void ppc_4xx_eth_halt (struct eth_device *dev)
 222 {
 223         EMAC_4XX_HW_PST hw_p = dev->priv;
 224         uint32_t failsafe = 10000;
 225 #if defined(CONFIG_440SPE) || \
 226     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 227     defined(CONFIG_405EX)
 228         unsigned long mfr;
 229 #endif
 230
 231         out_be32((void *)EMAC_IER + hw_p->hw_addr, 0x00000000); /* disable emac interrupts */
 232
 233         /* 1st reset MAL channel */
 234         /* Note: writing a 0 to a channel has no effect */
 235 #if defined(CONFIG_405EP) || defined(CONFIG_440EP) || defined(CONFIG_440GR)
 236         mtdcr (maltxcarr, (MAL_CR_MMSR >> (hw_p->devnum * 2)));
 237 #else
 238         mtdcr (maltxcarr, (MAL_CR_MMSR >> hw_p->devnum));
 239 #endif
 240         mtdcr (malrxcarr, (MAL_CR_MMSR >> hw_p->devnum));
 241
 242         /* wait for reset */
 243         while (mfdcr (malrxcasr) & (MAL_CR_MMSR >> hw_p->devnum)) {
 244                 udelay (1000);  /* Delay 1 MS so as not to hammer the register */
 245                 failsafe--;
 246                 if (failsafe == 0)
 247                         break;
 248         }
 249
 250         /* EMAC RESET */
 251 #if defined(CONFIG_440SPE) || \
 252     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 253     defined(CONFIG_405EX)
 254         /* provide clocks for EMAC internal loopback  */
 255         mfsdr (sdr_mfr, mfr);
 256         mfr |= SDR0_MFR_ETH_CLK_SEL_V(hw_p->devnum);
 257         mtsdr(sdr_mfr, mfr);
 258 #endif
 259
 260         out_be32((void *)EMAC_M0 + hw_p->hw_addr, EMAC_M0_SRST);
 261
 262 #if defined(CONFIG_440SPE) || \
 263     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 264     defined(CONFIG_405EX)
 265         /* remove clocks for EMAC internal loopback  */
 266         mfsdr (sdr_mfr, mfr);
 267         mfr &= ~SDR0_MFR_ETH_CLK_SEL_V(hw_p->devnum);
 268         mtsdr(sdr_mfr, mfr);
 269 #endif
 270
 271
 272 #ifndef CONFIG_NETCONSOLE
 273         hw_p->print_speed = 1;  /* print speed message again next time */
 274 #endif
 275
 276         return;
 277 }
 278
 279 #if defined (CONFIG_440GX)
 280 int ppc_4xx_eth_setup_bridge(int devnum, bd_t * bis)
 281 {
 282         unsigned long pfc1;
 283         unsigned long zmiifer;
 284         unsigned long rmiifer;
 285
 286         mfsdr(sdr_pfc1, pfc1);
 287         pfc1 = SDR0_PFC1_EPS_DECODE(pfc1);
 288
 289         zmiifer = 0;
 290         rmiifer = 0;
 291
 292         switch (pfc1) {
 293         case 1:
 294                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(0);
 295                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(1);
 296                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(2);
 297                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(3);
 298                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 299                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 300                 bis->bi_phymode[2] = BI_PHYMODE_ZMII;
 301                 bis->bi_phymode[3] = BI_PHYMODE_ZMII;
 302                 break;
 303         case 2:
 304                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(0);
 305                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(1);
 306                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(2);
 307                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(3);
 308                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 309                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 310                 bis->bi_phymode[2] = BI_PHYMODE_ZMII;
 311                 bis->bi_phymode[3] = BI_PHYMODE_ZMII;
 312                 break;
 313         case 3:
 314                 zmiifer |= ZMII_FER_RMII << ZMII_FER_V(0);
 315                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V(2);
 316                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 317                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 318                 bis->bi_phymode[2] = BI_PHYMODE_RGMII;
 319                 bis->bi_phymode[3] = BI_PHYMODE_NONE;
 320                 break;
 321         case 4:
 322                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(0);
 323                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V(1);
 324                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V (2);
 325                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V (3);
 326                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 327                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 328                 bis->bi_phymode[2] = BI_PHYMODE_RGMII;
 329                 bis->bi_phymode[3] = BI_PHYMODE_RGMII;
 330                 break;
 331         case 5:
 332                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (0);
 333                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (1);
 334                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (2);
 335                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V(3);
 336                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 337                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 338                 bis->bi_phymode[2] = BI_PHYMODE_ZMII;
 339                 bis->bi_phymode[3] = BI_PHYMODE_RGMII;
 340                 break;
 341         case 6:
 342                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (0);
 343                 zmiifer |= ZMII_FER_SMII << ZMII_FER_V (1);
 344                 rmiifer |= RGMII_FER_RGMII << RGMII_FER_V(2);
 345                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 346                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 347                 bis->bi_phymode[2] = BI_PHYMODE_RGMII;
 348                 break;
 349         case 0:
 350         default:
 351                 zmiifer = ZMII_FER_MII << ZMII_FER_V(devnum);
 352                 rmiifer = 0x0;
 353                 bis->bi_phymode[0] = BI_PHYMODE_ZMII;
 354                 bis->bi_phymode[1] = BI_PHYMODE_ZMII;
 355                 bis->bi_phymode[2] = BI_PHYMODE_ZMII;
 356                 bis->bi_phymode[3] = BI_PHYMODE_ZMII;
 357                 break;
 358         }
 359
 360         /* Ensure we setup mdio for this devnum and ONLY this devnum */
 361         zmiifer |= (ZMII_FER_MDI) << ZMII_FER_V(devnum);
 362
 363         out_be32((void *)ZMII_FER, zmiifer);
 364         out_be32((void *)RGMII_FER, rmiifer);
 365
 366         return ((int)pfc1);
 367 }
 368 #endif  /* CONFIG_440_GX */
 369
 370 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX)
 371 int ppc_4xx_eth_setup_bridge(int devnum, bd_t * bis)
 372 {
 373         unsigned long zmiifer=0x0;
 374         unsigned long pfc1;
 375
 376         mfsdr(sdr_pfc1, pfc1);
 377         pfc1 &= SDR0_PFC1_SELECT_MASK;
 378
 379         switch (pfc1) {
 380         case SDR0_PFC1_SELECT_CONFIG_2:
 381                 /* 1 x GMII port */
 382                 out_be32((void *)ZMII_FER, 0x00);
 383                 out_be32((void *)RGMII_FER, 0x00000037);
 384                 bis->bi_phymode[0] = BI_PHYMODE_GMII;
 385                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 386                 break;
 387         case SDR0_PFC1_SELECT_CONFIG_4:
 388                 /* 2 x RGMII ports */
 389                 out_be32((void *)ZMII_FER, 0x00);
 390                 out_be32((void *)RGMII_FER, 0x00000055);
 391                 bis->bi_phymode[0] = BI_PHYMODE_RGMII;
 392                 bis->bi_phymode[1] = BI_PHYMODE_RGMII;
 393                 break;
 394         case SDR0_PFC1_SELECT_CONFIG_6:
 395                 /* 2 x SMII ports */
 396                 out_be32((void *)ZMII_FER,
 397                          ((ZMII_FER_SMII) << ZMII_FER_V(0)) |
 398                          ((ZMII_FER_SMII) << ZMII_FER_V(1)));
 399                 out_be32((void *)RGMII_FER, 0x00000000);
 400                 bis->bi_phymode[0] = BI_PHYMODE_SMII;
 401                 bis->bi_phymode[1] = BI_PHYMODE_SMII;
 402                 break;
 403         case SDR0_PFC1_SELECT_CONFIG_1_2:
 404                 /* only 1 x MII supported */
 405                 out_be32((void *)ZMII_FER, (ZMII_FER_MII) << ZMII_FER_V(0));
 406                 out_be32((void *)RGMII_FER, 0x00000000);
 407                 bis->bi_phymode[0] = BI_PHYMODE_MII;
 408                 bis->bi_phymode[1] = BI_PHYMODE_NONE;
 409                 break;
 410         default:
 411                 break;
 412         }
 413
 414         /* Ensure we setup mdio for this devnum and ONLY this devnum */
 415         zmiifer = in_be32((void *)ZMII_FER);
 416         zmiifer |= (ZMII_FER_MDI) << ZMII_FER_V(devnum);
 417         out_be32((void *)ZMII_FER, zmiifer);
 418
 419         return ((int)0x0);
 420 }
 421 #endif  /* CONFIG_440EPX */
 422
 423 #if defined(CONFIG_405EX)
 424 int ppc_4xx_eth_setup_bridge(int devnum, bd_t * bis)
 425 {
 426         u32 gmiifer = 0;
 427
 428         /*
 429          * Right now only 2*RGMII is supported. Please extend when needed.
 430          * sr - 2007-09-19
 431          */
 432         switch (1) {
 433         case 1:
 434                 /* 2 x RGMII ports */
 435                 out_be32((void *)RGMII_FER, 0x00000055);
 436                 bis->bi_phymode[0] = BI_PHYMODE_RGMII;
 437                 bis->bi_phymode[1] = BI_PHYMODE_RGMII;
 438                 break;
 439         case 2:
 440                 /* 2 x SMII ports */
 441                 break;
 442         default:
 443                 break;
 444         }
 445
 446         /* Ensure we setup mdio for this devnum and ONLY this devnum */
 447         gmiifer = in_be32((void *)RGMII_FER);
 448         gmiifer |= (1 << (19-devnum));
 449         out_be32((void *)RGMII_FER, gmiifer);
 450
 451         return ((int)0x0);
 452 }
 453 #endif  /* CONFIG_405EX */
 454
 455 static inline void *malloc_aligned(u32 size, u32 align)
 456 {
 457         return (void *)(((u32)malloc(size + align) + align - 1) &
 458                         ~(align - 1));
 459 }
 460
 461 static int ppc_4xx_eth_init (struct eth_device *dev, bd_t * bis)
 462 {
 463         int i;
 464         unsigned long reg = 0;
 465         unsigned long msr;
 466         unsigned long speed;
 467         unsigned long duplex;
 468         unsigned long failsafe;
 469         unsigned mode_reg;
 470         unsigned short devnum;
 471         unsigned short reg_short;
 472 #if defined(CONFIG_440GX) || \
 473     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 474     defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 475     defined(CONFIG_405EX)
 476         sys_info_t sysinfo;
 477 #if defined(CONFIG_440GX) || defined(CONFIG_440SPE) || \
 478     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 479     defined(CONFIG_405EX)
 480         int ethgroup = -1;
 481 #endif
 482 #endif
 483 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 484     defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 485     defined(CONFIG_405EX)
 486         unsigned long mfr;
 487 #endif
 488         u32 bd_cached;
 489         u32 bd_uncached = 0;
 490 #ifdef CONFIG_4xx_DCACHE
 491         static u32 last_used_ea = 0;
 492 #endif
 493
 494         EMAC_4XX_HW_PST hw_p = dev->priv;
 495
 496         /* before doing anything, figure out if we have a MAC address */
 497         /* if not, bail */
 498         if (memcmp (dev->enetaddr, "\0\0\0\0\0\0", 6) == 0) {
 499                 printf("ERROR: ethaddr not set!\n");
 500                 return -1;
 501         }
 502
 503 #if defined(CONFIG_440GX) || \
 504     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 505     defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 506     defined(CONFIG_405EX)
 507         /* Need to get the OPB frequency so we can access the PHY */
 508         get_sys_info (&sysinfo);
 509 #endif
 510
 511         msr = mfmsr ();
 512         mtmsr (msr & ~(MSR_EE));        /* disable interrupts */
 513
 514         devnum = hw_p->devnum;
 515
 516 #ifdef INFO_4XX_ENET
 517         /* AS.HARNOIS
 518          * We should have :
 519          * hw_p->stats.pkts_handled <=  hw_p->stats.pkts_rx <= hw_p->stats.pkts_handled+PKTBUFSRX
 520          * In the most cases hw_p->stats.pkts_handled = hw_p->stats.pkts_rx, but it
 521          * is possible that new packets (without relationship with
 522          * current transfer) have got the time to arrived before
 523          * netloop calls eth_halt
 524          */
 525         printf ("About preceeding transfer (eth%d):\n"
 526                 "- Sent packet number %d\n"
 527                 "- Received packet number %d\n"
 528                 "- Handled packet number %d\n",
 529                 hw_p->devnum,
 530                 hw_p->stats.pkts_tx,
 531                 hw_p->stats.pkts_rx, hw_p->stats.pkts_handled);
 532
 533         hw_p->stats.pkts_tx = 0;
 534         hw_p->stats.pkts_rx = 0;
 535         hw_p->stats.pkts_handled = 0;
 536         hw_p->print_speed = 1;  /* print speed message again next time */
 537 #endif
 538
 539         hw_p->tx_err_index = 0; /* Transmit Error Index for tx_err_log */
 540         hw_p->rx_err_index = 0; /* Receive Error Index for rx_err_log */
 541
 542         hw_p->rx_slot = 0;      /* MAL Receive Slot */
 543         hw_p->rx_i_index = 0;   /* Receive Interrupt Queue Index */
 544         hw_p->rx_u_index = 0;   /* Receive User Queue Index */
 545
 546         hw_p->tx_slot = 0;      /* MAL Transmit Slot */
 547         hw_p->tx_i_index = 0;   /* Transmit Interrupt Queue Index */
 548         hw_p->tx_u_index = 0;   /* Transmit User Queue Index */
 549
 550 #if defined(CONFIG_440) && !defined(CONFIG_440SP) && !defined(CONFIG_440SPE)
 551         /* set RMII mode */
 552         /* NOTE: 440GX spec states that mode is mutually exclusive */
 553         /* NOTE: Therefore, disable all other EMACS, since we handle */
 554         /* NOTE: only one emac at a time */
 555         reg = 0;
 556         out_be32((void *)ZMII_FER, 0);
 557         udelay (100);
 558
 559 #if defined(CONFIG_440EP) || defined(CONFIG_440GR)
 560         out_be32((void *)ZMII_FER, (ZMII_FER_RMII | ZMII_FER_MDI) << ZMII_FER_V (devnum));
 561 #elif defined(CONFIG_440GX) || defined(CONFIG_440EPX) || defined(CONFIG_440GRX)
 562         ethgroup = ppc_4xx_eth_setup_bridge(devnum, bis);
 563 #elif defined(CONFIG_440GP)
 564         /* set RMII mode */
 565         out_be32((void *)ZMII_FER, ZMII_RMII | ZMII_MDI0);
 566 #else
 567         if ((devnum == 0) || (devnum == 1)) {
 568                 out_be32((void *)ZMII_FER, (ZMII_FER_SMII | ZMII_FER_MDI) << ZMII_FER_V (devnum));
 569         } else { /* ((devnum == 2) || (devnum == 3)) */
 570                 out_be32((void *)ZMII_FER, ZMII_FER_MDI << ZMII_FER_V (devnum));
 571                 out_be32((void *)RGMII_FER, ((RGMII_FER_RGMII << RGMII_FER_V (2)) |
 572                                              (RGMII_FER_RGMII << RGMII_FER_V (3))));
 573         }
 574 #endif
 575
 576         out_be32((void *)ZMII_SSR, ZMII_SSR_SP << ZMII_SSR_V(devnum));
 577 #endif /* defined(CONFIG_440) && !defined(CONFIG_440SP) */
 578 #if defined(CONFIG_405EX)
 579         ethgroup = ppc_4xx_eth_setup_bridge(devnum, bis);
 580 #endif
 581
 582         __asm__ volatile ("eieio");
 583
 584         /* reset emac so we have access to the phy */
 585 #if defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 586     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 587     defined(CONFIG_405EX)
 588         /* provide clocks for EMAC internal loopback  */
 589         mfsdr (sdr_mfr, mfr);
 590         mfr |= SDR0_MFR_ETH_CLK_SEL_V(devnum);
 591         mtsdr(sdr_mfr, mfr);
 592 #endif
 593
 594         out_be32((void *)EMAC_M0 + hw_p->hw_addr, EMAC_M0_SRST);
 595
 596         failsafe = 1000;
 597         while ((in_be32((void *)EMAC_M0 + hw_p->hw_addr) & (EMAC_M0_SRST)) && failsafe) {
 598                 udelay (1000);
 599                 failsafe--;
 600         }
 601         if (failsafe <= 0)
 602                 printf("\nProblem resetting EMAC!\n");
 603
 604 #if defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 605     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 606     defined(CONFIG_405EX)
 607         /* remove clocks for EMAC internal loopback  */
 608         mfsdr (sdr_mfr, mfr);
 609         mfr &= ~SDR0_MFR_ETH_CLK_SEL_V(devnum);
 610         mtsdr(sdr_mfr, mfr);
 611 #endif
 612
 613 #if defined(CONFIG_440GX) || \
 614     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 615     defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 616     defined(CONFIG_405EX)
 617         /* Whack the M1 register */
 618         mode_reg = 0x0;
 619         mode_reg &= ~0x00000038;
 620         if (sysinfo.freqOPB <= 50000000);
 621         else if (sysinfo.freqOPB <= 66666667)
 622                 mode_reg |= EMAC_M1_OBCI_66;
 623         else if (sysinfo.freqOPB <= 83333333)
 624                 mode_reg |= EMAC_M1_OBCI_83;
 625         else if (sysinfo.freqOPB <= 100000000)
 626                 mode_reg |= EMAC_M1_OBCI_100;
 627         else
 628                 mode_reg |= EMAC_M1_OBCI_GT100;
 629
 630         out_be32((void *)EMAC_M1 + hw_p->hw_addr, mode_reg);
 631 #endif /* defined(CONFIG_440GX) || defined(CONFIG_440SP) */
 632
 633         /* wait for PHY to complete auto negotiation */
 634         reg_short = 0;
 635 #ifndef CONFIG_CS8952_PHY
 636         switch (devnum) {
 637         case 0:
 638                 reg = CONFIG_PHY_ADDR;
 639                 break;
 640 #if defined (CONFIG_PHY1_ADDR)
 641         case 1:
 642                 reg = CONFIG_PHY1_ADDR;
 643                 break;
 644 #endif
 645 #if defined (CONFIG_440GX)
 646         case 2:
 647                 reg = CONFIG_PHY2_ADDR;
 648                 break;
 649         case 3:
 650                 reg = CONFIG_PHY3_ADDR;
 651                 break;
 652 #endif
 653         default:
 654                 reg = CONFIG_PHY_ADDR;
 655                 break;
 656         }
 657
 658         bis->bi_phynum[devnum] = reg;
 659
 660 #if defined(CONFIG_PHY_RESET)
 661         /*
 662          * Reset the phy, only if its the first time through
 663          * otherwise, just check the speeds & feeds
 664          */
 665         if (hw_p->first_init == 0) {
 666 #if defined(CONFIG_M88E1111_PHY)
 667                 miiphy_write (dev->name, reg, 0x14, 0x0ce3);
 668                 miiphy_write (dev->name, reg, 0x18, 0x4101);
 669                 miiphy_write (dev->name, reg, 0x09, 0x0e00);
 670                 miiphy_write (dev->name, reg, 0x04, 0x01e1);
 671 #endif
 672                 miiphy_reset (dev->name, reg);
 673
 674 #if defined(CONFIG_440GX) || \
 675     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 676     defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 677     defined(CONFIG_405EX)
 678
 679 #if defined(CONFIG_CIS8201_PHY)
 680                 /*
 681                  * Cicada 8201 PHY needs to have an extended register whacked
 682                  * for RGMII mode.
 683                  */
 684                 if (((devnum == 2) || (devnum == 3)) && (4 == ethgroup)) {
 685 #if defined(CONFIG_CIS8201_SHORT_ETCH)
 686                         miiphy_write (dev->name, reg, 23, 0x1300);
 687 #else
 688                         miiphy_write (dev->name, reg, 23, 0x1000);
 689 #endif
 690                         /*
 691                          * Vitesse VSC8201/Cicada CIS8201 errata:
 692                          * Interoperability problem with Intel 82547EI phys
 693                          * This work around (provided by Vitesse) changes
 694                          * the default timer convergence from 8ms to 12ms
 695                          */
 696                         miiphy_write (dev->name, reg, 0x1f, 0x2a30);
 697                         miiphy_write (dev->name, reg, 0x08, 0x0200);
 698                         miiphy_write (dev->name, reg, 0x1f, 0x52b5);
 699                         miiphy_write (dev->name, reg, 0x02, 0x0004);
 700                         miiphy_write (dev->name, reg, 0x01, 0x0671);
 701                         miiphy_write (dev->name, reg, 0x00, 0x8fae);
 702                         miiphy_write (dev->name, reg, 0x1f, 0x2a30);
 703                         miiphy_write (dev->name, reg, 0x08, 0x0000);
 704                         miiphy_write (dev->name, reg, 0x1f, 0x0000);
 705                         /* end Vitesse/Cicada errata */
 706                 }
 707 #endif
 708
 709 #if defined(CONFIG_ET1011C_PHY)
 710                 /*
 711                  * Agere ET1011c PHY needs to have an extended register whacked
 712                  * for RGMII mode.
 713                  */
 714                 if (((devnum == 2) || (devnum ==3)) && (4 == ethgroup)) {
 715                         miiphy_read (dev->name, reg, 0x16, &reg_short);
 716                         reg_short &= ~(0x7);
 717                         reg_short |= 0x6;       /* RGMII DLL Delay*/
 718                         miiphy_write (dev->name, reg, 0x16, reg_short);
 719
 720                         miiphy_read (dev->name, reg, 0x17, &reg_short);
 721                         reg_short &= ~(0x40);
 722                         miiphy_write (dev->name, reg, 0x17, reg_short);
 723
 724                         miiphy_write(dev->name, reg, 0x1c, 0x74f0);
 725                 }
 726 #endif
 727
 728 #endif
 729                 /* Start/Restart autonegotiation */
 730                 phy_setup_aneg (dev->name, reg);
 731                 udelay (1000);
 732         }
 733 #endif /* defined(CONFIG_PHY_RESET) */
 734
 735         miiphy_read (dev->name, reg, PHY_BMSR, &reg_short);
 736
 737         /*
 738          * Wait if PHY is capable of autonegotiation and autonegotiation is not complete
 739          */
 740         if ((reg_short & PHY_BMSR_AUTN_ABLE)
 741             && !(reg_short & PHY_BMSR_AUTN_COMP)) {
 742                 puts ("Waiting for PHY auto negotiation to complete");
 743                 i = 0;
 744                 while (!(reg_short & PHY_BMSR_AUTN_COMP)) {
 745                         /*
 746                          * Timeout reached ?
 747                          */
 748                         if (i > PHY_AUTONEGOTIATE_TIMEOUT) {
 749                                 puts (" TIMEOUT !\n");
 750                                 break;
 751                         }
 752
 753                         if ((i++ % 1000) == 0) {
 754                                 putc ('.');
 755                         }
 756                         udelay (1000);  /* 1 ms */
 757                         miiphy_read (dev->name, reg, PHY_BMSR, &reg_short);
 758
 759                 }
 760                 puts (" done\n");
 761                 udelay (500000);        /* another 500 ms (results in faster booting) */
 762         }
 763 #endif /* #ifndef CONFIG_CS8952_PHY */
 764
 765         speed = miiphy_speed (dev->name, reg);
 766         duplex = miiphy_duplex (dev->name, reg);
 767
 768         if (hw_p->print_speed) {
 769                 hw_p->print_speed = 0;
 770                 printf ("ENET Speed is %d Mbps - %s duplex connection (EMAC%d)\n",
 771                         (int) speed, (duplex == HALF) ? "HALF" : "FULL",
 772                         hw_p->devnum);
 773         }
 774
 775 #if defined(CONFIG_440) && !defined(CONFIG_440SP) && !defined(CONFIG_440SPE) && \
 776     !defined(CONFIG_440EPX) && !defined(CONFIG_440GRX)
 777 #if defined(CONFIG_440EP) || defined(CONFIG_440GR)
 778         mfsdr(sdr_mfr, reg);
 779         if (speed == 100) {
 780                 reg = (reg & ~SDR0_MFR_ZMII_MODE_MASK) | SDR0_MFR_ZMII_MODE_RMII_100M;
 781         } else {
 782                 reg = (reg & ~SDR0_MFR_ZMII_MODE_MASK) | SDR0_MFR_ZMII_MODE_RMII_10M;
 783         }
 784         mtsdr(sdr_mfr, reg);
 785 #endif
 786
 787         /* Set ZMII/RGMII speed according to the phy link speed */
 788         reg = in_be32((void *)ZMII_SSR);
 789         if ( (speed == 100) || (speed == 1000) )
 790                 out_be32((void *)ZMII_SSR, reg | (ZMII_SSR_SP << ZMII_SSR_V (devnum)));
 791         else
 792                 out_be32((void *)ZMII_SSR, reg & (~(ZMII_SSR_SP << ZMII_SSR_V (devnum))));
 793
 794         if ((devnum == 2) || (devnum == 3)) {
 795                 if (speed == 1000)
 796                         reg = (RGMII_SSR_SP_1000MBPS << RGMII_SSR_V (devnum));
 797                 else if (speed == 100)
 798                         reg = (RGMII_SSR_SP_100MBPS << RGMII_SSR_V (devnum));
 799                 else if (speed == 10)
 800                         reg = (RGMII_SSR_SP_10MBPS << RGMII_SSR_V (devnum));
 801                 else {
 802                         printf("Error in RGMII Speed\n");
 803                         return -1;
 804                 }
 805                 out_be32((void *)RGMII_SSR, reg);
 806         }
 807 #endif /* defined(CONFIG_440) && !defined(CONFIG_440SP) */
 808
 809 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 810     defined(CONFIG_405EX)
 811         if (speed == 1000)
 812                 reg = (RGMII_SSR_SP_1000MBPS << RGMII_SSR_V (devnum));
 813         else if (speed == 100)
 814                 reg = (RGMII_SSR_SP_100MBPS << RGMII_SSR_V (devnum));
 815         else if (speed == 10)
 816                 reg = (RGMII_SSR_SP_10MBPS << RGMII_SSR_V (devnum));
 817         else {
 818                 printf("Error in RGMII Speed\n");
 819                 return -1;
 820         }
 821         out_be32((void *)RGMII_SSR, reg);
 822 #endif
 823
 824         /* set the Mal configuration reg */
 825 #if defined(CONFIG_440GX) || \
 826     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 827     defined(CONFIG_440SP) || defined(CONFIG_440SPE) || \
 828     defined(CONFIG_405EX)
 829         mtdcr (malmcr, MAL_CR_PLBB | MAL_CR_OPBBL | MAL_CR_LEA |
 830                MAL_CR_PLBLT_DEFAULT | MAL_CR_EOPIE | 0x00330000);
 831 #else
 832         mtdcr (malmcr, MAL_CR_PLBB | MAL_CR_OPBBL | MAL_CR_LEA | MAL_CR_PLBLT_DEFAULT);
 833         /* Errata 1.12: MAL_1 -- Disable MAL bursting */
 834         if (get_pvr() == PVR_440GP_RB) {
 835                 mtdcr (malmcr, mfdcr(malmcr) & ~MAL_CR_PLBB);
 836         }
 837 #endif
 838
 839         /*
 840          * Malloc MAL buffer desciptors, make sure they are
 841          * aligned on cache line boundary size
 842          * (401/403/IOP480 = 16, 405 = 32)
 843          * and doesn't cross cache block boundaries.
 844          */
 845         if (hw_p->first_init == 0) {
 846                 debug("*** Allocating descriptor memory ***\n");
 847
 848                 bd_cached = (u32)malloc_aligned(MAL_ALLOC_SIZE, 4096);
 849                 if (!bd_cached) {
 850                         printf("%s: Error allocating MAL descriptor buffers!\n");
 851                         return -1;
 852                 }
 853
 854 #ifdef CONFIG_4xx_DCACHE
 855                 flush_dcache_range(bd_cached, bd_cached + MAL_ALLOC_SIZE);
 856                 if (!last_used_ea)
 857                         bd_uncached = bis->bi_memsize;
 858                 else
 859                         bd_uncached = last_used_ea + MAL_ALLOC_SIZE;
 860
 861                 last_used_ea = bd_uncached;
 862                 program_tlb(bd_cached, bd_uncached, MAL_ALLOC_SIZE,
 863                             TLB_WORD2_I_ENABLE);
 864 #else
 865                 bd_uncached = bd_cached;
 866 #endif
 867                 hw_p->tx_phys = bd_cached;
 868                 hw_p->rx_phys = bd_cached + MAL_TX_DESC_SIZE;
 869                 hw_p->tx = (mal_desc_t *)(bd_uncached);
 870                 hw_p->rx = (mal_desc_t *)(bd_uncached + MAL_TX_DESC_SIZE);
 871                 debug("hw_p->tx=%08x, hw_p->rx=%08x\n", hw_p->tx, hw_p->rx);
 872         }
 873
 874         for (i = 0; i < NUM_TX_BUFF; i++) {
 875                 hw_p->tx[i].ctrl = 0;
 876                 hw_p->tx[i].data_len = 0;
 877                 if (hw_p->first_init == 0)
 878                         hw_p->txbuf_ptr = malloc_aligned(MAL_ALLOC_SIZE,
 879                                                          L1_CACHE_BYTES);
 880                 hw_p->tx[i].data_ptr = hw_p->txbuf_ptr;
 881                 if ((NUM_TX_BUFF - 1) == i)
 882                         hw_p->tx[i].ctrl |= MAL_TX_CTRL_WRAP;
 883                 hw_p->tx_run[i] = -1;
 884                 debug("TX_BUFF %d @ 0x%08lx\n", i, (u32)hw_p->tx[i].data_ptr);
 885         }
 886
 887         for (i = 0; i < NUM_RX_BUFF; i++) {
 888                 hw_p->rx[i].ctrl = 0;
 889                 hw_p->rx[i].data_len = 0;
 890                 hw_p->rx[i].data_ptr = (char *)NetRxPackets[i];
 891                 if ((NUM_RX_BUFF - 1) == i)
 892                         hw_p->rx[i].ctrl |= MAL_RX_CTRL_WRAP;
 893                 hw_p->rx[i].ctrl |= MAL_RX_CTRL_EMPTY | MAL_RX_CTRL_INTR;
 894                 hw_p->rx_ready[i] = -1;
 895                 debug("RX_BUFF %d @ 0x%08lx\n", i, (u32)hw_p->rx[i].data_ptr);
 896         }
 897
 898         reg = 0x00000000;
 899
 900         reg |= dev->enetaddr[0];        /* set high address */
 901         reg = reg << 8;
 902         reg |= dev->enetaddr[1];
 903
 904         out_be32((void *)EMAC_IAH + hw_p->hw_addr, reg);
 905
 906         reg = 0x00000000;
 907         reg |= dev->enetaddr[2];        /* set low address  */
 908         reg = reg << 8;
 909         reg |= dev->enetaddr[3];
 910         reg = reg << 8;
 911         reg |= dev->enetaddr[4];
 912         reg = reg << 8;
 913         reg |= dev->enetaddr[5];
 914
 915         out_be32((void *)EMAC_IAL + hw_p->hw_addr, reg);
 916
 917         switch (devnum) {
 918         case 1:
 919                 /* setup MAL tx & rx channel pointers */
 920 #if defined (CONFIG_405EP) || defined (CONFIG_440EP) || defined (CONFIG_440GR)
 921                 mtdcr (maltxctp2r, hw_p->tx_phys);
 922 #else
 923                 mtdcr (maltxctp1r, hw_p->tx_phys);
 924 #endif
 925 #if defined(CONFIG_440)
 926                 mtdcr (maltxbattr, 0x0);
 927                 mtdcr (malrxbattr, 0x0);
 928 #endif
 929                 mtdcr (malrxctp1r, hw_p->rx_phys);
 930                 /* set RX buffer size */
 931                 mtdcr (malrcbs1, ENET_MAX_MTU_ALIGNED / 16);
 932                 break;
 933 #if defined (CONFIG_440GX)
 934         case 2:
 935                 /* setup MAL tx & rx channel pointers */
 936                 mtdcr (maltxbattr, 0x0);
 937                 mtdcr (malrxbattr, 0x0);
 938                 mtdcr (maltxctp2r, hw_p->tx_phys);
 939                 mtdcr (malrxctp2r, hw_p->rx_phys);
 940                 /* set RX buffer size */
 941                 mtdcr (malrcbs2, ENET_MAX_MTU_ALIGNED / 16);
 942                 break;
 943         case 3:
 944                 /* setup MAL tx & rx channel pointers */
 945                 mtdcr (maltxbattr, 0x0);
 946                 mtdcr (maltxctp3r, hw_p->tx_phys);
 947                 mtdcr (malrxbattr, 0x0);
 948                 mtdcr (malrxctp3r, hw_p->rx_phys);
 949                 /* set RX buffer size */
 950                 mtdcr (malrcbs3, ENET_MAX_MTU_ALIGNED / 16);
 951                 break;
 952 #endif /* CONFIG_440GX */
 953         case 0:
 954         default:
 955                 /* setup MAL tx & rx channel pointers */
 956 #if defined(CONFIG_440)
 957                 mtdcr (maltxbattr, 0x0);
 958                 mtdcr (malrxbattr, 0x0);
 959 #endif
 960                 mtdcr (maltxctp0r, hw_p->tx_phys);
 961                 mtdcr (malrxctp0r, hw_p->rx_phys);
 962                 /* set RX buffer size */
 963                 mtdcr (malrcbs0, ENET_MAX_MTU_ALIGNED / 16);
 964                 break;
 965         }
 966
 967         /* Enable MAL transmit and receive channels */
 968 #if defined(CONFIG_405EP) || defined(CONFIG_440EP) || defined(CONFIG_440GR)
 969         mtdcr (maltxcasr, (MAL_TXRX_CASR >> (hw_p->devnum*2)));
 970 #else
 971         mtdcr (maltxcasr, (MAL_TXRX_CASR >> hw_p->devnum));
 972 #endif
 973         mtdcr (malrxcasr, (MAL_TXRX_CASR >> hw_p->devnum));
 974
 975         /* set transmit enable & receive enable */
 976         out_be32((void *)EMAC_M0 + hw_p->hw_addr, EMAC_M0_TXE | EMAC_M0_RXE);
 977
 978         /* set receive fifo to 4k and tx fifo to 2k */
 979         mode_reg = in_be32((void *)EMAC_M1 + hw_p->hw_addr);
 980         mode_reg |= EMAC_M1_RFS_4K | EMAC_M1_TX_FIFO_2K;
 981
 982         /* set speed */
 983         if (speed == _1000BASET) {
 984 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 985     defined(CONFIG_440SP) || defined(CONFIG_440SPE)
 986                 unsigned long pfc1;
 987
 988                 mfsdr (sdr_pfc1, pfc1);
 989                 pfc1 |= SDR0_PFC1_EM_1000;
 990                 mtsdr (sdr_pfc1, pfc1);
 991 #endif
 992                 mode_reg = mode_reg | EMAC_M1_MF_1000MBPS | EMAC_M1_IST;
 993         } else if (speed == _100BASET)
 994                 mode_reg = mode_reg | EMAC_M1_MF_100MBPS | EMAC_M1_IST;
 995         else
 996                 mode_reg = mode_reg & ~0x00C00000;      /* 10 MBPS */
 997         if (duplex == FULL)
 998                 mode_reg = mode_reg | 0x80000000 | EMAC_M1_IST;
 999
1000         out_be32((void *)EMAC_M1 + hw_p->hw_addr, mode_reg);
1001
1002         /* Enable broadcast and indvidual address */
1003         /* TBS: enabling runts as some misbehaved nics will send runts */
1004         out_be32((void *)EMAC_RXM + hw_p->hw_addr, EMAC_RMR_BAE | EMAC_RMR_IAE);
1005
1006         /* we probably need to set the tx mode1 reg? maybe at tx time */
1007
1008         /* set transmit request threshold register */
1009         out_be32((void *)EMAC_TRTR + hw_p->hw_addr, 0x18000000);        /* 256 byte threshold */
1010
1011         /* set receive  low/high water mark register */
1012 #if defined(CONFIG_440)
1013         /* 440s has a 64 byte burst length */
1014         out_be32((void *)EMAC_RX_HI_LO_WMARK + hw_p->hw_addr, 0x80009000);
1015 #else
1016         /* 405s have a 16 byte burst length */
1017         out_be32((void *)EMAC_RX_HI_LO_WMARK + hw_p->hw_addr, 0x0f002000);
1018 #endif /* defined(CONFIG_440) */
1019         out_be32((void *)EMAC_TXM1 + hw_p->hw_addr, 0xf8640000);
1020
1021         /* Set fifo limit entry in tx mode 0 */
1022         out_be32((void *)EMAC_TXM0 + hw_p->hw_addr, 0x00000003);
1023         /* Frame gap set */
1024         out_be32((void *)EMAC_I_FRAME_GAP_REG + hw_p->hw_addr, 0x00000008);
1025
1026         /* Set EMAC IER */
1027         hw_p->emac_ier = EMAC_ISR_PTLE | EMAC_ISR_BFCS | EMAC_ISR_ORE | EMAC_ISR_IRE;
1028         if (speed == _100BASET)
1029                 hw_p->emac_ier = hw_p->emac_ier | EMAC_ISR_SYE;
1030
1031         out_be32((void *)EMAC_ISR + hw_p->hw_addr, 0xffffffff); /* clear pending interrupts */
1032         out_be32((void *)EMAC_IER + hw_p->hw_addr, hw_p->emac_ier);
1033
1034         if (hw_p->first_init == 0) {
1035                 /*
1036                  * Connect interrupt service routines
1037                  */
1038                 irq_install_handler(ETH_IRQ_NUM(hw_p->devnum),
1039                                     (interrupt_handler_t *) enetInt, dev);
1040         }
1041
1042         mtmsr (msr);            /* enable interrupts again */
1043
1044         hw_p->bis = bis;
1045         hw_p->first_init = 1;
1046
1047         return 0;
1048 }
1049
1050
1051 static int ppc_4xx_eth_send (struct eth_device *dev, volatile void *ptr,
1052                               int len)
1053 {
1054         struct enet_frame *ef_ptr;
1055         ulong time_start, time_now;
1056         unsigned long temp_txm0;
1057         EMAC_4XX_HW_PST hw_p = dev->priv;
1058
1059         ef_ptr = (struct enet_frame *) ptr;
1060
1061         /*-----------------------------------------------------------------------+
1062          *  Copy in our address into the frame.
1063          *-----------------------------------------------------------------------*/
1064         (void) memcpy (ef_ptr->source_addr, dev->enetaddr, ENET_ADDR_LENGTH);
1065
1066         /*-----------------------------------------------------------------------+
1067          * If frame is too long or too short, modify length.
1068          *-----------------------------------------------------------------------*/
1069         /* TBS: where does the fragment go???? */
1070         if (len > ENET_MAX_MTU)
1071                 len = ENET_MAX_MTU;
1072
1073         /*   memcpy ((void *) &tx_buff[tx_slot], (const void *) ptr, len); */
1074         memcpy ((void *) hw_p->txbuf_ptr, (const void *) ptr, len);
1075         flush_dcache_range((u32)hw_p->txbuf_ptr, (u32)hw_p->txbuf_ptr + len);
1076
1077         /*-----------------------------------------------------------------------+
1078          * set TX Buffer busy, and send it
1079          *-----------------------------------------------------------------------*/
1080         hw_p->tx[hw_p->tx_slot].ctrl = (MAL_TX_CTRL_LAST |
1081                                         EMAC_TX_CTRL_GFCS | EMAC_TX_CTRL_GP) &
1082                 ~(EMAC_TX_CTRL_ISA | EMAC_TX_CTRL_RSA);
1083         if ((NUM_TX_BUFF - 1) == hw_p->tx_slot)
1084                 hw_p->tx[hw_p->tx_slot].ctrl |= MAL_TX_CTRL_WRAP;
1085
1086         hw_p->tx[hw_p->tx_slot].data_len = (short) len;
1087         hw_p->tx[hw_p->tx_slot].ctrl |= MAL_TX_CTRL_READY;
1088
1089         __asm__ volatile ("eieio");
1090
1091         out_be32((void *)EMAC_TXM0 + hw_p->hw_addr,
1092                  in_be32((void *)EMAC_TXM0 + hw_p->hw_addr) | EMAC_TXM0_GNP0);
1093 #ifdef INFO_4XX_ENET
1094         hw_p->stats.pkts_tx++;
1095 #endif
1096
1097         /*-----------------------------------------------------------------------+
1098          * poll unitl the packet is sent and then make sure it is OK
1099          *-----------------------------------------------------------------------*/
1100         time_start = get_timer (0);
1101         while (1) {
1102                 temp_txm0 = in_be32((void *)EMAC_TXM0 + hw_p->hw_addr);
1103                 /* loop until either TINT turns on or 3 seconds elapse */
1104                 if ((temp_txm0 & EMAC_TXM0_GNP0) != 0) {
1105                         /* transmit is done, so now check for errors
1106                          * If there is an error, an interrupt should
1107                          * happen when we return
1108                          */
1109                         time_now = get_timer (0);
1110                         if ((time_now - time_start) > 3000) {
1111                                 return (-1);
1112                         }
1113                 } else {
1114                         return (len);
1115                 }
1116         }
1117 }
1118
1119
1120 #if defined (CONFIG_440) || defined(CONFIG_405EX)
1121
1122 #if defined(CONFIG_440SP) || defined(CONFIG_440SPE)
1123 /*
1124  * Hack: On 440SP all enet irq sources are located on UIC1
1125  * Needs some cleanup. --sr
1126  */
1127 #define UIC0MSR         uic1msr
1128 #define UIC0SR          uic1sr
1129 #else
1130 #define UIC0MSR         uic0msr
1131 #define UIC0SR          uic0sr
1132 #endif
1133
1134 #if defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
1135     defined(CONFIG_405EX)
1136 #define UICMSR_ETHX     uic0msr
1137 #define UICSR_ETHX      uic0sr
1138 #else
1139 #define UICMSR_ETHX     uic1msr
1140 #define UICSR_ETHX      uic1sr
1141 #endif
1142
1143 int enetInt (struct eth_device *dev)
1144 {
1145         int serviced;
1146         int rc = -1;            /* default to not us */
1147         unsigned long mal_isr;
1148         unsigned long emac_isr = 0;
1149         unsigned long mal_rx_eob;
1150         unsigned long my_uic0msr, my_uic1msr;
1151         unsigned long my_uicmsr_ethx;
1152
1153 #if defined(CONFIG_440GX)
1154         unsigned long my_uic2msr;
1155 #endif
1156         EMAC_4XX_HW_PST hw_p;
1157
1158         /*
1159          * Because the mal is generic, we need to get the current
1160          * eth device
1161          */
1162 #if defined(CONFIG_NET_MULTI)
1163         dev = eth_get_dev();
1164 #else
1165         dev = emac0_dev;
1166 #endif
1167
1168         hw_p = dev->priv;
1169
1170         /* enter loop that stays in interrupt code until nothing to service */
1171         do {
1172                 serviced = 0;
1173
1174                 my_uic0msr = mfdcr (UIC0MSR);
1175                 my_uic1msr = mfdcr (uic1msr);
1176 #if defined(CONFIG_440GX)
1177                 my_uic2msr = mfdcr (uic2msr);
1178 #endif
1179                 my_uicmsr_ethx = mfdcr (UICMSR_ETHX);
1180
1181                 if (!(my_uic0msr & (UIC_MRE | UIC_MTE))
1182                     && !(my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE))
1183                     && !(my_uicmsr_ethx & (UIC_ETH0 | UIC_ETH1))) {
1184                         /* not for us */
1185                         return (rc);
1186                 }
1187 #if defined (CONFIG_440GX)
1188                 if (!(my_uic0msr & (UIC_MRE | UIC_MTE))
1189                     && !(my_uic2msr & (UIC_ETH2 | UIC_ETH3))) {
1190                         /* not for us */
1191                         return (rc);
1192                 }
1193 #endif
1194                 /* get and clear controller status interrupts */
1195                 /* look at Mal and EMAC interrupts */
1196                 if ((my_uic0msr & (UIC_MRE | UIC_MTE))
1197                     || (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE))) {
1198                         /* we have a MAL interrupt */
1199                         mal_isr = mfdcr (malesr);
1200                         /* look for mal error */
1201                         if (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE)) {
1202                                 mal_err (dev, mal_isr, my_uic1msr, MAL_UIC_DEF, MAL_UIC_ERR);
1203                                 serviced = 1;
1204                                 rc = 0;
1205                         }
1206                 }
1207
1208                 /* port by port dispatch of emac interrupts */
1209                 if (hw_p->devnum == 0) {
1210                         if (UIC_ETH0 & my_uicmsr_ethx) {        /* look for EMAC errors */
1211                                 emac_isr = in_be32((void *)EMAC_ISR + hw_p->hw_addr);
1212                                 if ((hw_p->emac_ier & emac_isr) != 0) {
1213                                         emac_err (dev, emac_isr);
1214                                         serviced = 1;
1215                                         rc = 0;
1216                                 }
1217                         }
1218                         if ((hw_p->emac_ier & emac_isr)
1219                             || (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE))) {
1220                                 mtdcr (UIC0SR, UIC_MRE | UIC_MTE);      /* Clear */
1221                                 mtdcr (uic1sr, UIC_MS | UIC_MTDE | UIC_MRDE);   /* Clear */
1222                                 mtdcr (UICSR_ETHX, UIC_ETH0); /* Clear */
1223                                 return (rc);    /* we had errors so get out */
1224                         }
1225                 }
1226
1227 #if !defined(CONFIG_440SP)
1228                 if (hw_p->devnum == 1) {
1229                         if (UIC_ETH1 & my_uicmsr_ethx) {        /* look for EMAC errors */
1230                                 emac_isr = in_be32((void *)EMAC_ISR + hw_p->hw_addr);
1231                                 if ((hw_p->emac_ier & emac_isr) != 0) {
1232                                         emac_err (dev, emac_isr);
1233                                         serviced = 1;
1234                                         rc = 0;
1235                                 }
1236                         }
1237                         if ((hw_p->emac_ier & emac_isr)
1238                             || (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE))) {
1239                                 mtdcr (UIC0SR, UIC_MRE | UIC_MTE);      /* Clear */
1240                                 mtdcr (uic1sr, UIC_MS | UIC_MTDE | UIC_MRDE); /* Clear */
1241                                 mtdcr (UICSR_ETHX, UIC_ETH1); /* Clear */
1242                                 return (rc);    /* we had errors so get out */
1243                         }
1244                 }
1245 #if defined (CONFIG_440GX)
1246                 if (hw_p->devnum == 2) {
1247                         if (UIC_ETH2 & my_uic2msr) {    /* look for EMAC errors */
1248                                 emac_isr = in_be32((void *)EMAC_ISR + hw_p->hw_addr);
1249                                 if ((hw_p->emac_ier & emac_isr) != 0) {
1250                                         emac_err (dev, emac_isr);
1251                                         serviced = 1;
1252                                         rc = 0;
1253                                 }
1254                         }
1255                         if ((hw_p->emac_ier & emac_isr)
1256                             || (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE))) {
1257                                 mtdcr (UIC0SR, UIC_MRE | UIC_MTE);      /* Clear */
1258                                 mtdcr (uic1sr, UIC_MS | UIC_MTDE | UIC_MRDE);   /* Clear */
1259                                 mtdcr (uic2sr, UIC_ETH2);
1260                                 return (rc);    /* we had errors so get out */
1261                         }
1262                 }
1263
1264                 if (hw_p->devnum == 3) {
1265                         if (UIC_ETH3 & my_uic2msr) {    /* look for EMAC errors */
1266                                 emac_isr = in_be32((void *)EMAC_ISR + hw_p->hw_addr);
1267                                 if ((hw_p->emac_ier & emac_isr) != 0) {
1268                                         emac_err (dev, emac_isr);
1269                                         serviced = 1;
1270                                         rc = 0;
1271                                 }
1272                         }
1273                         if ((hw_p->emac_ier & emac_isr)
1274                             || (my_uic1msr & (UIC_MS | UIC_MTDE | UIC_MRDE))) {
1275                                 mtdcr (UIC0SR, UIC_MRE | UIC_MTE);      /* Clear */
1276                                 mtdcr (uic1sr, UIC_MS | UIC_MTDE | UIC_MRDE);   /* Clear */
1277                                 mtdcr (uic2sr, UIC_ETH3);
1278                                 return (rc);    /* we had errors so get out */
1279                         }
1280                 }
1281 #endif /* CONFIG_440GX */
1282 #endif /* !CONFIG_440SP */
1283
1284                 /* handle MAX TX EOB interrupt from a tx */
1285                 if (my_uic0msr & UIC_MTE) {
1286                         mal_rx_eob = mfdcr (maltxeobisr);
1287                         mtdcr (maltxeobisr, mal_rx_eob);
1288                         mtdcr (UIC0SR, UIC_MTE);
1289                 }
1290                 /* handle MAL RX EOB  interupt from a receive */
1291                 /* check for EOB on valid channels            */
1292                 if (my_uic0msr & UIC_MRE) {
1293                         mal_rx_eob = mfdcr (malrxeobisr);
1294                         if ((mal_rx_eob & (0x80000000 >> hw_p->devnum)) != 0) { /* call emac routine for channel x */
1295                                 /* clear EOB
1296                                    mtdcr(malrxeobisr, mal_rx_eob); */
1297                                 enet_rcv (dev, emac_isr);
1298                                 /* indicate that we serviced an interrupt */
1299                                 serviced = 1;
1300                                 rc = 0;
1301                         }
1302                 }
1303
1304                 mtdcr (UIC0SR, UIC_MRE);        /* Clear */
1305                 mtdcr (uic1sr, UIC_MS | UIC_MTDE | UIC_MRDE);   /* Clear */
1306                 switch (hw_p->devnum) {
1307                 case 0:
1308                         mtdcr (UICSR_ETHX, UIC_ETH0);
1309                         break;
1310                 case 1:
1311                         mtdcr (UICSR_ETHX, UIC_ETH1);
1312                         break;
1313 #if defined (CONFIG_440GX)
1314                 case 2:
1315                         mtdcr (uic2sr, UIC_ETH2);
1316                         break;
1317                 case 3:
1318                         mtdcr (uic2sr, UIC_ETH3);
1319                         break;
1320 #endif /* CONFIG_440GX */
1321                 default:
1322                         break;
1323                 }
1324         } while (serviced);
1325
1326         return (rc);
1327 }
1328
1329 #else /* CONFIG_440 */
1330
1331 int enetInt (struct eth_device *dev)
1332 {
1333         int serviced;
1334         int rc = -1;            /* default to not us */
1335         unsigned long mal_isr;
1336         unsigned long emac_isr = 0;
1337         unsigned long mal_rx_eob;
1338         unsigned long my_uicmsr;
1339
1340         EMAC_4XX_HW_PST hw_p;
1341
1342         /*
1343          * Because the mal is generic, we need to get the current
1344          * eth device
1345          */
1346 #if defined(CONFIG_NET_MULTI)
1347         dev = eth_get_dev();
1348 #else
1349         dev = emac0_dev;
1350 #endif
1351
1352         hw_p = dev->priv;
1353
1354         /* enter loop that stays in interrupt code until nothing to service */
1355         do {
1356                 serviced = 0;
1357
1358                 my_uicmsr = mfdcr (uicmsr);
1359
1360                 if ((my_uicmsr & (MAL_UIC_DEF | EMAC_UIC_DEF)) == 0) {  /* not for us */
1361                         return (rc);
1362                 }
1363                 /* get and clear controller status interrupts */
1364                 /* look at Mal and EMAC interrupts */
1365                 if ((MAL_UIC_DEF & my_uicmsr) != 0) {   /* we have a MAL interrupt */
1366                         mal_isr = mfdcr (malesr);
1367                         /* look for mal error */
1368                         if ((my_uicmsr & MAL_UIC_ERR) != 0) {
1369                                 mal_err (dev, mal_isr, my_uicmsr, MAL_UIC_DEF, MAL_UIC_ERR);
1370                                 serviced = 1;
1371                                 rc = 0;
1372                         }
1373                 }
1374
1375                 /* port by port dispatch of emac interrupts */
1376
1377                 if ((SEL_UIC_DEF(hw_p->devnum) & my_uicmsr) != 0) {     /* look for EMAC errors */
1378                         emac_isr = in_be32((void *)EMAC_ISR + hw_p->hw_addr);
1379                         if ((hw_p->emac_ier & emac_isr) != 0) {
1380                                 emac_err (dev, emac_isr);
1381                                 serviced = 1;
1382                                 rc = 0;
1383                         }
1384                 }
1385                 if (((hw_p->emac_ier & emac_isr) != 0) || ((MAL_UIC_ERR & my_uicmsr) != 0)) {
1386                         mtdcr (uicsr, MAL_UIC_DEF | SEL_UIC_DEF(hw_p->devnum)); /* Clear */
1387                         return (rc);            /* we had errors so get out */
1388                 }
1389
1390                 /* handle MAX TX EOB interrupt from a tx */
1391                 if (my_uicmsr & UIC_MAL_TXEOB) {
1392                         mal_rx_eob = mfdcr (maltxeobisr);
1393                         mtdcr (maltxeobisr, mal_rx_eob);
1394                         mtdcr (uicsr, UIC_MAL_TXEOB);
1395                 }
1396                 /* handle MAL RX EOB  interupt from a receive */
1397                 /* check for EOB on valid channels            */
1398                 if (my_uicmsr & UIC_MAL_RXEOB)
1399                 {
1400                         mal_rx_eob = mfdcr (malrxeobisr);
1401                         if ((mal_rx_eob & (0x80000000 >> hw_p->devnum)) != 0) { /* call emac routine for channel x */
1402                                 /* clear EOB
1403                                  mtdcr(malrxeobisr, mal_rx_eob); */
1404                                 enet_rcv (dev, emac_isr);
1405                                 /* indicate that we serviced an interrupt */
1406                                 serviced = 1;
1407                                 rc = 0;
1408                         }
1409                 }
1410                 mtdcr (uicsr, MAL_UIC_DEF|EMAC_UIC_DEF|EMAC_UIC_DEF1);  /* Clear */
1411 #if defined(CONFIG_405EZ)
1412                 mtsdr (sdricintstat, SDR_ICRX_STAT | SDR_ICTX0_STAT | SDR_ICTX1_STAT);
1413 #endif  /* defined(CONFIG_405EZ) */
1414         }
1415         while (serviced);
1416
1417         return (rc);
1418 }
1419
1420 #endif /* CONFIG_440 */
1421
1422 /*-----------------------------------------------------------------------------+
1423  *  MAL Error Routine
1424  *-----------------------------------------------------------------------------*/
1425 static void mal_err (struct eth_device *dev, unsigned long isr,
1426                      unsigned long uic, unsigned long maldef,
1427                      unsigned long mal_errr)
1428 {
1429         EMAC_4XX_HW_PST hw_p = dev->priv;
1430
1431         mtdcr (malesr, isr);    /* clear interrupt */
1432
1433         /* clear DE interrupt */
1434         mtdcr (maltxdeir, 0xC0000000);
1435         mtdcr (malrxdeir, 0x80000000);
1436
1437 #ifdef INFO_4XX_ENET
1438         printf ("\nMAL error occured.... ISR = %lx UIC = = %lx  MAL_DEF = %lx  MAL_ERR= %lx \n", isr, uic, maldef, mal_errr);
1439 #endif
1440
1441         eth_init (hw_p->bis);   /* start again... */
1442 }
1443
1444 /*-----------------------------------------------------------------------------+
1445  *  EMAC Error Routine
1446  *-----------------------------------------------------------------------------*/
1447 static void emac_err (struct eth_device *dev, unsigned long isr)
1448 {
1449         EMAC_4XX_HW_PST hw_p = dev->priv;
1450
1451         printf ("EMAC%d error occured.... ISR = %lx\n", hw_p->devnum, isr);
1452         out_be32((void *)EMAC_ISR + hw_p->hw_addr, isr);
1453 }
1454
1455 /*-----------------------------------------------------------------------------+
1456  *  enet_rcv() handles the ethernet receive data
1457  *-----------------------------------------------------------------------------*/
1458 static void enet_rcv (struct eth_device *dev, unsigned long malisr)
1459 {
1460         struct enet_frame *ef_ptr;
1461         unsigned long data_len;
1462         unsigned long rx_eob_isr;
1463         EMAC_4XX_HW_PST hw_p = dev->priv;
1464
1465         int handled = 0;
1466         int i;
1467         int loop_count = 0;
1468
1469         rx_eob_isr = mfdcr (malrxeobisr);
1470         if ((0x80000000 >> hw_p->devnum) & rx_eob_isr) {
1471                 /* clear EOB */
1472                 mtdcr (malrxeobisr, rx_eob_isr);
1473
1474                 /* EMAC RX done */
1475                 while (1) {     /* do all */
1476                         i = hw_p->rx_slot;
1477
1478                         if ((MAL_RX_CTRL_EMPTY & hw_p->rx[i].ctrl)
1479                             || (loop_count >= NUM_RX_BUFF))
1480                                 break;
1481
1482                         loop_count++;
1483                         handled++;
1484                         data_len = (unsigned long) hw_p->rx[i].data_len;        /* Get len */
1485                         if (data_len) {
1486                                 if (data_len > ENET_MAX_MTU)    /* Check len */
1487                                         data_len = 0;
1488                                 else {
1489                                         if (EMAC_RX_ERRORS & hw_p->rx[i].ctrl) {        /* Check Errors */
1490                                                 data_len = 0;
1491                                                 hw_p->stats.rx_err_log[hw_p->
1492                                                                        rx_err_index]
1493                                                         = hw_p->rx[i].ctrl;
1494                                                 hw_p->rx_err_index++;
1495                                                 if (hw_p->rx_err_index ==
1496                                                     MAX_ERR_LOG)
1497                                                         hw_p->rx_err_index =
1498                                                                 0;
1499                                         }       /* emac_erros */
1500                                 }       /* data_len < max mtu */
1501                         }       /* if data_len */
1502                         if (!data_len) {        /* no data */
1503                                 hw_p->rx[i].ctrl |= MAL_RX_CTRL_EMPTY;  /* Free Recv Buffer */
1504
1505                                 hw_p->stats.data_len_err++;     /* Error at Rx */
1506                         }
1507
1508                         /* !data_len */
1509                         /* AS.HARNOIS */
1510                         /* Check if user has already eaten buffer */
1511                         /* if not => ERROR */
1512                         else if (hw_p->rx_ready[hw_p->rx_i_index] != -1) {
1513                                 if (hw_p->is_receiving)
1514                                         printf ("ERROR : Receive buffers are full!\n");
1515                                 break;
1516                         } else {
1517                                 hw_p->stats.rx_frames++;
1518                                 hw_p->stats.rx += data_len;
1519                                 ef_ptr = (struct enet_frame *) hw_p->rx[i].
1520                                         data_ptr;
1521 #ifdef INFO_4XX_ENET
1522                                 hw_p->stats.pkts_rx++;
1523 #endif
1524                                 /* AS.HARNOIS
1525                                  * use ring buffer
1526                                  */
1527                                 hw_p->rx_ready[hw_p->rx_i_index] = i;
1528                                 hw_p->rx_i_index++;
1529                                 if (NUM_RX_BUFF == hw_p->rx_i_index)
1530                                         hw_p->rx_i_index = 0;
1531
1532                                 hw_p->rx_slot++;
1533                                 if (NUM_RX_BUFF == hw_p->rx_slot)
1534                                         hw_p->rx_slot = 0;
1535
1536                                 /*  AS.HARNOIS
1537                                  * free receive buffer only when
1538                                  * buffer has been handled (eth_rx)
1539                                  rx[i].ctrl |= MAL_RX_CTRL_EMPTY;
1540                                  */
1541                         }       /* if data_len */
1542                 }               /* while */
1543         }                       /* if EMACK_RXCHL */
1544 }
1545
1546
1547 static int ppc_4xx_eth_rx (struct eth_device *dev)
1548 {
1549         int length;
1550         int user_index;
1551         unsigned long msr;
1552         EMAC_4XX_HW_PST hw_p = dev->priv;
1553
1554         hw_p->is_receiving = 1; /* tell driver */
1555
1556         for (;;) {
1557                 /* AS.HARNOIS
1558                  * use ring buffer and
1559                  * get index from rx buffer desciptor queue
1560                  */
1561                 user_index = hw_p->rx_ready[hw_p->rx_u_index];
1562                 if (user_index == -1) {
1563                         length = -1;
1564                         break;  /* nothing received - leave for() loop */
1565                 }
1566
1567                 msr = mfmsr ();
1568                 mtmsr (msr & ~(MSR_EE));
1569
1570                 length = hw_p->rx[user_index].data_len;
1571
1572                 /* Pass the packet up to the protocol layers. */
1573                 /*       NetReceive(NetRxPackets[rxIdx], length - 4); */
1574                 /*       NetReceive(NetRxPackets[i], length); */
1575                 invalidate_dcache_range((u32)hw_p->rx[user_index].data_ptr,
1576                                         (u32)hw_p->rx[user_index].data_ptr +
1577                                         length - 4);
1578                 NetReceive (NetRxPackets[user_index], length - 4);
1579                 /* Free Recv Buffer */
1580                 hw_p->rx[user_index].ctrl |= MAL_RX_CTRL_EMPTY;
1581                 /* Free rx buffer descriptor queue */
1582                 hw_p->rx_ready[hw_p->rx_u_index] = -1;
1583                 hw_p->rx_u_index++;
1584                 if (NUM_RX_BUFF == hw_p->rx_u_index)
1585                         hw_p->rx_u_index = 0;
1586
1587 #ifdef INFO_4XX_ENET
1588                 hw_p->stats.pkts_handled++;
1589 #endif
1590
1591                 mtmsr (msr);    /* Enable IRQ's */
1592         }
1593
1594         hw_p->is_receiving = 0; /* tell driver */
1595
1596         return length;
1597 }
1598
1599 int ppc_4xx_eth_initialize (bd_t * bis)
1600 {
1601         static int virgin = 0;
1602         struct eth_device *dev;
1603         int eth_num = 0;
1604         EMAC_4XX_HW_PST hw = NULL;
1605         u8 ethaddr[4 + CONFIG_EMAC_NR_START][6];
1606         u32 hw_addr[4];
1607
1608 #if defined(CONFIG_440GX)
1609         unsigned long pfc1;
1610
1611         mfsdr (sdr_pfc1, pfc1);
1612         pfc1 &= ~(0x01e00000);
1613         pfc1 |= 0x01200000;
1614         mtsdr (sdr_pfc1, pfc1);
1615 #endif
1616
1617         /* first clear all mac-addresses */
1618         for (eth_num = 0; eth_num < LAST_EMAC_NUM; eth_num++)
1619                 memcpy(ethaddr[eth_num], "\0\0\0\0\0\0", 6);
1620
1621         for (eth_num = 0; eth_num < LAST_EMAC_NUM; eth_num++) {
1622                 switch (eth_num) {
1623                 default:                /* fall through */
1624                 case 0:
1625                         memcpy(ethaddr[eth_num + CONFIG_EMAC_NR_START],
1626                                bis->bi_enetaddr, 6);
1627                         hw_addr[eth_num] = 0x0;
1628                         break;
1629 #ifdef CONFIG_HAS_ETH1
1630                 case 1:
1631                         memcpy(ethaddr[eth_num + CONFIG_EMAC_NR_START],
1632                                bis->bi_enet1addr, 6);
1633                         hw_addr[eth_num] = 0x100;
1634                         break;
1635 #endif
1636 #ifdef CONFIG_HAS_ETH2
1637                 case 2:
1638                         memcpy(ethaddr[eth_num + CONFIG_EMAC_NR_START],
1639                                bis->bi_enet2addr, 6);
1640                         hw_addr[eth_num] = 0x400;
1641                         break;
1642 #endif
1643 #ifdef CONFIG_HAS_ETH3
1644                 case 3:
1645                         memcpy(ethaddr[eth_num + CONFIG_EMAC_NR_START],
1646                                bis->bi_enet3addr, 6);
1647                         hw_addr[eth_num] = 0x600;
1648                         break;
1649 #endif
1650                 }
1651         }
1652
1653         /* set phy num and mode */
1654         bis->bi_phynum[0] = CONFIG_PHY_ADDR;
1655         bis->bi_phymode[0] = 0;
1656
1657 #if defined(CONFIG_PHY1_ADDR)
1658         bis->bi_phynum[1] = CONFIG_PHY1_ADDR;
1659         bis->bi_phymode[1] = 0;
1660 #endif
1661 #if defined(CONFIG_440GX)
1662         bis->bi_phynum[2] = CONFIG_PHY2_ADDR;
1663         bis->bi_phynum[3] = CONFIG_PHY3_ADDR;
1664         bis->bi_phymode[2] = 2;
1665         bis->bi_phymode[3] = 2;
1666 #endif
1667
1668 #if defined(CONFIG_440GX) || \
1669     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
1670     defined(CONFIG_405EX)
1671         ppc_4xx_eth_setup_bridge(0, bis);
1672 #endif
1673
1674         for (eth_num = 0; eth_num < LAST_EMAC_NUM; eth_num++) {
1675                 /*
1676                  * See if we can actually bring up the interface,
1677                  * otherwise, skip it
1678                  */
1679                 if (memcmp (ethaddr[eth_num], "\0\0\0\0\0\0", 6) == 0) {
1680                         bis->bi_phymode[eth_num] = BI_PHYMODE_NONE;
1681                         continue;
1682                 }
1683
1684                 /* Allocate device structure */
1685                 dev = (struct eth_device *) malloc (sizeof (*dev));
1686                 if (dev == NULL) {
1687                         printf ("ppc_4xx_eth_initialize: "
1688                                 "Cannot allocate eth_device %d\n", eth_num);
1689                         return (-1);
1690                 }
1691                 memset(dev, 0, sizeof(*dev));
1692
1693                 /* Allocate our private use data */
1694                 hw = (EMAC_4XX_HW_PST) malloc (sizeof (*hw));
1695                 if (hw == NULL) {
1696                         printf ("ppc_4xx_eth_initialize: "
1697                                 "Cannot allocate private hw data for eth_device %d",
1698                                 eth_num);
1699                         free (dev);
1700                         return (-1);
1701                 }
1702                 memset(hw, 0, sizeof(*hw));
1703
1704                 hw->hw_addr = hw_addr[eth_num];
1705                 memcpy (dev->enetaddr, ethaddr[eth_num], 6);
1706                 hw->devnum = eth_num;
1707                 hw->print_speed = 1;
1708
1709                 sprintf (dev->name, "ppc_4xx_eth%d", eth_num - CONFIG_EMAC_NR_START);
1710                 dev->priv = (void *) hw;
1711                 dev->init = ppc_4xx_eth_init;
1712                 dev->halt = ppc_4xx_eth_halt;
1713                 dev->send = ppc_4xx_eth_send;
1714                 dev->recv = ppc_4xx_eth_rx;
1715
1716                 if (0 == virgin) {
1717                         /* set the MAL IER ??? names may change with new spec ??? */
1718 #if defined(CONFIG_440SPE) || \
1719     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
1720     defined(CONFIG_405EX)
1721                         mal_ier =
1722                                 MAL_IER_PT | MAL_IER_PRE | MAL_IER_PWE |
1723                                 MAL_IER_DE | MAL_IER_OTE | MAL_IER_OE | MAL_IER_PE ;
1724 #else
1725                         mal_ier =
1726                                 MAL_IER_DE | MAL_IER_NE | MAL_IER_TE |
1727                                 MAL_IER_OPBE | MAL_IER_PLBE;
1728 #endif
1729                         mtdcr (malesr, 0xffffffff);     /* clear pending interrupts */
1730                         mtdcr (maltxdeir, 0xffffffff);  /* clear pending interrupts */
1731                         mtdcr (malrxdeir, 0xffffffff);  /* clear pending interrupts */
1732                         mtdcr (malier, mal_ier);
1733
1734                         /* install MAL interrupt handler */
1735                         irq_install_handler (VECNUM_MS,
1736                                              (interrupt_handler_t *) enetInt,
1737                                              dev);
1738                         irq_install_handler (VECNUM_MTE,
1739                                              (interrupt_handler_t *) enetInt,
1740                                              dev);
1741                         irq_install_handler (VECNUM_MRE,
1742                                              (interrupt_handler_t *) enetInt,
1743                                              dev);
1744                         irq_install_handler (VECNUM_TXDE,
1745                                              (interrupt_handler_t *) enetInt,
1746                                              dev);
1747                         irq_install_handler (VECNUM_RXDE,
1748                                              (interrupt_handler_t *) enetInt,
1749                                              dev);
1750                         virgin = 1;
1751                 }
1752
1753 #if defined(CONFIG_NET_MULTI)
1754                 eth_register (dev);
1755 #else
1756                 emac0_dev = dev;
1757 #endif
1758
1759 #if defined(CONFIG_NET_MULTI)
1760 #if defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
1761                 miiphy_register (dev->name,
1762                                  emac4xx_miiphy_read, emac4xx_miiphy_write);
1763 #endif
1764 #endif
1765         }                       /* end for each supported device */
1766
1767         return 0;
1768 }
1769
1770 #if !defined(CONFIG_NET_MULTI)
1771 void eth_halt (void) {
1772         if (emac0_dev) {
1773                 ppc_4xx_eth_halt(emac0_dev);
1774                 free(emac0_dev);
1775                 emac0_dev = NULL;
1776         }
1777 }
1778
1779 int eth_init (bd_t *bis)
1780 {
1781         ppc_4xx_eth_initialize(bis);
1782         if (emac0_dev) {
1783                 return ppc_4xx_eth_init(emac0_dev, bis);
1784         } else {
1785                 printf("ERROR: ethaddr not set!\n");
1786                 return -1;
1787         }
1788 }
1789
1790 int eth_send(volatile void *packet, int length)
1791 {
1792         return (ppc_4xx_eth_send(emac0_dev, packet, length));
1793 }
1794
1795 int eth_rx(void)
1796 {
1797         return (ppc_4xx_eth_rx(emac0_dev));
1798 }
1799
1800 int emac4xx_miiphy_initialize (bd_t * bis)
1801 {
1802 #if defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
1803         miiphy_register ("ppc_4xx_eth0",
1804                          emac4xx_miiphy_read, emac4xx_miiphy_write);
1805 #endif
1806
1807         return 0;
1808 }
1809 #endif /* !defined(CONFIG_NET_MULTI) */
1810
1811 #endif