git.sur5r.net Git - u-boot/blob - cpu/ppc4xx/miiphy.c

   1 /*-----------------------------------------------------------------------------+
   2   |
   3   |       This source code has been made available to you by IBM on an AS-IS
   4   |       basis.  Anyone receiving this source is licensed under IBM
   5   |       copyrights to use it in any way he or she deems fit, including
   6   |       copying it, modifying it, compiling it, and redistributing it either
   7   |       with or without modifications.  No license under IBM patents or
   8   |       patent applications is to be implied by the copyright license.
   9   |
  10   |       Any user of this software should understand that IBM cannot provide
  11   |       technical support for this software and will not be responsible for
  12   |       any consequences resulting from the use of this software.
  13   |
  14   |       Any person who transfers this source code or any derivative work
  15   |       must include the IBM copyright notice, this paragraph, and the
  16   |       preceding two paragraphs in the transferred software.
  17   |
  18   |       COPYRIGHT   I B M   CORPORATION 1995
  19   |       LICENSED MATERIAL  -  PROGRAM PROPERTY OF I B M
  20   +-----------------------------------------------------------------------------*/
  21 /*-----------------------------------------------------------------------------+
  22   |
  23   |  File Name:  miiphy.c
  24   |
  25   |  Function:   This module has utilities for accessing the MII PHY through
  26   |            the EMAC3 macro.
  27   |
  28   |  Author:     Mark Wisner
  29   |
  30   +-----------------------------------------------------------------------------*/
  31
  32 #include <common.h>
  33 #include <asm/processor.h>
  34 #include <asm/io.h>
  35 #include <ppc_asm.tmpl>
  36 #include <commproc.h>
  37 #include <ppc4xx_enet.h>
  38 #include <405_mal.h>
  39 #include <miiphy.h>
  40
  41 #undef ET_DEBUG
  42 /***********************************************************/
  43 /* Dump out to the screen PHY regs                         */
  44 /***********************************************************/
  45
  46 void miiphy_dump (char *devname, unsigned char addr)
  47 {
  48         unsigned long i;
  49         unsigned short data;
  50
  51         for (i = 0; i < 0x1A; i++) {
  52                 if (miiphy_read (devname, addr, i, &data)) {
  53                         printf ("read error for reg %lx\n", i);
  54                         return;
  55                 }
  56                 printf ("Phy reg %lx ==> %4x\n", i, data);
  57
  58                 /* jump to the next set of regs */
  59                 if (i == 0x07)
  60                         i = 0x0f;
  61
  62         }                       /* end for loop */
  63 }                               /* end dump */
  64
  65 /***********************************************************/
  66 /* (Re)start autonegotiation                               */
  67 /***********************************************************/
  68 int phy_setup_aneg (char *devname, unsigned char addr)
  69 {
  70         u16 bmcr;
  71
  72 #if defined(CONFIG_PHY_DYNAMIC_ANEG)
  73         /*
  74          * Set up advertisement based on capablilities reported by the PHY.
  75          * This should work for both copper and fiber.
  76          */
  77         u16 bmsr;
  78 #if defined(CONFIG_PHY_GIGE)
  79         u16 exsr = 0x0000;
  80 #endif
  81
  82         miiphy_read (devname, addr, PHY_BMSR, &bmsr);
  83
  84 #if defined(CONFIG_PHY_GIGE)
  85         if (bmsr & PHY_BMSR_EXT_STAT)
  86                 miiphy_read (devname, addr, PHY_EXSR, &exsr);
  87
  88         if (exsr & (PHY_EXSR_1000XF | PHY_EXSR_1000XH)) {
  89                 /* 1000BASE-X */
  90                 u16 anar = 0x0000;
  91
  92                 if (exsr & PHY_EXSR_1000XF)
  93                         anar |= PHY_X_ANLPAR_FD;
  94
  95                 if (exsr & PHY_EXSR_1000XH)
  96                         anar |= PHY_X_ANLPAR_HD;
  97
  98                 miiphy_write (devname, addr, PHY_ANAR, anar);
  99         } else
 100 #endif
 101         {
 102                 u16 anar, btcr;
 103
 104                 miiphy_read (devname, addr, PHY_ANAR, &anar);
 105                 anar &= ~(0x5000 | PHY_ANLPAR_T4 | PHY_ANLPAR_TXFD |
 106                           PHY_ANLPAR_TX | PHY_ANLPAR_10FD | PHY_ANLPAR_10);
 107
 108                 miiphy_read (devname, addr, PHY_1000BTCR, &btcr);
 109                 btcr &= ~(0x00FF | PHY_1000BTCR_1000FD | PHY_1000BTCR_1000HD);
 110
 111                 if (bmsr & PHY_BMSR_100T4)
 112                         anar |= PHY_ANLPAR_T4;
 113
 114                 if (bmsr & PHY_BMSR_100TXF)
 115                         anar |= PHY_ANLPAR_TXFD;
 116
 117                 if (bmsr & PHY_BMSR_100TXH)
 118                         anar |= PHY_ANLPAR_TX;
 119
 120                 if (bmsr & PHY_BMSR_10TF)
 121                         anar |= PHY_ANLPAR_10FD;
 122
 123                 if (bmsr & PHY_BMSR_10TH)
 124                         anar |= PHY_ANLPAR_10;
 125
 126                 miiphy_write (devname, addr, PHY_ANAR, anar);
 127
 128 #if defined(CONFIG_PHY_GIGE)
 129                 if (exsr & PHY_EXSR_1000TF)
 130                         btcr |= PHY_1000BTCR_1000FD;
 131
 132                 if (exsr & PHY_EXSR_1000TH)
 133                         btcr |= PHY_1000BTCR_1000HD;
 134
 135                 miiphy_write (devname, addr, PHY_1000BTCR, btcr);
 136 #endif
 137         }
 138
 139 #else /* defined(CONFIG_PHY_DYNAMIC_ANEG) */
 140         /*
 141          * Set up standard advertisement
 142          */
 143         u16 adv;
 144
 145         miiphy_read (devname, addr, PHY_ANAR, &adv);
 146         adv |= (PHY_ANLPAR_ACK | PHY_ANLPAR_RF | PHY_ANLPAR_T4 |
 147                 PHY_ANLPAR_TXFD | PHY_ANLPAR_TX | PHY_ANLPAR_10FD |
 148                 PHY_ANLPAR_10);
 149         miiphy_write (devname, addr, PHY_ANAR, adv);
 150
 151         miiphy_read (devname, addr, PHY_1000BTCR, &adv);
 152         adv |= (0x0300);
 153         miiphy_write (devname, addr, PHY_1000BTCR, adv);
 154
 155 #endif /* defined(CONFIG_PHY_DYNAMIC_ANEG) */
 156
 157         /* Start/Restart aneg */
 158         miiphy_read (devname, addr, PHY_BMCR, &bmcr);
 159         bmcr |= (PHY_BMCR_AUTON | PHY_BMCR_RST_NEG);
 160         miiphy_write (devname, addr, PHY_BMCR, bmcr);
 161
 162         return 0;
 163 }
 164
 165 /***********************************************************/
 166 /* read a phy reg and return the value with a rc           */
 167 /***********************************************************/
 168 unsigned int miiphy_getemac_offset (void)
 169 {
 170 #if (defined(CONFIG_440) && !defined(CONFIG_440SP) && !defined(CONFIG_440SPE)) && defined(CONFIG_NET_MULTI)
 171         unsigned long zmii;
 172         unsigned long eoffset;
 173
 174         /* Need to find out which mdi port we're using */
 175         zmii = in_be32((void *)ZMII_FER);
 176
 177         if (zmii & (ZMII_FER_MDI << ZMII_FER_V (0)))
 178                 /* using port 0 */
 179                 eoffset = 0;
 180
 181         else if (zmii & (ZMII_FER_MDI << ZMII_FER_V (1)))
 182                 /* using port 1 */
 183                 eoffset = 0x100;
 184
 185         else if (zmii & (ZMII_FER_MDI << ZMII_FER_V (2)))
 186                 /* using port 2 */
 187                 eoffset = 0x400;
 188
 189         else if (zmii & (ZMII_FER_MDI << ZMII_FER_V (3)))
 190                 /* using port 3 */
 191                 eoffset = 0x600;
 192
 193         else {
 194                 /* None of the mdi ports are enabled! */
 195                 /* enable port 0 */
 196                 zmii |= ZMII_FER_MDI << ZMII_FER_V (0);
 197                 out_be32((void *)ZMII_FER, zmii);
 198                 eoffset = 0;
 199                 /* need to soft reset port 0 */
 200                 zmii = in_be32((void *)EMAC_M0);
 201                 zmii |= EMAC_M0_SRST;
 202                 out_be32((void *)EMAC_M0, zmii);
 203         }
 204
 205         return (eoffset);
 206 #else
 207
 208 #if defined(CONFIG_NET_MULTI) && defined(CONFIG_405EX)
 209         unsigned long rgmii;
 210         int devnum = 1;
 211
 212         rgmii = in_be32((void *)RGMII_FER);
 213         if (rgmii & (1 << (19 - devnum)))
 214                 return 0x100;
 215 #endif
 216
 217         return 0;
 218 #endif
 219 }
 220
 221 int emac4xx_miiphy_read (char *devname, unsigned char addr, unsigned char reg,
 222                          unsigned short *value)
 223 {
 224         unsigned long sta_reg;  /* STA scratch area */
 225         unsigned long i;
 226         unsigned long emac_reg;
 227
 228         emac_reg = miiphy_getemac_offset ();
 229         /* see if it is ready for 1000 nsec */
 230         i = 0;
 231
 232         /* see if it is ready for  sec */
 233         while ((in_be32((void *)EMAC_STACR + emac_reg) & EMAC_STACR_OC) ==
 234                EMAC_STACR_OC_MASK) {
 235                 udelay (7);
 236                 if (i > 5) {
 237 #ifdef ET_DEBUG
 238                         sta_reg = in_be32((void *)EMAC_STACR + emac_reg);
 239                         printf ("read : EMAC_STACR=0x%0x\n", sta_reg);  /* test-only */
 240                         printf ("read err 1\n");
 241 #endif
 242                         return -1;
 243                 }
 244                 i++;
 245         }
 246         sta_reg = reg;          /* reg address */
 247         /* set clock (50Mhz) and read flags */
 248 #if defined(CONFIG_440GX) || defined(CONFIG_440SPE) || \
 249     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 250     defined(CONFIG_405EX)
 251 #if defined(CONFIG_IBM_EMAC4_V4)        /* EMAC4 V4 changed bit setting */
 252         sta_reg = (sta_reg & ~EMAC_STACR_OP_MASK) | EMAC_STACR_READ;
 253 #else
 254         sta_reg |= EMAC_STACR_READ;
 255 #endif
 256 #else
 257         sta_reg = (sta_reg | EMAC_STACR_READ) & ~EMAC_STACR_CLK_100MHZ;
 258 #endif
 259
 260 #if defined(CONFIG_PHY_CLK_FREQ) && !defined(CONFIG_440GX) && \
 261     !defined(CONFIG_440SP) && !defined(CONFIG_440SPE) && \
 262     !defined(CONFIG_440EPX) && !defined(CONFIG_440GRX) && \
 263     !defined(CONFIG_405EX)
 264         sta_reg = sta_reg | CONFIG_PHY_CLK_FREQ;
 265 #endif
 266         sta_reg = sta_reg | (addr << 5);        /* Phy address */
 267         sta_reg = sta_reg | EMAC_STACR_OC_MASK; /* new IBM emac v4 */
 268         out_be32((void *)EMAC_STACR + emac_reg, sta_reg);
 269 #ifdef ET_DEBUG
 270         printf ("a2: write: EMAC_STACR=0x%0x\n", sta_reg);      /* test-only */
 271 #endif
 272
 273         sta_reg = in_be32((void *)EMAC_STACR + emac_reg);
 274 #ifdef ET_DEBUG
 275         printf ("a21: read : EMAC_STACR=0x%0x\n", sta_reg);     /* test-only */
 276 #endif
 277         i = 0;
 278         while ((sta_reg & EMAC_STACR_OC) == EMAC_STACR_OC_MASK) {
 279                 udelay (7);
 280                 if (i > 5)
 281                         return -1;
 282
 283                 i++;
 284                 sta_reg = in_be32((void *)EMAC_STACR + emac_reg);
 285 #ifdef ET_DEBUG
 286                 printf ("a22: read : EMAC_STACR=0x%0x\n", sta_reg);     /* test-only */
 287 #endif
 288         }
 289         if ((sta_reg & EMAC_STACR_PHYE) != 0)
 290                 return -1;
 291
 292         *value = *(short *)(&sta_reg);
 293         return 0;
 294
 295 }                               /* phy_read */
 296
 297 /***********************************************************/
 298 /* write a phy reg and return the value with a rc           */
 299 /***********************************************************/
 300
 301 int emac4xx_miiphy_write (char *devname, unsigned char addr, unsigned char reg,
 302                           unsigned short value)
 303 {
 304         unsigned long sta_reg;  /* STA scratch area */
 305         unsigned long i;
 306         unsigned long emac_reg;
 307
 308         emac_reg = miiphy_getemac_offset ();
 309         /* see if it is ready for 1000 nsec */
 310         i = 0;
 311
 312         while ((in_be32((void *)EMAC_STACR + emac_reg) & EMAC_STACR_OC) ==
 313                EMAC_STACR_OC_MASK) {
 314                 if (i > 5)
 315                         return -1;
 316
 317                 udelay (7);
 318                 i++;
 319         }
 320         sta_reg = 0;
 321         sta_reg = reg;          /* reg address */
 322         /* set clock (50Mhz) and read flags */
 323 #if defined(CONFIG_440GX) || defined(CONFIG_440SPE) || \
 324     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 325     defined(CONFIG_405EX)
 326 #if defined(CONFIG_IBM_EMAC4_V4)        /* EMAC4 V4 changed bit setting */
 327         sta_reg = (sta_reg & ~EMAC_STACR_OP_MASK) | EMAC_STACR_WRITE;
 328 #else
 329         sta_reg |= EMAC_STACR_WRITE;
 330 #endif
 331 #else
 332         sta_reg = (sta_reg | EMAC_STACR_WRITE) & ~EMAC_STACR_CLK_100MHZ;
 333 #endif
 334
 335 #if defined(CONFIG_PHY_CLK_FREQ) && !defined(CONFIG_440GX) && \
 336     !defined(CONFIG_440SP) && !defined(CONFIG_440SPE) && \
 337     !defined(CONFIG_440EPX) && !defined(CONFIG_440GRX) && \
 338     !defined(CONFIG_405EX)
 339         sta_reg = sta_reg | CONFIG_PHY_CLK_FREQ;        /* Set clock frequency (PLB freq. dependend) */
 340 #endif
 341         sta_reg = sta_reg | ((unsigned long)addr << 5); /* Phy address */
 342         sta_reg = sta_reg | EMAC_STACR_OC_MASK; /* new IBM emac v4 */
 343         memcpy (&sta_reg, &value, 2);   /* put in data */
 344
 345         out_be32((void *)EMAC_STACR + emac_reg, sta_reg);
 346
 347         /* wait for completion */
 348         i = 0;
 349         sta_reg = in_be32((void *)EMAC_STACR + emac_reg);
 350 #ifdef ET_DEBUG
 351         printf ("a31: read : EMAC_STACR=0x%0x\n", sta_reg);     /* test-only */
 352 #endif
 353         while ((sta_reg & EMAC_STACR_OC) == EMAC_STACR_OC_MASK) {
 354                 udelay (7);
 355                 if (i > 5)
 356                         return -1;
 357
 358                 i++;
 359                 sta_reg = in_be32((void *)EMAC_STACR + emac_reg);
 360 #ifdef ET_DEBUG
 361                 printf ("a32: read : EMAC_STACR=0x%0x\n", sta_reg);     /* test-only */
 362 #endif
 363         }
 364
 365         if ((sta_reg & EMAC_STACR_PHYE) != 0)
 366                 return -1;
 367
 368         return 0;
 369
 370 } /* phy_write */