git.sur5r.net Git - u-boot/blob - cpu/ppc4xx/miiphy.c

   1 /*-----------------------------------------------------------------------------+
   2   |
   3   |       This source code has been made available to you by IBM on an AS-IS
   4   |       basis.  Anyone receiving this source is licensed under IBM
   5   |       copyrights to use it in any way he or she deems fit, including
   6   |       copying it, modifying it, compiling it, and redistributing it either
   7   |       with or without modifications.  No license under IBM patents or
   8   |       patent applications is to be implied by the copyright license.
   9   |
  10   |       Any user of this software should understand that IBM cannot provide
  11   |       technical support for this software and will not be responsible for
  12   |       any consequences resulting from the use of this software.
  13   |
  14   |       Any person who transfers this source code or any derivative work
  15   |       must include the IBM copyright notice, this paragraph, and the
  16   |       preceding two paragraphs in the transferred software.
  17   |
  18   |       COPYRIGHT   I B M   CORPORATION 1995
  19   |       LICENSED MATERIAL  -  PROGRAM PROPERTY OF I B M
  20   +-----------------------------------------------------------------------------*/
  21 /*-----------------------------------------------------------------------------+
  22   |
  23   |  File Name:  miiphy.c
  24   |
  25   |  Function:   This module has utilities for accessing the MII PHY through
  26   |            the EMAC3 macro.
  27   |
  28   |  Author:     Mark Wisner
  29   |
  30   +-----------------------------------------------------------------------------*/
  31
  32 #include <common.h>
  33 #include <asm/processor.h>
  34 #include <asm/io.h>
  35 #include <ppc_asm.tmpl>
  36 #include <commproc.h>
  37 #include <ppc4xx_enet.h>
  38 #include <405_mal.h>
  39 #include <miiphy.h>
  40
  41 #undef ET_DEBUG
  42 /***********************************************************/
  43 /* Dump out to the screen PHY regs                         */
  44 /***********************************************************/
  45
  46 void miiphy_dump (char *devname, unsigned char addr)
  47 {
  48         unsigned long i;
  49         unsigned short data;
  50
  51         for (i = 0; i < 0x1A; i++) {
  52                 if (miiphy_read (devname, addr, i, &data)) {
  53                         printf ("read error for reg %lx\n", i);
  54                         return;
  55                 }
  56                 printf ("Phy reg %lx ==> %4x\n", i, data);
  57
  58                 /* jump to the next set of regs */
  59                 if (i == 0x07)
  60                         i = 0x0f;
  61
  62         }                       /* end for loop */
  63 }                               /* end dump */
  64
  65 /***********************************************************/
  66 /* (Re)start autonegotiation                               */
  67 /***********************************************************/
  68 int phy_setup_aneg (char *devname, unsigned char addr)
  69 {
  70         u16 bmcr;
  71
  72 #if defined(CONFIG_PHY_DYNAMIC_ANEG)
  73         /*
  74          * Set up advertisement based on capablilities reported by the PHY.
  75          * This should work for both copper and fiber.
  76          */
  77         u16 bmsr;
  78 #if defined(CONFIG_PHY_GIGE)
  79         u16 exsr = 0x0000;
  80 #endif
  81
  82         miiphy_read (devname, addr, PHY_BMSR, &bmsr);
  83
  84 #if defined(CONFIG_PHY_GIGE)
  85         if (bmsr & PHY_BMSR_EXT_STAT)
  86                 miiphy_read (devname, addr, PHY_EXSR, &exsr);
  87
  88         if (exsr & (PHY_EXSR_1000XF | PHY_EXSR_1000XH)) {
  89                 /* 1000BASE-X */
  90                 u16 anar = 0x0000;
  91
  92                 if (exsr & PHY_EXSR_1000XF)
  93                         anar |= PHY_X_ANLPAR_FD;
  94
  95                 if (exsr & PHY_EXSR_1000XH)
  96                         anar |= PHY_X_ANLPAR_HD;
  97
  98                 miiphy_write (devname, addr, PHY_ANAR, anar);
  99         } else
 100 #endif
 101         {
 102                 u16 anar, btcr;
 103
 104                 miiphy_read (devname, addr, PHY_ANAR, &anar);
 105                 anar &= ~(0x5000 | PHY_ANLPAR_T4 | PHY_ANLPAR_TXFD |
 106                           PHY_ANLPAR_TX | PHY_ANLPAR_10FD | PHY_ANLPAR_10);
 107
 108                 miiphy_read (devname, addr, PHY_1000BTCR, &btcr);
 109                 btcr &= ~(0x00FF | PHY_1000BTCR_1000FD | PHY_1000BTCR_1000HD);
 110
 111                 if (bmsr & PHY_BMSR_100T4)
 112                         anar |= PHY_ANLPAR_T4;
 113
 114                 if (bmsr & PHY_BMSR_100TXF)
 115                         anar |= PHY_ANLPAR_TXFD;
 116
 117                 if (bmsr & PHY_BMSR_100TXH)
 118                         anar |= PHY_ANLPAR_TX;
 119
 120                 if (bmsr & PHY_BMSR_10TF)
 121                         anar |= PHY_ANLPAR_10FD;
 122
 123                 if (bmsr & PHY_BMSR_10TH)
 124                         anar |= PHY_ANLPAR_10;
 125
 126                 miiphy_write (devname, addr, PHY_ANAR, anar);
 127
 128 #if defined(CONFIG_PHY_GIGE)
 129                 if (exsr & PHY_EXSR_1000TF)
 130                         btcr |= PHY_1000BTCR_1000FD;
 131
 132                 if (exsr & PHY_EXSR_1000TH)
 133                         btcr |= PHY_1000BTCR_1000HD;
 134
 135                 miiphy_write (devname, addr, PHY_1000BTCR, btcr);
 136 #endif
 137         }
 138
 139 #else /* defined(CONFIG_PHY_DYNAMIC_ANEG) */
 140         /*
 141          * Set up standard advertisement
 142          */
 143         u16 adv;
 144
 145         miiphy_read (devname, addr, PHY_ANAR, &adv);
 146         adv |= (PHY_ANLPAR_ACK  | PHY_ANLPAR_TXFD | PHY_ANLPAR_TX |
 147                 PHY_ANLPAR_10FD | PHY_ANLPAR_10);
 148         miiphy_write (devname, addr, PHY_ANAR, adv);
 149
 150         miiphy_read (devname, addr, PHY_1000BTCR, &adv);
 151         adv |= (0x0300);
 152         miiphy_write (devname, addr, PHY_1000BTCR, adv);
 153
 154 #endif /* defined(CONFIG_PHY_DYNAMIC_ANEG) */
 155
 156         /* Start/Restart aneg */
 157         miiphy_read (devname, addr, PHY_BMCR, &bmcr);
 158         bmcr |= (PHY_BMCR_AUTON | PHY_BMCR_RST_NEG);
 159         miiphy_write (devname, addr, PHY_BMCR, bmcr);
 160
 161         return 0;
 162 }
 163
 164 /***********************************************************/
 165 /* read a phy reg and return the value with a rc           */
 166 /***********************************************************/
 167 unsigned int miiphy_getemac_offset (void)
 168 {
 169 #if (defined(CONFIG_440) && !defined(CONFIG_440SP) && !defined(CONFIG_440SPE)) && defined(CONFIG_NET_MULTI)
 170         unsigned long zmii;
 171         unsigned long eoffset;
 172
 173         /* Need to find out which mdi port we're using */
 174         zmii = in_be32((void *)ZMII_FER);
 175
 176         if (zmii & (ZMII_FER_MDI << ZMII_FER_V (0)))
 177                 /* using port 0 */
 178                 eoffset = 0;
 179
 180         else if (zmii & (ZMII_FER_MDI << ZMII_FER_V (1)))
 181                 /* using port 1 */
 182                 eoffset = 0x100;
 183
 184         else if (zmii & (ZMII_FER_MDI << ZMII_FER_V (2)))
 185                 /* using port 2 */
 186                 eoffset = 0x400;
 187
 188         else if (zmii & (ZMII_FER_MDI << ZMII_FER_V (3)))
 189                 /* using port 3 */
 190                 eoffset = 0x600;
 191
 192         else {
 193                 /* None of the mdi ports are enabled! */
 194                 /* enable port 0 */
 195                 zmii |= ZMII_FER_MDI << ZMII_FER_V (0);
 196                 out_be32((void *)ZMII_FER, zmii);
 197                 eoffset = 0;
 198                 /* need to soft reset port 0 */
 199                 zmii = in_be32((void *)EMAC_M0);
 200                 zmii |= EMAC_M0_SRST;
 201                 out_be32((void *)EMAC_M0, zmii);
 202         }
 203
 204         return (eoffset);
 205 #else
 206
 207 #if defined(CONFIG_NET_MULTI) && defined(CONFIG_405EX)
 208         unsigned long rgmii;
 209         int devnum = 1;
 210
 211         rgmii = in_be32((void *)RGMII_FER);
 212         if (rgmii & (1 << (19 - devnum)))
 213                 return 0x100;
 214 #endif
 215
 216         return 0;
 217 #endif
 218 }
 219
 220 int emac4xx_miiphy_read (char *devname, unsigned char addr, unsigned char reg,
 221                          unsigned short *value)
 222 {
 223         unsigned long sta_reg;  /* STA scratch area */
 224         unsigned long i;
 225         unsigned long emac_reg;
 226
 227         emac_reg = miiphy_getemac_offset ();
 228         /* see if it is ready for 1000 nsec */
 229         i = 0;
 230
 231         /* see if it is ready for  sec */
 232         while ((in_be32((void *)EMAC_STACR + emac_reg) & EMAC_STACR_OC) ==
 233                EMAC_STACR_OC_MASK) {
 234                 udelay (7);
 235                 if (i > 5) {
 236 #ifdef ET_DEBUG
 237                         sta_reg = in_be32((void *)EMAC_STACR + emac_reg);
 238                         printf ("read : EMAC_STACR=0x%0x\n", sta_reg);  /* test-only */
 239                         printf ("read err 1\n");
 240 #endif
 241                         return -1;
 242                 }
 243                 i++;
 244         }
 245         sta_reg = reg;          /* reg address */
 246         /* set clock (50Mhz) and read flags */
 247 #if defined(CONFIG_440GX) || defined(CONFIG_440SPE) || \
 248     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 249     defined(CONFIG_405EX)
 250 #if defined(CONFIG_IBM_EMAC4_V4)        /* EMAC4 V4 changed bit setting */
 251         sta_reg = (sta_reg & ~EMAC_STACR_OP_MASK) | EMAC_STACR_READ;
 252 #else
 253         sta_reg |= EMAC_STACR_READ;
 254 #endif
 255 #else
 256         sta_reg = (sta_reg | EMAC_STACR_READ) & ~EMAC_STACR_CLK_100MHZ;
 257 #endif
 258
 259 #if defined(CONFIG_PHY_CLK_FREQ) && !defined(CONFIG_440GX) && \
 260     !defined(CONFIG_440SP) && !defined(CONFIG_440SPE) && \
 261     !defined(CONFIG_440EPX) && !defined(CONFIG_440GRX) && \
 262     !defined(CONFIG_405EX)
 263         sta_reg = sta_reg | CONFIG_PHY_CLK_FREQ;
 264 #endif
 265         sta_reg = sta_reg | (addr << 5);        /* Phy address */
 266         sta_reg = sta_reg | EMAC_STACR_OC_MASK; /* new IBM emac v4 */
 267         out_be32((void *)EMAC_STACR + emac_reg, sta_reg);
 268 #ifdef ET_DEBUG
 269         printf ("a2: write: EMAC_STACR=0x%0x\n", sta_reg);      /* test-only */
 270 #endif
 271
 272         sta_reg = in_be32((void *)EMAC_STACR + emac_reg);
 273 #ifdef ET_DEBUG
 274         printf ("a21: read : EMAC_STACR=0x%0x\n", sta_reg);     /* test-only */
 275 #endif
 276         i = 0;
 277         while ((sta_reg & EMAC_STACR_OC) == EMAC_STACR_OC_MASK) {
 278                 udelay (7);
 279                 if (i > 5)
 280                         return -1;
 281
 282                 i++;
 283                 sta_reg = in_be32((void *)EMAC_STACR + emac_reg);
 284 #ifdef ET_DEBUG
 285                 printf ("a22: read : EMAC_STACR=0x%0x\n", sta_reg);     /* test-only */
 286 #endif
 287         }
 288         if ((sta_reg & EMAC_STACR_PHYE) != 0)
 289                 return -1;
 290
 291         *value = *(short *)(&sta_reg);
 292         return 0;
 293
 294 }                               /* phy_read */
 295
 296 /***********************************************************/
 297 /* write a phy reg and return the value with a rc           */
 298 /***********************************************************/
 299
 300 int emac4xx_miiphy_write (char *devname, unsigned char addr, unsigned char reg,
 301                           unsigned short value)
 302 {
 303         unsigned long sta_reg;  /* STA scratch area */
 304         unsigned long i;
 305         unsigned long emac_reg;
 306
 307         emac_reg = miiphy_getemac_offset ();
 308         /* see if it is ready for 1000 nsec */
 309         i = 0;
 310
 311         while ((in_be32((void *)EMAC_STACR + emac_reg) & EMAC_STACR_OC) ==
 312                EMAC_STACR_OC_MASK) {
 313                 if (i > 5)
 314                         return -1;
 315
 316                 udelay (7);
 317                 i++;
 318         }
 319         sta_reg = 0;
 320         sta_reg = reg;          /* reg address */
 321         /* set clock (50Mhz) and read flags */
 322 #if defined(CONFIG_440GX) || defined(CONFIG_440SPE) || \
 323     defined(CONFIG_440EPX) || defined(CONFIG_440GRX) || \
 324     defined(CONFIG_405EX)
 325 #if defined(CONFIG_IBM_EMAC4_V4)        /* EMAC4 V4 changed bit setting */
 326         sta_reg = (sta_reg & ~EMAC_STACR_OP_MASK) | EMAC_STACR_WRITE;
 327 #else
 328         sta_reg |= EMAC_STACR_WRITE;
 329 #endif
 330 #else
 331         sta_reg = (sta_reg | EMAC_STACR_WRITE) & ~EMAC_STACR_CLK_100MHZ;
 332 #endif
 333
 334 #if defined(CONFIG_PHY_CLK_FREQ) && !defined(CONFIG_440GX) && \
 335     !defined(CONFIG_440SP) && !defined(CONFIG_440SPE) && \
 336     !defined(CONFIG_440EPX) && !defined(CONFIG_440GRX) && \
 337     !defined(CONFIG_405EX)
 338         sta_reg = sta_reg | CONFIG_PHY_CLK_FREQ;        /* Set clock frequency (PLB freq. dependend) */
 339 #endif
 340         sta_reg = sta_reg | ((unsigned long)addr << 5); /* Phy address */
 341         sta_reg = sta_reg | EMAC_STACR_OC_MASK; /* new IBM emac v4 */
 342         memcpy (&sta_reg, &value, 2);   /* put in data */
 343
 344         out_be32((void *)EMAC_STACR + emac_reg, sta_reg);
 345
 346         /* wait for completion */
 347         i = 0;
 348         sta_reg = in_be32((void *)EMAC_STACR + emac_reg);
 349 #ifdef ET_DEBUG
 350         printf ("a31: read : EMAC_STACR=0x%0x\n", sta_reg);     /* test-only */
 351 #endif
 352         while ((sta_reg & EMAC_STACR_OC) == EMAC_STACR_OC_MASK) {
 353                 udelay (7);
 354                 if (i > 5)
 355                         return -1;
 356
 357                 i++;
 358                 sta_reg = in_be32((void *)EMAC_STACR + emac_reg);
 359 #ifdef ET_DEBUG
 360                 printf ("a32: read : EMAC_STACR=0x%0x\n", sta_reg);     /* test-only */
 361 #endif
 362         }
 363
 364         if ((sta_reg & EMAC_STACR_PHYE) != 0)
 365                 return -1;
 366
 367         return 0;
 368
 369 } /* phy_write */