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sandbox: Compile test device tree when CONFIG_UT_DM is defined
[u-boot] / doc / README.x86
1 #
2 # Copyright (C) 2014, Simon Glass <sjg@chromium.org>
3 # Copyright (C) 2014, Bin Meng <bmeng.cn@gmail.com>
4 #
5 # SPDX-License-Identifier:      GPL-2.0+
6 #
7
8 U-Boot on x86
9 =============
10
11 This document describes the information about U-Boot running on x86 targets,
12 including supported boards, build instructions, todo list, etc.
13
14 Status
15 ------
16 U-Boot supports running as a coreboot [1] payload on x86. So far only Link
17 (Chromebook Pixel) has been tested, but it should work with minimal adjustments
18 on other x86 boards since coreboot deals with most of the low-level details.
19
20 U-Boot also supports booting directly from x86 reset vector without coreboot,
21 aka raw support or bare support. Currently Link, Intel Crown Bay, Intel
22 Minnowboard Max and Intel Galileo support running U-Boot 'bare metal'.
23
24 As for loading an OS, U-Boot supports directly booting a 32-bit or 64-bit
25 Linux kernel as part of a FIT image. It also supports a compressed zImage.
26
27 Build Instructions
28 ------------------
29 Building U-Boot as a coreboot payload is just like building U-Boot for targets
30 on other architectures, like below:
31
32 $ make coreboot-x86_defconfig
33 $ make all
34
35 Note this default configuration will build a U-Boot payload for the Link board.
36 To build a coreboot payload against another board, you can change the build
37 configuration during the 'make menuconfig' process.
38
39 x86 architecture  --->
40         ...
41         (chromebook_link) Board configuration file
42         (chromebook_link) Board Device Tree Source (dts) file
43         (0x19200000) Board specific Cache-As-RAM (CAR) address
44         (0x4000) Board specific Cache-As-RAM (CAR) size
45
46 Change the 'Board configuration file' and 'Board Device Tree Source (dts) file'
47 to point to a new board. You can also change the Cache-As-RAM (CAR) related
48 settings here if the default values do not fit your new board.
49
50 Building a ROM version of U-Boot (hereafter referred to as u-boot.rom) is a
51 little bit tricky, as generally it requires several binary blobs which are not
52 shipped in the U-Boot source tree. Due to this reason, the u-boot.rom build is
53 not turned on by default in the U-Boot source tree. Firstly, you need turn it
54 on by enabling the ROM build:
55
56 $ export BUILD_ROM=y
57
58 This tells the Makefile to build u-boot.rom as a target.
59
60 Link-specific instructions:
61
62 First, you need the following binary blobs:
63
64 * descriptor.bin - Intel flash descriptor
65 * me.bin - Intel Management Engine
66 * mrc.bin - Memory Reference Code, which sets up SDRAM
67 * video ROM - sets up the display
68
69 You can get these binary blobs by:
70
71 $ git clone http://review.coreboot.org/p/blobs.git
72 $ cd blobs
73
74 Find the following files:
75
76 * ./mainboard/google/link/descriptor.bin
77 * ./mainboard/google/link/me.bin
78 * ./northbridge/intel/sandybridge/systemagent-r6.bin
79
80 The 3rd one should be renamed to mrc.bin.
81 As for the video ROM, you can get it here [2].
82 Make sure all these binary blobs are put in the board directory.
83
84 Now you can build U-Boot and obtain u-boot.rom:
85
86 $ make chromebook_link_defconfig
87 $ make all
88
89 Intel Crown Bay specific instructions:
90
91 U-Boot support of Intel Crown Bay board [3] relies on a binary blob called
92 Firmware Support Package [4] to perform all the necessary initialization steps
93 as documented in the BIOS Writer Guide, including initialization of the CPU,
94 memory controller, chipset and certain bus interfaces.
95
96 Download the Intel FSP for Atom E6xx series and Platform Controller Hub EG20T,
97 install it on your host and locate the FSP binary blob. Note this platform
98 also requires a Chipset Micro Code (CMC) state machine binary to be present in
99 the SPI flash where u-boot.rom resides, and this CMC binary blob can be found
100 in this FSP package too.
101
102 * ./FSP/QUEENSBAY_FSP_GOLD_001_20-DECEMBER-2013.fd
103 * ./Microcode/C0_22211.BIN
104
105 Rename the first one to fsp.bin and second one to cmc.bin and put them in the
106 board directory.
107
108 Note the FSP release version 001 has a bug which could cause random endless
109 loop during the FspInit call. This bug was published by Intel although Intel
110 did not describe any details. We need manually apply the patch to the FSP
111 binary using any hex editor (eg: bvi). Go to the offset 0x1fcd8 of the FSP
112 binary, change the following five bytes values from orginally E8 42 FF FF FF
113 to B8 00 80 0B 00.
114
115 Now you can build U-Boot and obtain u-boot.rom
116
117 $ make crownbay_defconfig
118 $ make all
119
120 Intel Minnowboard Max instructions:
121
122 This uses as FSP as with Crown Bay, except it is for the Atom E3800 series.
123 Download this and get the .fd file (BAYTRAIL_FSP_GOLD_003_16-SEP-2014.fd at
124 the time of writing). Put it in the board directory:
125 board/intel/minnowmax/fsp.bin
126
127 Obtain the VGA RAM (Vga.dat at the time of writing) and put it into the same
128 directory: board/intel/minnowmax/vga.bin
129
130 You still need two more binary blobs. The first comes from the original
131 firmware image available from:
132
133 http://firmware.intel.com/sites/default/files/2014-WW42.4-MinnowBoardMax.73-64-bit.bin_Release.zip
134
135 Unzip it:
136
137    $ unzip 2014-WW42.4-MinnowBoardMax.73-64-bit.bin_Release.zip
138
139 Use ifdtool in the U-Boot tools directory to extract the images from that
140 file, for example:
141
142    $ ./tools/ifdtool -x MNW2MAX1.X64.0073.R02.1409160934.bin
143
144 This will provide the descriptor file - copy this into the correct place:
145
146    $ cp flashregion_0_flashdescriptor.bin board/intel/minnowmax/descriptor.bin
147
148 Then do the same with the sample SPI image provided in the FSP (SPI.bin at
149 the time of writing) to obtain the last image. Note that this will also
150 produce a flash descriptor file, but it does not seem to work, probably
151 because it is not designed for the Minnowmax. That is why you need to get
152 the flash descriptor from the original firmware as above.
153
154    $ ./tools/ifdtool -x BayleyBay/SPI.bin
155    $ cp flashregion_2_intel_me.bin board/intel/minnowmax/me.bin
156
157 Now you can build U-Boot and obtain u-boot.rom
158
159 $ make minnowmax_defconfig
160 $ make all
161
162 Intel Galileo instructions:
163
164 Only one binary blob is needed for Remote Management Unit (RMU) within Intel
165 Quark SoC. Not like FSP, U-Boot does not call into the binary. The binary is
166 needed by the Quark SoC itself.
167
168 You can get the binary blob from Quark Board Support Package from Intel website:
169
170 * ./QuarkSocPkg/QuarkNorthCluster/Binary/QuarkMicrocode/RMU.bin
171
172 Rename the file and put it to the board directory by:
173
174    $ cp RMU.bin board/intel/galileo/rmu.bin
175
176 Now you can build U-Boot and obtain u-boot.rom
177
178 $ make galileo_defconfig
179 $ make all
180
181 Test with coreboot
182 ------------------
183 For testing U-Boot as the coreboot payload, there are things that need be paid
184 attention to. coreboot supports loading an ELF executable and a 32-bit plain
185 binary, as well as other supported payloads. With the default configuration,
186 U-Boot is set up to use a separate Device Tree Blob (dtb). As of today, the
187 generated u-boot-dtb.bin needs to be packaged by the cbfstool utility (a tool
188 provided by coreboot) manually as coreboot's 'make menuconfig' does not provide
189 this capability yet. The command is as follows:
190
191 # in the coreboot root directory
192 $ ./build/util/cbfstool/cbfstool build/coreboot.rom add-flat-binary \
193   -f u-boot-dtb.bin -n fallback/payload -c lzma -l 0x1110000 -e 0x1110015
194
195 Make sure 0x1110000 matches CONFIG_SYS_TEXT_BASE and 0x1110015 matches the
196 symbol address of _start (in arch/x86/cpu/start.S).
197
198 If you want to use ELF as the coreboot payload, change U-Boot configuration to
199 use CONFIG_OF_EMBED instead of CONFIG_OF_SEPARATE.
200
201 To enable video you must enable these options in coreboot:
202
203    - Set framebuffer graphics resolution (1280x1024 32k-color (1:5:5))
204    - Keep VESA framebuffer
205
206 At present it seems that for Minnowboard Max, coreboot does not pass through
207 the video information correctly (it always says the resolution is 0x0). This
208 works correctly for link though.
209
210
211 CPU Microcode
212 -------------
213 Modern CPUs usually require a special bit stream called microcode [5] to be
214 loaded on the processor after power up in order to function properly. U-Boot
215 has already integrated these as hex dumps in the source tree.
216
217 Driver Model
218 ------------
219 x86 has been converted to use driver model for serial and GPIO.
220
221 Device Tree
222 -----------
223 x86 uses device tree to configure the board thus requires CONFIG_OF_CONTROL to
224 be turned on. Not every device on the board is configured via device tree, but
225 more and more devices will be added as time goes by. Check out the directory
226 arch/x86/dts/ for these device tree source files.
227
228 Useful Commands
229 ---------------
230
231 In keeping with the U-Boot philosophy of providing functions to check and
232 adjust internal settings, there are several x86-specific commands that may be
233 useful:
234
235 hob  - Display information about Firmware Support Package (FSP) Hand-off
236          Block. This is only available on platforms which use FSP, mostly
237          Atom.
238 iod  - Display I/O memory
239 iow  - Write I/O memory
240 mtrr - List and set the Memory Type Range Registers (MTRR). These are used to
241          tell the CPU whether memory is cacheable and if so the cache write
242          mode to use. U-Boot sets up some reasonable values but you can
243          adjust then with this command.
244
245 Development Flow
246 ----------------
247 These notes are for those who want to port U-Boot to a new x86 platform.
248
249 Since x86 CPUs boot from SPI flash, a SPI flash emulator is a good investment.
250 The Dediprog em100 can be used on Linux. The em100 tool is available here:
251
252    http://review.coreboot.org/p/em100.git
253
254 On Minnowboard Max the following command line can be used:
255
256    sudo em100 -s -p LOW -d u-boot.rom -c W25Q64DW -r
257
258 A suitable clip for connecting over the SPI flash chip is here:
259
260    http://www.dediprog.com/pd/programmer-accessories/EM-TC-8
261
262 This allows you to override the SPI flash contents for development purposes.
263 Typically you can write to the em100 in around 1200ms, considerably faster
264 than programming the real flash device each time. The only important
265 limitation of the em100 is that it only supports SPI bus speeds up to 20MHz.
266 This means that images must be set to boot with that speed. This is an
267 Intel-specific feature - e.g. tools/ifttool has an option to set the SPI
268 speed in the SPI descriptor region.
269
270 If your chip/board uses an Intel Firmware Support Package (FSP) it is fairly
271 easy to fit it in. You can follow the Minnowboard Max implementation, for
272 example. Hopefully you will just need to create new files similar to those
273 in arch/x86/cpu/baytrail which provide Bay Trail support.
274
275 If you are not using an FSP you have more freedom and more responsibility.
276 The ivybridge support works this way, although it still uses a ROM for
277 graphics and still has binary blobs containing Intel code. You should aim to
278 support all important peripherals on your platform including video and storage.
279 Use the device tree for configuration where possible.
280
281 For the microcode you can create a suitable device tree file using the
282 microcode tool:
283
284   ./tools/microcode-tool -d microcode.dat create <model>
285
286 or if you only have header files and not the full Intel microcode.dat database:
287
288   ./tools/microcode-tool -H BAY_TRAIL_FSP_KIT/Microcode/M0130673322.h \
289         -H BAY_TRAIL_FSP_KIT/Microcode/M0130679901.h \
290         create all
291
292 These are written to arch/x86/dts/microcode/ by default.
293
294 Note that it is possible to just add the micrcode for your CPU if you know its
295 model. U-Boot prints this information when it starts
296
297    CPU: x86_64, vendor Intel, device 30673h
298
299 so here we can use the M0130673322 file.
300
301 If you platform can display POST codes on two little 7-segment displays on
302 the board, then you can use post_code() calls from C or assembler to monitor
303 boot progress. This can be good for debugging.
304
305 If not, you can try to get serial working as early as possible. The early
306 debug serial port may be useful here. See setup_early_uart() for an example.
307
308 TODO List
309 ---------
310 - Audio
311 - Chrome OS verified boot
312 - SMI and ACPI support, to provide platform info and facilities to Linux
313
314 References
315 ----------
316 [1] http://www.coreboot.org
317 [2] http://www.coreboot.org/~stepan/pci8086,0166.rom
318 [3] http://www.intel.com/content/www/us/en/embedded/design-tools/evaluation-platforms/atom-e660-eg20t-development-kit.html
319 [4] http://www.intel.com/fsp
320 [5] http://en.wikipedia.org/wiki/Microcode