git.sur5r.net Git - u-boot/blob - drivers/net/dm9000x.c

   1 /*
   2   dm9000.c: Version 1.2 12/15/2003
   3
   4         A Davicom DM9000 ISA NIC fast Ethernet driver for Linux.
   5         Copyright (C) 1997  Sten Wang
   6
   7         This program is free software; you can redistribute it and/or
   8         modify it under the terms of the GNU General Public License
   9         as published by the Free Software Foundation; either version 2
  10         of the License, or (at your option) any later version.
  11
  12         This program is distributed in the hope that it will be useful,
  13         but WITHOUT ANY WARRANTY; without even the implied warranty of
  14         MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15         GNU General Public License for more details.
  16
  17   (C)Copyright 1997-1998 DAVICOM Semiconductor,Inc. All Rights Reserved.
  18
  19 V0.11   06/20/2001      REG_0A bit3=1, default enable BP with DA match
  20         06/22/2001      Support DM9801 progrmming
  21                         E3: R25 = ((R24 + NF) & 0x00ff) | 0xf000
  22                         E4: R25 = ((R24 + NF) & 0x00ff) | 0xc200
  23                 R17 = (R17 & 0xfff0) | NF + 3
  24                         E5: R25 = ((R24 + NF - 3) & 0x00ff) | 0xc200
  25                 R17 = (R17 & 0xfff0) | NF
  26
  27 v1.00                   modify by simon 2001.9.5
  28                         change for kernel 2.4.x
  29
  30 v1.1   11/09/2001       fix force mode bug
  31
  32 v1.2   03/18/2003       Weilun Huang <weilun_huang@davicom.com.tw>:
  33                         Fixed phy reset.
  34                         Added tx/rx 32 bit mode.
  35                         Cleaned up for kernel merge.
  36
  37 --------------------------------------
  38
  39        12/15/2003       Initial port to u-boot by
  40                         Sascha Hauer <saschahauer@web.de>
  41
  42        06/03/2008       Remy Bohmer <linux@bohmer.net>
  43                         - Added autodetect of databus width.
  44                         - Made debug code compile again.
  45                         - Adapt eth_send such that it matches the DM9000*
  46                           application notes. Needed to make it work properly
  47                           for DM9000A.
  48                         These changes are tested with DM9000{A,EP,E} together
  49                         with a 200MHz Atmel AT91SAM92161 core
  50
  51 TODO: Homerun NIC and longrun NIC are not functional, only internal at the
  52       moment.
  53 */
  54
  55 #include <common.h>
  56 #include <command.h>
  57 #include <net.h>
  58 #include <asm/io.h>
  59
  60 #ifdef CONFIG_DRIVER_DM9000
  61
  62 #include "dm9000x.h"
  63
  64 /* Board/System/Debug information/definition ---------------- */
  65
  66 #define DM9801_NOISE_FLOOR      0x08
  67 #define DM9802_NOISE_FLOOR      0x05
  68
  69 /* #define CONFIG_DM9000_DEBUG */
  70
  71 #ifdef CONFIG_DM9000_DEBUG
  72 #define DM9000_DBG(fmt,args...) printf(fmt, ##args)
  73 #define DM9000_DMP_PACKET(func,packet,length)  \
  74         do { \
  75                 int i;                                                  \
  76                 printf(func ": length: %d\n", length);                  \
  77                 for (i = 0; i < length; i++) {                          \
  78                         if (i % 8 == 0)                                 \
  79                                 printf("\n%s: %02x: ", func, i);        \
  80                         printf("%02x ", ((unsigned char *) packet)[i]); \
  81                 } printf("\n");                                         \
  82         } while(0)
  83 #else
  84 #define DM9000_DBG(fmt,args...)
  85 #define DM9000_DMP_PACKET(func,packet,length)
  86 #endif
  87
  88 enum DM9000_PHY_mode { DM9000_10MHD = 0, DM9000_100MHD =
  89             1, DM9000_10MFD = 4, DM9000_100MFD = 5, DM9000_AUTO =
  90             8, DM9000_1M_HPNA = 0x10
  91 };
  92 enum DM9000_NIC_TYPE { FASTETHER_NIC = 0, HOMERUN_NIC = 1, LONGRUN_NIC = 2
  93 };
  94
  95 /* Structure/enum declaration ------------------------------- */
  96 typedef struct board_info {
  97         u32 runt_length_counter;        /* counter: RX length < 64byte */
  98         u32 long_length_counter;        /* counter: RX length > 1514byte */
  99         u32 reset_counter;      /* counter: RESET */
 100         u32 reset_tx_timeout;   /* RESET caused by TX Timeout */
 101         u32 reset_rx_status;    /* RESET caused by RX Statsus wrong */
 102         u16 tx_pkt_cnt;
 103         u16 queue_start_addr;
 104         u16 dbug_cnt;
 105         u8 phy_addr;
 106         u8 device_wait_reset;   /* device state */
 107         u8 nic_type;            /* NIC type */
 108         unsigned char srom[128];
 109         void (*outblk)(void *data_ptr, int count);
 110         void (*inblk)(void *data_ptr, int count);
 111         void (*rx_status)(u16 *RxStatus, u16 *RxLen);
 112  } board_info_t;
 113 static board_info_t dm9000_info;
 114
 115 /* For module input parameter */
 116 static int media_mode = DM9000_AUTO;
 117 static u8 nfloor = 0;
 118
 119 /* function declaration ------------------------------------- */
 120 int eth_init(bd_t * bd);
 121 int eth_send(volatile void *, int);
 122 int eth_rx(void);
 123 void eth_halt(void);
 124 static int dm9000_probe(void);
 125 static u16 phy_read(int);
 126 static void phy_write(int, u16);
 127 u16 read_srom_word(int);
 128 static u8 DM9000_ior(int);
 129 static void DM9000_iow(int reg, u8 value);
 130
 131 /* DM9000 network board routine ---------------------------- */
 132
 133 #define DM9000_outb(d,r) ( *(volatile u8 *)r = d )
 134 #define DM9000_outw(d,r) ( *(volatile u16 *)r = d )
 135 #define DM9000_outl(d,r) ( *(volatile u32 *)r = d )
 136 #define DM9000_inb(r) (*(volatile u8 *)r)
 137 #define DM9000_inw(r) (*(volatile u16 *)r)
 138 #define DM9000_inl(r) (*(volatile u32 *)r)
 139
 140 #ifdef CONFIG_DM9000_DEBUG
 141 static void
 142 dump_regs(void)
 143 {
 144         DM9000_DBG("\n");
 145         DM9000_DBG("NCR   (0x00): %02x\n", DM9000_ior(0));
 146         DM9000_DBG("NSR   (0x01): %02x\n", DM9000_ior(1));
 147         DM9000_DBG("TCR   (0x02): %02x\n", DM9000_ior(2));
 148         DM9000_DBG("TSRI  (0x03): %02x\n", DM9000_ior(3));
 149         DM9000_DBG("TSRII (0x04): %02x\n", DM9000_ior(4));
 150         DM9000_DBG("RCR   (0x05): %02x\n", DM9000_ior(5));
 151         DM9000_DBG("RSR   (0x06): %02x\n", DM9000_ior(6));
 152         DM9000_DBG("ISR   (0xFE): %02x\n", DM9000_ior(DM9000_ISR));
 153         DM9000_DBG("\n");
 154 }
 155 #endif
 156
 157 static void dm9000_outblk_8bit(void *data_ptr, int count)
 158 {
 159         int i;
 160         for (i = 0; i < count; i++)
 161                 DM9000_outb((((u8 *) data_ptr)[i] & 0xff), DM9000_DATA);
 162 }
 163
 164 static void dm9000_outblk_16bit(void *data_ptr, int count)
 165 {
 166         int i;
 167         u32 tmplen = (count + 1) / 2;
 168
 169         for (i = 0; i < tmplen; i++)
 170                 DM9000_outw(((u16 *) data_ptr)[i], DM9000_DATA);
 171 }
 172 static void dm9000_outblk_32bit(void *data_ptr, int count)
 173 {
 174         int i;
 175         u32 tmplen = (count + 3) / 4;
 176
 177         for (i = 0; i < tmplen; i++)
 178                 DM9000_outl(((u32 *) data_ptr)[i], DM9000_DATA);
 179 }
 180
 181 static void dm9000_inblk_8bit(void *data_ptr, int count)
 182 {
 183         int i;
 184         for (i = 0; i < count; i++)
 185                 ((u8 *) data_ptr)[i] = DM9000_inb(DM9000_DATA);
 186 }
 187
 188 static void dm9000_inblk_16bit(void *data_ptr, int count)
 189 {
 190         int i;
 191         u32 tmplen = (count + 1) / 2;
 192
 193         for (i = 0; i < tmplen; i++)
 194                 ((u16 *) data_ptr)[i] = DM9000_inw(DM9000_DATA);
 195 }
 196 static void dm9000_inblk_32bit(void *data_ptr, int count)
 197 {
 198         int i;
 199         u32 tmplen = (count + 3) / 4;
 200
 201         for (i = 0; i < tmplen; i++)
 202                 ((u32 *) data_ptr)[i] = DM9000_inl(DM9000_DATA);
 203 }
 204
 205 static void dm9000_rx_status_32bit(u16 *RxStatus, u16 *RxLen)
 206 {
 207         u32 tmpdata = DM9000_inl(DM9000_DATA);
 208
 209         DM9000_outb(DM9000_MRCMD, DM9000_IO);
 210
 211         *RxStatus = tmpdata;
 212         *RxLen = tmpdata >> 16;
 213 }
 214
 215 static void dm9000_rx_status_16bit(u16 *RxStatus, u16 *RxLen)
 216 {
 217         DM9000_outb(DM9000_MRCMD, DM9000_IO);
 218
 219         *RxStatus = DM9000_inw(DM9000_DATA);
 220         *RxLen = DM9000_inw(DM9000_DATA);
 221 }
 222
 223 static void dm9000_rx_status_8bit(u16 *RxStatus, u16 *RxLen)
 224 {
 225         DM9000_outb(DM9000_MRCMD, DM9000_IO);
 226
 227         *RxStatus = DM9000_inb(DM9000_DATA) + (DM9000_inb(DM9000_DATA) << 8);
 228         *RxLen = DM9000_inb(DM9000_DATA) + (DM9000_inb(DM9000_DATA) << 8);
 229 }
 230
 231 /*
 232   Search DM9000 board, allocate space and register it
 233 */
 234 int
 235 dm9000_probe(void)
 236 {
 237         u32 id_val;
 238         id_val = DM9000_ior(DM9000_VIDL);
 239         id_val |= DM9000_ior(DM9000_VIDH) << 8;
 240         id_val |= DM9000_ior(DM9000_PIDL) << 16;
 241         id_val |= DM9000_ior(DM9000_PIDH) << 24;
 242         if (id_val == DM9000_ID) {
 243                 printf("dm9000 i/o: 0x%x, id: 0x%x \n", CONFIG_DM9000_BASE,
 244                        id_val);
 245                 return 0;
 246         } else {
 247                 printf("dm9000 not found at 0x%08x id: 0x%08x\n",
 248                        CONFIG_DM9000_BASE, id_val);
 249                 return -1;
 250         }
 251 }
 252
 253 /* Set PHY operationg mode
 254 */
 255 static void
 256 set_PHY_mode(void)
 257 {
 258         u16 phy_reg4 = 0x01e1, phy_reg0 = 0x1000;
 259         if (!(media_mode & DM9000_AUTO)) {
 260                 switch (media_mode) {
 261                 case DM9000_10MHD:
 262                         phy_reg4 = 0x21;
 263                         phy_reg0 = 0x0000;
 264                         break;
 265                 case DM9000_10MFD:
 266                         phy_reg4 = 0x41;
 267                         phy_reg0 = 0x1100;
 268                         break;
 269                 case DM9000_100MHD:
 270                         phy_reg4 = 0x81;
 271                         phy_reg0 = 0x2000;
 272                         break;
 273                 case DM9000_100MFD:
 274                         phy_reg4 = 0x101;
 275                         phy_reg0 = 0x3100;
 276                         break;
 277                 }
 278                 phy_write(4, phy_reg4); /* Set PHY media mode */
 279                 phy_write(0, phy_reg0); /*  Tmp */
 280         }
 281         DM9000_iow(DM9000_GPCR, 0x01);  /* Let GPIO0 output */
 282         DM9000_iow(DM9000_GPR, 0x00);   /* Enable PHY */
 283 }
 284
 285 /*
 286         Init HomeRun DM9801
 287 */
 288 static void
 289 program_dm9801(u16 HPNA_rev)
 290 {
 291         __u16 reg16, reg17, reg24, reg25;
 292         if (!nfloor)
 293                 nfloor = DM9801_NOISE_FLOOR;
 294         reg16 = phy_read(16);
 295         reg17 = phy_read(17);
 296         reg24 = phy_read(24);
 297         reg25 = phy_read(25);
 298         switch (HPNA_rev) {
 299         case 0xb900:            /* DM9801 E3 */
 300                 reg16 |= 0x1000;
 301                 reg25 = ((reg24 + nfloor) & 0x00ff) | 0xf000;
 302                 break;
 303         case 0xb901:            /* DM9801 E4 */
 304                 reg25 = ((reg24 + nfloor) & 0x00ff) | 0xc200;
 305                 reg17 = (reg17 & 0xfff0) + nfloor + 3;
 306                 break;
 307         case 0xb902:            /* DM9801 E5 */
 308         case 0xb903:            /* DM9801 E6 */
 309         default:
 310                 reg16 |= 0x1000;
 311                 reg25 = ((reg24 + nfloor - 3) & 0x00ff) | 0xc200;
 312                 reg17 = (reg17 & 0xfff0) + nfloor;
 313         }
 314         phy_write(16, reg16);
 315         phy_write(17, reg17);
 316         phy_write(25, reg25);
 317 }
 318
 319 /*
 320         Init LongRun DM9802
 321 */
 322 static void
 323 program_dm9802(void)
 324 {
 325         __u16 reg25;
 326         if (!nfloor)
 327                 nfloor = DM9802_NOISE_FLOOR;
 328         reg25 = phy_read(25);
 329         reg25 = (reg25 & 0xff00) + nfloor;
 330         phy_write(25, reg25);
 331 }
 332
 333 /* Identify NIC type
 334 */
 335 static void
 336 identify_nic(void)
 337 {
 338         struct board_info *db = &dm9000_info;
 339         u16 phy_reg3;
 340         DM9000_iow(DM9000_NCR, NCR_EXT_PHY);
 341         phy_reg3 = phy_read(3);
 342         switch (phy_reg3 & 0xfff0) {
 343         case 0xb900:
 344                 if (phy_read(31) == 0x4404) {
 345                         db->nic_type = HOMERUN_NIC;
 346                         program_dm9801(phy_reg3);
 347                         DM9000_DBG("found homerun NIC\n");
 348                 } else {
 349                         db->nic_type = LONGRUN_NIC;
 350                         DM9000_DBG("found longrun NIC\n");
 351                         program_dm9802();
 352                 }
 353                 break;
 354         default:
 355                 db->nic_type = FASTETHER_NIC;
 356                 break;
 357         }
 358         DM9000_iow(DM9000_NCR, 0);
 359 }
 360
 361 /* General Purpose dm9000 reset routine */
 362 static void
 363 dm9000_reset(void)
 364 {
 365         DM9000_DBG("resetting\n");
 366         DM9000_iow(DM9000_NCR, NCR_RST);
 367         udelay(1000);           /* delay 1ms */
 368 }
 369
 370 /* Initilize dm9000 board
 371 */
 372 int
 373 eth_init(bd_t * bd)
 374 {
 375         int i, oft, lnk;
 376         u8 io_mode;
 377         struct board_info *db = &dm9000_info;
 378
 379         DM9000_DBG("eth_init()\n");
 380
 381         /* RESET device */
 382         dm9000_reset();
 383         dm9000_probe();
 384
 385         /* Auto-detect 8/16/32 bit mode, ISR Bit 6+7 indicate bus width */
 386         io_mode = DM9000_ior(DM9000_ISR) >> 6;
 387
 388         switch (io_mode) {
 389         case 0x0:  /* 16-bit mode */
 390                 printf("DM9000: running in 16 bit mode\n");
 391                 db->outblk    = dm9000_outblk_16bit;
 392                 db->inblk     = dm9000_inblk_16bit;
 393                 db->rx_status = dm9000_rx_status_16bit;
 394                 break;
 395         case 0x01:  /* 32-bit mode */
 396                 printf("DM9000: running in 32 bit mode\n");
 397                 db->outblk    = dm9000_outblk_32bit;
 398                 db->inblk     = dm9000_inblk_32bit;
 399                 db->rx_status = dm9000_rx_status_32bit;
 400                 break;
 401         case 0x02: /* 8 bit mode */
 402                 printf("DM9000: running in 8 bit mode\n");
 403                 db->outblk    = dm9000_outblk_8bit;
 404                 db->inblk     = dm9000_inblk_8bit;
 405                 db->rx_status = dm9000_rx_status_8bit;
 406                 break;
 407         default:
 408                 /* Assume 8 bit mode, will probably not work anyway */
 409                 printf("DM9000: Undefined IO-mode:0x%x\n", io_mode);
 410                 db->outblk    = dm9000_outblk_8bit;
 411                 db->inblk     = dm9000_inblk_8bit;
 412                 db->rx_status = dm9000_rx_status_8bit;
 413                 break;
 414         }
 415
 416         /* NIC Type: FASTETHER, HOMERUN, LONGRUN */
 417         identify_nic();
 418
 419         /* GPIO0 on pre-activate PHY */
 420         DM9000_iow(DM9000_GPR, 0x00);   /*REG_1F bit0 activate phyxcer */
 421
 422         /* Set PHY */
 423         set_PHY_mode();
 424
 425         /* Program operating register */
 426         DM9000_iow(DM9000_NCR, 0x0);    /* only intern phy supported by now */
 427         DM9000_iow(DM9000_TCR, 0);      /* TX Polling clear */
 428         DM9000_iow(DM9000_BPTR, 0x3f);  /* Less 3Kb, 200us */
 429         DM9000_iow(DM9000_FCTR, FCTR_HWOT(3) | FCTR_LWOT(8));   /* Flow Control : High/Low Water */
 430         DM9000_iow(DM9000_FCR, 0x0);    /* SH FIXME: This looks strange! Flow Control */
 431         DM9000_iow(DM9000_SMCR, 0);     /* Special Mode */
 432         DM9000_iow(DM9000_NSR, NSR_WAKEST | NSR_TX2END | NSR_TX1END);   /* clear TX status */
 433         DM9000_iow(DM9000_ISR, 0x0f);   /* Clear interrupt status */
 434
 435         /* Set Node address */
 436         for (i = 0; i < 6; i++)
 437                 ((u16 *) bd->bi_enetaddr)[i] = read_srom_word(i);
 438
 439         if (is_zero_ether_addr(bd->bi_enetaddr) ||
 440             is_multicast_ether_addr(bd->bi_enetaddr)) {
 441                 /* try reading from environment */
 442                 u8 i;
 443                 char *s, *e;
 444                 s = getenv ("ethaddr");
 445                 for (i = 0; i < 6; ++i) {
 446                         bd->bi_enetaddr[i] = s ?
 447                                 simple_strtoul (s, &e, 16) : 0;
 448                         if (s)
 449                                 s = (*e) ? e + 1 : e;
 450                 }
 451         }
 452
 453         printf("MAC: %02x:%02x:%02x:%02x:%02x:%02x\n", bd->bi_enetaddr[0],
 454                bd->bi_enetaddr[1], bd->bi_enetaddr[2], bd->bi_enetaddr[3],
 455                bd->bi_enetaddr[4], bd->bi_enetaddr[5]);
 456         for (i = 0, oft = 0x10; i < 6; i++, oft++)
 457                 DM9000_iow(oft, bd->bi_enetaddr[i]);
 458         for (i = 0, oft = 0x16; i < 8; i++, oft++)
 459                 DM9000_iow(oft, 0xff);
 460
 461         /* read back mac, just to be sure */
 462         for (i = 0, oft = 0x10; i < 6; i++, oft++)
 463                 DM9000_DBG("%02x:", DM9000_ior(oft));
 464         DM9000_DBG("\n");
 465
 466         /* Activate DM9000 */
 467         DM9000_iow(DM9000_RCR, RCR_DIS_LONG | RCR_DIS_CRC | RCR_RXEN);  /* RX enable */
 468         DM9000_iow(DM9000_IMR, IMR_PAR);        /* Enable TX/RX interrupt mask */
 469         i = 0;
 470         while (!(phy_read(1) & 0x20)) { /* autonegation complete bit */
 471                 udelay(1000);
 472                 i++;
 473                 if (i == 10000) {
 474                         printf("could not establish link\n");
 475                         return 0;
 476                 }
 477         }
 478
 479         /* see what we've got */
 480         lnk = phy_read(17) >> 12;
 481         printf("operating at ");
 482         switch (lnk) {
 483         case 1:
 484                 printf("10M half duplex ");
 485                 break;
 486         case 2:
 487                 printf("10M full duplex ");
 488                 break;
 489         case 4:
 490                 printf("100M half duplex ");
 491                 break;
 492         case 8:
 493                 printf("100M full duplex ");
 494                 break;
 495         default:
 496                 printf("unknown: %d ", lnk);
 497                 break;
 498         }
 499         printf("mode\n");
 500         return 0;
 501 }
 502
 503 /*
 504   Hardware start transmission.
 505   Send a packet to media from the upper layer.
 506 */
 507 int
 508 eth_send(volatile void *packet, int length)
 509 {
 510         char *data_ptr;
 511         int tmo;
 512         struct board_info *db = &dm9000_info;
 513
 514         DM9000_DMP_PACKET("eth_send", packet, length);
 515
 516         DM9000_iow(DM9000_ISR, IMR_PTM); /* Clear Tx bit in ISR */
 517
 518         /* Move data to DM9000 TX RAM */
 519         data_ptr = (char *) packet;
 520         DM9000_outb(DM9000_MWCMD, DM9000_IO); /* Prepare for TX-data */
 521
 522         /* push the data to the TX-fifo */
 523         (db->outblk)(data_ptr, length);
 524
 525         /* Set TX length to DM9000 */
 526         DM9000_iow(DM9000_TXPLL, length & 0xff);
 527         DM9000_iow(DM9000_TXPLH, (length >> 8) & 0xff);
 528
 529         /* Issue TX polling command */
 530         DM9000_iow(DM9000_TCR, TCR_TXREQ); /* Cleared after TX complete */
 531
 532         /* wait for end of transmission */
 533         tmo = get_timer(0) + 5 * CFG_HZ;
 534         while ( !(DM9000_ior(DM9000_NSR) & (NSR_TX1END | NSR_TX2END)) ||
 535                 !(DM9000_ior(DM9000_ISR) & IMR_PTM) ) {
 536                 if (get_timer(0) >= tmo) {
 537                         printf("transmission timeout\n");
 538                         break;
 539                 }
 540         }
 541         DM9000_iow(DM9000_ISR, IMR_PTM); /* Clear Tx bit in ISR */
 542
 543         DM9000_DBG("transmit done\n\n");
 544         return 0;
 545 }
 546
 547 /*
 548   Stop the interface.
 549   The interface is stopped when it is brought.
 550 */
 551 void
 552 eth_halt(void)
 553 {
 554         DM9000_DBG("eth_halt\n");
 555
 556         /* RESET devie */
 557         phy_write(0, 0x8000);   /* PHY RESET */
 558         DM9000_iow(DM9000_GPR, 0x01);   /* Power-Down PHY */
 559         DM9000_iow(DM9000_IMR, 0x80);   /* Disable all interrupt */
 560         DM9000_iow(DM9000_RCR, 0x00);   /* Disable RX */
 561 }
 562
 563 /*
 564   Received a packet and pass to upper layer
 565 */
 566 int
 567 eth_rx(void)
 568 {
 569         u8 rxbyte, *rdptr = (u8 *) NetRxPackets[0];
 570         u16 RxStatus, RxLen = 0;
 571         struct board_info *db = &dm9000_info;
 572
 573         /* Check packet ready or not */
 574         DM9000_ior(DM9000_MRCMDX);      /* Dummy read */
 575         rxbyte = DM9000_inb(DM9000_DATA);       /* Got most updated data */
 576         if (rxbyte == 0)
 577                 return 0;
 578
 579         /* Status check: this byte must be 0 or 1 */
 580         if (rxbyte > 1) {
 581                 DM9000_iow(DM9000_RCR, 0x00);   /* Stop Device */
 582                 DM9000_iow(DM9000_ISR, 0x80);   /* Stop INT request */
 583                 DM9000_DBG("rx status check: %d\n", rxbyte);
 584         }
 585         DM9000_DBG("receiving packet\n");
 586
 587         /* A packet ready now  & Get status/length */
 588         DM9000_outb(DM9000_MRCMD, DM9000_IO);
 589
 590         (db->rx_status)(&RxStatus, &RxLen);
 591
 592         DM9000_DBG("rx status: 0x%04x rx len: %d\n", RxStatus, RxLen);
 593
 594         /* Move data from DM9000 */
 595         /* Read received packet from RX SRAM */
 596         (db->inblk)(rdptr, RxLen);
 597
 598         if ((RxStatus & 0xbf00) || (RxLen < 0x40)
 599             || (RxLen > DM9000_PKT_MAX)) {
 600                 if (RxStatus & 0x100) {
 601                         printf("rx fifo error\n");
 602                 }
 603                 if (RxStatus & 0x200) {
 604                         printf("rx crc error\n");
 605                 }
 606                 if (RxStatus & 0x8000) {
 607                         printf("rx length error\n");
 608                 }
 609                 if (RxLen > DM9000_PKT_MAX) {
 610                         printf("rx length too big\n");
 611                         dm9000_reset();
 612                 }
 613         } else {
 614                 DM9000_DMP_PACKET("eth_rx", rdptr, RxLen);
 615
 616                 /* Pass to upper layer */
 617                 DM9000_DBG("passing packet to upper layer\n");
 618                 NetReceive(NetRxPackets[0], RxLen);
 619                 return RxLen;
 620         }
 621         return 0;
 622 }
 623
 624 /*
 625   Read a word data from SROM
 626 */
 627 u16
 628 read_srom_word(int offset)
 629 {
 630         DM9000_iow(DM9000_EPAR, offset);
 631         DM9000_iow(DM9000_EPCR, 0x4);
 632         udelay(8000);
 633         DM9000_iow(DM9000_EPCR, 0x0);
 634         return (DM9000_ior(DM9000_EPDRL) + (DM9000_ior(DM9000_EPDRH) << 8));
 635 }
 636
 637 void
 638 write_srom_word(int offset, u16 val)
 639 {
 640         DM9000_iow(DM9000_EPAR, offset);
 641         DM9000_iow(DM9000_EPDRH, ((val >> 8) & 0xff));
 642         DM9000_iow(DM9000_EPDRL, (val & 0xff));
 643         DM9000_iow(DM9000_EPCR, 0x12);
 644         udelay(8000);
 645         DM9000_iow(DM9000_EPCR, 0);
 646 }
 647
 648
 649 /*
 650    Read a byte from I/O port
 651 */
 652 static u8
 653 DM9000_ior(int reg)
 654 {
 655         DM9000_outb(reg, DM9000_IO);
 656         return DM9000_inb(DM9000_DATA);
 657 }
 658
 659 /*
 660    Write a byte to I/O port
 661 */
 662 static void
 663 DM9000_iow(int reg, u8 value)
 664 {
 665         DM9000_outb(reg, DM9000_IO);
 666         DM9000_outb(value, DM9000_DATA);
 667 }
 668
 669 /*
 670    Read a word from phyxcer
 671 */
 672 static u16
 673 phy_read(int reg)
 674 {
 675         u16 val;
 676
 677         /* Fill the phyxcer register into REG_0C */
 678         DM9000_iow(DM9000_EPAR, DM9000_PHY | reg);
 679         DM9000_iow(DM9000_EPCR, 0xc);   /* Issue phyxcer read command */
 680         udelay(100);            /* Wait read complete */
 681         DM9000_iow(DM9000_EPCR, 0x0);   /* Clear phyxcer read command */
 682         val = (DM9000_ior(DM9000_EPDRH) << 8) | DM9000_ior(DM9000_EPDRL);
 683
 684         /* The read data keeps on REG_0D & REG_0E */
 685         DM9000_DBG("phy_read(0x%x): 0x%x\n", reg, val);
 686         return val;
 687 }
 688
 689 /*
 690    Write a word to phyxcer
 691 */
 692 static void
 693 phy_write(int reg, u16 value)
 694 {
 695
 696         /* Fill the phyxcer register into REG_0C */
 697         DM9000_iow(DM9000_EPAR, DM9000_PHY | reg);
 698
 699         /* Fill the written data into REG_0D & REG_0E */
 700         DM9000_iow(DM9000_EPDRL, (value & 0xff));
 701         DM9000_iow(DM9000_EPDRH, ((value >> 8) & 0xff));
 702         DM9000_iow(DM9000_EPCR, 0xa);   /* Issue phyxcer write command */
 703         udelay(500);            /* Wait write complete */
 704         DM9000_iow(DM9000_EPCR, 0x0);   /* Clear phyxcer write command */
 705         DM9000_DBG("phy_write(reg:0x%x, value:0x%x)\n", reg, value);
 706 }
 707 #endif                          /* CONFIG_DRIVER_DM9000 */