git.sur5r.net Git - u-boot/blob - drivers/net/fec_mxc.c

   1 /*
   2  * (C) Copyright 2009 Ilya Yanok, Emcraft Systems Ltd <yanok@emcraft.com>
   3  * (C) Copyright 2008,2009 Eric Jarrige <eric.jarrige@armadeus.org>
   4  * (C) Copyright 2008 Armadeus Systems nc
   5  * (C) Copyright 2007 Pengutronix, Sascha Hauer <s.hauer@pengutronix.de>
   6  * (C) Copyright 2007 Pengutronix, Juergen Beisert <j.beisert@pengutronix.de>
   7  *
   8  * SPDX-License-Identifier:     GPL-2.0+
   9  */
  10
  11 #include <common.h>
  12 #include <dm.h>
  13 #include <malloc.h>
  14 #include <memalign.h>
  15 #include <miiphy.h>
  16 #include <net.h>
  17 #include <netdev.h>
  18 #include "fec_mxc.h"
  19
  20 #include <asm/io.h>
  21 #include <linux/errno.h>
  22 #include <linux/compiler.h>
  23
  24 #include <asm/arch/clock.h>
  25 #include <asm/arch/imx-regs.h>
  26 #include <asm/imx-common/sys_proto.h>
  27
  28 DECLARE_GLOBAL_DATA_PTR;
  29
  30 /*
  31  * Timeout the transfer after 5 mS. This is usually a bit more, since
  32  * the code in the tightloops this timeout is used in adds some overhead.
  33  */
  34 #define FEC_XFER_TIMEOUT        5000
  35
  36 /*
  37  * The standard 32-byte DMA alignment does not work on mx6solox, which requires
  38  * 64-byte alignment in the DMA RX FEC buffer.
  39  * Introduce the FEC_DMA_RX_MINALIGN which can cover mx6solox needs and also
  40  * satisfies the alignment on other SoCs (32-bytes)
  41  */
  42 #define FEC_DMA_RX_MINALIGN     64
  43
  44 #ifndef CONFIG_MII
  45 #error "CONFIG_MII has to be defined!"
  46 #endif
  47
  48 #ifndef CONFIG_FEC_XCV_TYPE
  49 #define CONFIG_FEC_XCV_TYPE MII100
  50 #endif
  51
  52 /*
  53  * The i.MX28 operates with packets in big endian. We need to swap them before
  54  * sending and after receiving.
  55  */
  56 #ifdef CONFIG_MX28
  57 #define CONFIG_FEC_MXC_SWAP_PACKET
  58 #endif
  59
  60 #define RXDESC_PER_CACHELINE (ARCH_DMA_MINALIGN/sizeof(struct fec_bd))
  61
  62 /* Check various alignment issues at compile time */
  63 #if ((ARCH_DMA_MINALIGN < 16) || (ARCH_DMA_MINALIGN % 16 != 0))
  64 #error "ARCH_DMA_MINALIGN must be multiple of 16!"
  65 #endif
  66
  67 #if ((PKTALIGN < ARCH_DMA_MINALIGN) || \
  68         (PKTALIGN % ARCH_DMA_MINALIGN != 0))
  69 #error "PKTALIGN must be multiple of ARCH_DMA_MINALIGN!"
  70 #endif
  71
  72 #undef DEBUG
  73
  74 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
  75 static void swap_packet(uint32_t *packet, int length)
  76 {
  77         int i;
  78
  79         for (i = 0; i < DIV_ROUND_UP(length, 4); i++)
  80                 packet[i] = __swab32(packet[i]);
  81 }
  82 #endif
  83
  84 /* MII-interface related functions */
  85 static int fec_mdio_read(struct ethernet_regs *eth, uint8_t phyaddr,
  86                 uint8_t regaddr)
  87 {
  88         uint32_t reg;           /* convenient holder for the PHY register */
  89         uint32_t phy;           /* convenient holder for the PHY */
  90         uint32_t start;
  91         int val;
  92
  93         /*
  94          * reading from any PHY's register is done by properly
  95          * programming the FEC's MII data register.
  96          */
  97         writel(FEC_IEVENT_MII, &eth->ievent);
  98         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
  99         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 100
 101         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_RD | FEC_MII_DATA_TA |
 102                         phy | reg, &eth->mii_data);
 103
 104         /* wait for the related interrupt */
 105         start = get_timer(0);
 106         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 107                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 108                         printf("Read MDIO failed...\n");
 109                         return -1;
 110                 }
 111         }
 112
 113         /* clear mii interrupt bit */
 114         writel(FEC_IEVENT_MII, &eth->ievent);
 115
 116         /* it's now safe to read the PHY's register */
 117         val = (unsigned short)readl(&eth->mii_data);
 118         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 119               regaddr, val);
 120         return val;
 121 }
 122
 123 static void fec_mii_setspeed(struct ethernet_regs *eth)
 124 {
 125         /*
 126          * Set MII_SPEED = (1/(mii_speed * 2)) * System Clock
 127          * and do not drop the Preamble.
 128          *
 129          * The i.MX28 and i.MX6 types have another field in the MSCR (aka
 130          * MII_SPEED) register that defines the MDIO output hold time. Earlier
 131          * versions are RAZ there, so just ignore the difference and write the
 132          * register always.
 133          * The minimal hold time according to IEE802.3 (clause 22) is 10 ns.
 134          * HOLDTIME + 1 is the number of clk cycles the fec is holding the
 135          * output.
 136          * The HOLDTIME bitfield takes values between 0 and 7 (inclusive).
 137          * Given that ceil(clkrate / 5000000) <= 64, the calculation for
 138          * holdtime cannot result in a value greater than 3.
 139          */
 140         u32 pclk = imx_get_fecclk();
 141         u32 speed = DIV_ROUND_UP(pclk, 5000000);
 142         u32 hold = DIV_ROUND_UP(pclk, 100000000) - 1;
 143 #ifdef FEC_QUIRK_ENET_MAC
 144         speed--;
 145 #endif
 146         writel(speed << 1 | hold << 8, &eth->mii_speed);
 147         debug("%s: mii_speed %08x\n", __func__, readl(&eth->mii_speed));
 148 }
 149
 150 static int fec_mdio_write(struct ethernet_regs *eth, uint8_t phyaddr,
 151                 uint8_t regaddr, uint16_t data)
 152 {
 153         uint32_t reg;           /* convenient holder for the PHY register */
 154         uint32_t phy;           /* convenient holder for the PHY */
 155         uint32_t start;
 156
 157         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
 158         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 159
 160         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_WR |
 161                 FEC_MII_DATA_TA | phy | reg | data, &eth->mii_data);
 162
 163         /* wait for the MII interrupt */
 164         start = get_timer(0);
 165         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 166                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 167                         printf("Write MDIO failed...\n");
 168                         return -1;
 169                 }
 170         }
 171
 172         /* clear MII interrupt bit */
 173         writel(FEC_IEVENT_MII, &eth->ievent);
 174         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 175               regaddr, data);
 176
 177         return 0;
 178 }
 179
 180 static int fec_phy_read(struct mii_dev *bus, int phyaddr, int dev_addr,
 181                         int regaddr)
 182 {
 183         return fec_mdio_read(bus->priv, phyaddr, regaddr);
 184 }
 185
 186 static int fec_phy_write(struct mii_dev *bus, int phyaddr, int dev_addr,
 187                          int regaddr, u16 data)
 188 {
 189         return fec_mdio_write(bus->priv, phyaddr, regaddr, data);
 190 }
 191
 192 #ifndef CONFIG_PHYLIB
 193 static int miiphy_restart_aneg(struct eth_device *dev)
 194 {
 195         int ret = 0;
 196 #if !defined(CONFIG_FEC_MXC_NO_ANEG)
 197         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 198         struct ethernet_regs *eth = fec->bus->priv;
 199
 200         /*
 201          * Wake up from sleep if necessary
 202          * Reset PHY, then delay 300ns
 203          */
 204 #ifdef CONFIG_MX27
 205         fec_mdio_write(eth, fec->phy_id, MII_DCOUNTER, 0x00FF);
 206 #endif
 207         fec_mdio_write(eth, fec->phy_id, MII_BMCR, BMCR_RESET);
 208         udelay(1000);
 209
 210         /* Set the auto-negotiation advertisement register bits */
 211         fec_mdio_write(eth, fec->phy_id, MII_ADVERTISE,
 212                        LPA_100FULL | LPA_100HALF | LPA_10FULL |
 213                        LPA_10HALF | PHY_ANLPAR_PSB_802_3);
 214         fec_mdio_write(eth, fec->phy_id, MII_BMCR,
 215                        BMCR_ANENABLE | BMCR_ANRESTART);
 216
 217         if (fec->mii_postcall)
 218                 ret = fec->mii_postcall(fec->phy_id);
 219
 220 #endif
 221         return ret;
 222 }
 223
 224 #ifndef CONFIG_FEC_FIXED_SPEED
 225 static int miiphy_wait_aneg(struct eth_device *dev)
 226 {
 227         uint32_t start;
 228         int status;
 229         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 230         struct ethernet_regs *eth = fec->bus->priv;
 231
 232         /* Wait for AN completion */
 233         start = get_timer(0);
 234         do {
 235                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
 236                         printf("%s: Autonegotiation timeout\n", dev->name);
 237                         return -1;
 238                 }
 239
 240                 status = fec_mdio_read(eth, fec->phy_id, MII_BMSR);
 241                 if (status < 0) {
 242                         printf("%s: Autonegotiation failed. status: %d\n",
 243                                dev->name, status);
 244                         return -1;
 245                 }
 246         } while (!(status & BMSR_LSTATUS));
 247
 248         return 0;
 249 }
 250 #endif /* CONFIG_FEC_FIXED_SPEED */
 251 #endif
 252
 253 static int fec_rx_task_enable(struct fec_priv *fec)
 254 {
 255         writel(FEC_R_DES_ACTIVE_RDAR, &fec->eth->r_des_active);
 256         return 0;
 257 }
 258
 259 static int fec_rx_task_disable(struct fec_priv *fec)
 260 {
 261         return 0;
 262 }
 263
 264 static int fec_tx_task_enable(struct fec_priv *fec)
 265 {
 266         writel(FEC_X_DES_ACTIVE_TDAR, &fec->eth->x_des_active);
 267         return 0;
 268 }
 269
 270 static int fec_tx_task_disable(struct fec_priv *fec)
 271 {
 272         return 0;
 273 }
 274
 275 /**
 276  * Initialize receive task's buffer descriptors
 277  * @param[in] fec all we know about the device yet
 278  * @param[in] count receive buffer count to be allocated
 279  * @param[in] dsize desired size of each receive buffer
 280  * @return 0 on success
 281  *
 282  * Init all RX descriptors to default values.
 283  */
 284 static void fec_rbd_init(struct fec_priv *fec, int count, int dsize)
 285 {
 286         uint32_t size;
 287         uint8_t *data;
 288         int i;
 289
 290         /*
 291          * Reload the RX descriptors with default values and wipe
 292          * the RX buffers.
 293          */
 294         size = roundup(dsize, ARCH_DMA_MINALIGN);
 295         for (i = 0; i < count; i++) {
 296                 data = (uint8_t *)fec->rbd_base[i].data_pointer;
 297                 memset(data, 0, dsize);
 298                 flush_dcache_range((uint32_t)data, (uint32_t)data + size);
 299
 300                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 301                 fec->rbd_base[i].data_length = 0;
 302         }
 303
 304         /* Mark the last RBD to close the ring. */
 305         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 306         fec->rbd_index = 0;
 307
 308         flush_dcache_range((unsigned)fec->rbd_base,
 309                            (unsigned)fec->rbd_base + size);
 310 }
 311
 312 /**
 313  * Initialize transmit task's buffer descriptors
 314  * @param[in] fec all we know about the device yet
 315  *
 316  * Transmit buffers are created externally. We only have to init the BDs here.\n
 317  * Note: There is a race condition in the hardware. When only one BD is in
 318  * use it must be marked with the WRAP bit to use it for every transmitt.
 319  * This bit in combination with the READY bit results into double transmit
 320  * of each data buffer. It seems the state machine checks READY earlier then
 321  * resetting it after the first transfer.
 322  * Using two BDs solves this issue.
 323  */
 324 static void fec_tbd_init(struct fec_priv *fec)
 325 {
 326         unsigned addr = (unsigned)fec->tbd_base;
 327         unsigned size = roundup(2 * sizeof(struct fec_bd),
 328                                 ARCH_DMA_MINALIGN);
 329
 330         memset(fec->tbd_base, 0, size);
 331         fec->tbd_base[0].status = 0;
 332         fec->tbd_base[1].status = FEC_TBD_WRAP;
 333         fec->tbd_index = 0;
 334         flush_dcache_range(addr, addr + size);
 335 }
 336
 337 /**
 338  * Mark the given read buffer descriptor as free
 339  * @param[in] last 1 if this is the last buffer descriptor in the chain, else 0
 340  * @param[in] prbd buffer descriptor to mark free again
 341  */
 342 static void fec_rbd_clean(int last, struct fec_bd *prbd)
 343 {
 344         unsigned short flags = FEC_RBD_EMPTY;
 345         if (last)
 346                 flags |= FEC_RBD_WRAP;
 347         writew(flags, &prbd->status);
 348         writew(0, &prbd->data_length);
 349 }
 350
 351 static int fec_get_hwaddr(int dev_id, unsigned char *mac)
 352 {
 353         imx_get_mac_from_fuse(dev_id, mac);
 354         return !is_valid_ethaddr(mac);
 355 }
 356
 357 #ifdef CONFIG_DM_ETH
 358 static int fecmxc_set_hwaddr(struct udevice *dev)
 359 #else
 360 static int fec_set_hwaddr(struct eth_device *dev)
 361 #endif
 362 {
 363 #ifdef CONFIG_DM_ETH
 364         struct fec_priv *fec = dev_get_priv(dev);
 365         struct eth_pdata *pdata = dev_get_platdata(dev);
 366         uchar *mac = pdata->enetaddr;
 367 #else
 368         uchar *mac = dev->enetaddr;
 369         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 370 #endif
 371
 372         writel(0, &fec->eth->iaddr1);
 373         writel(0, &fec->eth->iaddr2);
 374         writel(0, &fec->eth->gaddr1);
 375         writel(0, &fec->eth->gaddr2);
 376
 377         /* Set physical address */
 378         writel((mac[0] << 24) + (mac[1] << 16) + (mac[2] << 8) + mac[3],
 379                &fec->eth->paddr1);
 380         writel((mac[4] << 24) + (mac[5] << 16) + 0x8808, &fec->eth->paddr2);
 381
 382         return 0;
 383 }
 384
 385 /* Do initial configuration of the FEC registers */
 386 static void fec_reg_setup(struct fec_priv *fec)
 387 {
 388         uint32_t rcntrl;
 389
 390         /* Set interrupt mask register */
 391         writel(0x00000000, &fec->eth->imask);
 392
 393         /* Clear FEC-Lite interrupt event register(IEVENT) */
 394         writel(0xffffffff, &fec->eth->ievent);
 395
 396         /* Set FEC-Lite receive control register(R_CNTRL): */
 397
 398         /* Start with frame length = 1518, common for all modes. */
 399         rcntrl = PKTSIZE << FEC_RCNTRL_MAX_FL_SHIFT;
 400         if (fec->xcv_type != SEVENWIRE)         /* xMII modes */
 401                 rcntrl |= FEC_RCNTRL_FCE | FEC_RCNTRL_MII_MODE;
 402         if (fec->xcv_type == RGMII)
 403                 rcntrl |= FEC_RCNTRL_RGMII;
 404         else if (fec->xcv_type == RMII)
 405                 rcntrl |= FEC_RCNTRL_RMII;
 406
 407         writel(rcntrl, &fec->eth->r_cntrl);
 408 }
 409
 410 /**
 411  * Start the FEC engine
 412  * @param[in] dev Our device to handle
 413  */
 414 #ifdef CONFIG_DM_ETH
 415 static int fec_open(struct udevice *dev)
 416 #else
 417 static int fec_open(struct eth_device *edev)
 418 #endif
 419 {
 420 #ifdef CONFIG_DM_ETH
 421         struct fec_priv *fec = dev_get_priv(dev);
 422 #else
 423         struct fec_priv *fec = (struct fec_priv *)edev->priv;
 424 #endif
 425         int speed;
 426         uint32_t addr, size;
 427         int i;
 428
 429         debug("fec_open: fec_open(dev)\n");
 430         /* full-duplex, heartbeat disabled */
 431         writel(1 << 2, &fec->eth->x_cntrl);
 432         fec->rbd_index = 0;
 433
 434         /* Invalidate all descriptors */
 435         for (i = 0; i < FEC_RBD_NUM - 1; i++)
 436                 fec_rbd_clean(0, &fec->rbd_base[i]);
 437         fec_rbd_clean(1, &fec->rbd_base[i]);
 438
 439         /* Flush the descriptors into RAM */
 440         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd),
 441                         ARCH_DMA_MINALIGN);
 442         addr = (uint32_t)fec->rbd_base;
 443         flush_dcache_range(addr, addr + size);
 444
 445 #ifdef FEC_QUIRK_ENET_MAC
 446         /* Enable ENET HW endian SWAP */
 447         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_DBSWAP,
 448                &fec->eth->ecntrl);
 449         /* Enable ENET store and forward mode */
 450         writel(readl(&fec->eth->x_wmrk) | FEC_X_WMRK_STRFWD,
 451                &fec->eth->x_wmrk);
 452 #endif
 453         /* Enable FEC-Lite controller */
 454         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_ETHER_EN,
 455                &fec->eth->ecntrl);
 456
 457 #if defined(CONFIG_MX25) || defined(CONFIG_MX53) || defined(CONFIG_MX6SL)
 458         udelay(100);
 459
 460         /* setup the MII gasket for RMII mode */
 461         /* disable the gasket */
 462         writew(0, &fec->eth->miigsk_enr);
 463
 464         /* wait for the gasket to be disabled */
 465         while (readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY)
 466                 udelay(2);
 467
 468         /* configure gasket for RMII, 50 MHz, no loopback, and no echo */
 469         writew(MIIGSK_CFGR_IF_MODE_RMII, &fec->eth->miigsk_cfgr);
 470
 471         /* re-enable the gasket */
 472         writew(MIIGSK_ENR_EN, &fec->eth->miigsk_enr);
 473
 474         /* wait until MII gasket is ready */
 475         int max_loops = 10;
 476         while ((readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY) == 0) {
 477                 if (--max_loops <= 0) {
 478                         printf("WAIT for MII Gasket ready timed out\n");
 479                         break;
 480                 }
 481         }
 482 #endif
 483
 484 #ifdef CONFIG_PHYLIB
 485         {
 486                 /* Start up the PHY */
 487                 int ret = phy_startup(fec->phydev);
 488
 489                 if (ret) {
 490                         printf("Could not initialize PHY %s\n",
 491                                fec->phydev->dev->name);
 492                         return ret;
 493                 }
 494                 speed = fec->phydev->speed;
 495         }
 496 #elif CONFIG_FEC_FIXED_SPEED
 497         speed = CONFIG_FEC_FIXED_SPEED;
 498 #else
 499         miiphy_wait_aneg(edev);
 500         speed = miiphy_speed(edev->name, fec->phy_id);
 501         miiphy_duplex(edev->name, fec->phy_id);
 502 #endif
 503
 504 #ifdef FEC_QUIRK_ENET_MAC
 505         {
 506                 u32 ecr = readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_SPEED;
 507                 u32 rcr = readl(&fec->eth->r_cntrl) & ~FEC_RCNTRL_RMII_10T;
 508                 if (speed == _1000BASET)
 509                         ecr |= FEC_ECNTRL_SPEED;
 510                 else if (speed != _100BASET)
 511                         rcr |= FEC_RCNTRL_RMII_10T;
 512                 writel(ecr, &fec->eth->ecntrl);
 513                 writel(rcr, &fec->eth->r_cntrl);
 514         }
 515 #endif
 516         debug("%s:Speed=%i\n", __func__, speed);
 517
 518         /* Enable SmartDMA receive task */
 519         fec_rx_task_enable(fec);
 520
 521         udelay(100000);
 522         return 0;
 523 }
 524
 525 #ifdef CONFIG_DM_ETH
 526 static int fecmxc_init(struct udevice *dev)
 527 #else
 528 static int fec_init(struct eth_device *dev, bd_t *bd)
 529 #endif
 530 {
 531 #ifdef CONFIG_DM_ETH
 532         struct fec_priv *fec = dev_get_priv(dev);
 533 #else
 534         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 535 #endif
 536         uint32_t mib_ptr = (uint32_t)&fec->eth->rmon_t_drop;
 537         int i;
 538
 539         /* Initialize MAC address */
 540 #ifdef CONFIG_DM_ETH
 541         fecmxc_set_hwaddr(dev);
 542 #else
 543         fec_set_hwaddr(dev);
 544 #endif
 545
 546         /* Setup transmit descriptors, there are two in total. */
 547         fec_tbd_init(fec);
 548
 549         /* Setup receive descriptors. */
 550         fec_rbd_init(fec, FEC_RBD_NUM, FEC_MAX_PKT_SIZE);
 551
 552         fec_reg_setup(fec);
 553
 554         if (fec->xcv_type != SEVENWIRE)
 555                 fec_mii_setspeed(fec->bus->priv);
 556
 557         /* Set Opcode/Pause Duration Register */
 558         writel(0x00010020, &fec->eth->op_pause);        /* FIXME 0xffff0020; */
 559         writel(0x2, &fec->eth->x_wmrk);
 560
 561         /* Set multicast address filter */
 562         writel(0x00000000, &fec->eth->gaddr1);
 563         writel(0x00000000, &fec->eth->gaddr2);
 564
 565         /* Do not access reserved register for i.MX6UL */
 566         if (!is_mx6ul()) {
 567                 /* clear MIB RAM */
 568                 for (i = mib_ptr; i <= mib_ptr + 0xfc; i += 4)
 569                         writel(0, i);
 570
 571                 /* FIFO receive start register */
 572                 writel(0x520, &fec->eth->r_fstart);
 573         }
 574
 575         /* size and address of each buffer */
 576         writel(FEC_MAX_PKT_SIZE, &fec->eth->emrbr);
 577         writel((uint32_t)fec->tbd_base, &fec->eth->etdsr);
 578         writel((uint32_t)fec->rbd_base, &fec->eth->erdsr);
 579
 580 #ifndef CONFIG_PHYLIB
 581         if (fec->xcv_type != SEVENWIRE)
 582                 miiphy_restart_aneg(dev);
 583 #endif
 584         fec_open(dev);
 585         return 0;
 586 }
 587
 588 /**
 589  * Halt the FEC engine
 590  * @param[in] dev Our device to handle
 591  */
 592 #ifdef CONFIG_DM_ETH
 593 static void fecmxc_halt(struct udevice *dev)
 594 #else
 595 static void fec_halt(struct eth_device *dev)
 596 #endif
 597 {
 598 #ifdef CONFIG_DM_ETH
 599         struct fec_priv *fec = dev_get_priv(dev);
 600 #else
 601         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 602 #endif
 603         int counter = 0xffff;
 604
 605         /* issue graceful stop command to the FEC transmitter if necessary */
 606         writel(FEC_TCNTRL_GTS | readl(&fec->eth->x_cntrl),
 607                &fec->eth->x_cntrl);
 608
 609         debug("eth_halt: wait for stop regs\n");
 610         /* wait for graceful stop to register */
 611         while ((counter--) && (!(readl(&fec->eth->ievent) & FEC_IEVENT_GRA)))
 612                 udelay(1);
 613
 614         /* Disable SmartDMA tasks */
 615         fec_tx_task_disable(fec);
 616         fec_rx_task_disable(fec);
 617
 618         /*
 619          * Disable the Ethernet Controller
 620          * Note: this will also reset the BD index counter!
 621          */
 622         writel(readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_ETHER_EN,
 623                &fec->eth->ecntrl);
 624         fec->rbd_index = 0;
 625         fec->tbd_index = 0;
 626         debug("eth_halt: done\n");
 627 }
 628
 629 /**
 630  * Transmit one frame
 631  * @param[in] dev Our ethernet device to handle
 632  * @param[in] packet Pointer to the data to be transmitted
 633  * @param[in] length Data count in bytes
 634  * @return 0 on success
 635  */
 636 #ifdef CONFIG_DM_ETH
 637 static int fecmxc_send(struct udevice *dev, void *packet, int length)
 638 #else
 639 static int fec_send(struct eth_device *dev, void *packet, int length)
 640 #endif
 641 {
 642         unsigned int status;
 643         uint32_t size, end;
 644         uint32_t addr;
 645         int timeout = FEC_XFER_TIMEOUT;
 646         int ret = 0;
 647
 648         /*
 649          * This routine transmits one frame.  This routine only accepts
 650          * 6-byte Ethernet addresses.
 651          */
 652 #ifdef CONFIG_DM_ETH
 653         struct fec_priv *fec = dev_get_priv(dev);
 654 #else
 655         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 656 #endif
 657
 658         /*
 659          * Check for valid length of data.
 660          */
 661         if ((length > 1500) || (length <= 0)) {
 662                 printf("Payload (%d) too large\n", length);
 663                 return -1;
 664         }
 665
 666         /*
 667          * Setup the transmit buffer. We are always using the first buffer for
 668          * transmission, the second will be empty and only used to stop the DMA
 669          * engine. We also flush the packet to RAM here to avoid cache trouble.
 670          */
 671 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 672         swap_packet((uint32_t *)packet, length);
 673 #endif
 674
 675         addr = (uint32_t)packet;
 676         end = roundup(addr + length, ARCH_DMA_MINALIGN);
 677         addr &= ~(ARCH_DMA_MINALIGN - 1);
 678         flush_dcache_range(addr, end);
 679
 680         writew(length, &fec->tbd_base[fec->tbd_index].data_length);
 681         writel(addr, &fec->tbd_base[fec->tbd_index].data_pointer);
 682
 683         /*
 684          * update BD's status now
 685          * This block:
 686          * - is always the last in a chain (means no chain)
 687          * - should transmitt the CRC
 688          * - might be the last BD in the list, so the address counter should
 689          *   wrap (-> keep the WRAP flag)
 690          */
 691         status = readw(&fec->tbd_base[fec->tbd_index].status) & FEC_TBD_WRAP;
 692         status |= FEC_TBD_LAST | FEC_TBD_TC | FEC_TBD_READY;
 693         writew(status, &fec->tbd_base[fec->tbd_index].status);
 694
 695         /*
 696          * Flush data cache. This code flushes both TX descriptors to RAM.
 697          * After this code, the descriptors will be safely in RAM and we
 698          * can start DMA.
 699          */
 700         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 701         addr = (uint32_t)fec->tbd_base;
 702         flush_dcache_range(addr, addr + size);
 703
 704         /*
 705          * Below we read the DMA descriptor's last four bytes back from the
 706          * DRAM. This is important in order to make sure that all WRITE
 707          * operations on the bus that were triggered by previous cache FLUSH
 708          * have completed.
 709          *
 710          * Otherwise, on MX28, it is possible to observe a corruption of the
 711          * DMA descriptors. Please refer to schematic "Figure 1-2" in MX28RM
 712          * for the bus structure of MX28. The scenario is as follows:
 713          *
 714          * 1) ARM core triggers a series of WRITEs on the AHB_ARB2 bus going
 715          *    to DRAM due to flush_dcache_range()
 716          * 2) ARM core writes the FEC registers via AHB_ARB2
 717          * 3) FEC DMA starts reading/writing from/to DRAM via AHB_ARB3
 718          *
 719          * Note that 2) does sometimes finish before 1) due to reordering of
 720          * WRITE accesses on the AHB bus, therefore triggering 3) before the
 721          * DMA descriptor is fully written into DRAM. This results in occasional
 722          * corruption of the DMA descriptor.
 723          */
 724         readl(addr + size - 4);
 725
 726         /* Enable SmartDMA transmit task */
 727         fec_tx_task_enable(fec);
 728
 729         /*
 730          * Wait until frame is sent. On each turn of the wait cycle, we must
 731          * invalidate data cache to see what's really in RAM. Also, we need
 732          * barrier here.
 733          */
 734         while (--timeout) {
 735                 if (!(readl(&fec->eth->x_des_active) & FEC_X_DES_ACTIVE_TDAR))
 736                         break;
 737         }
 738
 739         if (!timeout) {
 740                 ret = -EINVAL;
 741                 goto out;
 742         }
 743
 744         /*
 745          * The TDAR bit is cleared when the descriptors are all out from TX
 746          * but on mx6solox we noticed that the READY bit is still not cleared
 747          * right after TDAR.
 748          * These are two distinct signals, and in IC simulation, we found that
 749          * TDAR always gets cleared prior than the READY bit of last BD becomes
 750          * cleared.
 751          * In mx6solox, we use a later version of FEC IP. It looks like that
 752          * this intrinsic behaviour of TDAR bit has changed in this newer FEC
 753          * version.
 754          *
 755          * Fix this by polling the READY bit of BD after the TDAR polling,
 756          * which covers the mx6solox case and does not harm the other SoCs.
 757          */
 758         timeout = FEC_XFER_TIMEOUT;
 759         while (--timeout) {
 760                 invalidate_dcache_range(addr, addr + size);
 761                 if (!(readw(&fec->tbd_base[fec->tbd_index].status) &
 762                     FEC_TBD_READY))
 763                         break;
 764         }
 765
 766         if (!timeout)
 767                 ret = -EINVAL;
 768
 769 out:
 770         debug("fec_send: status 0x%x index %d ret %i\n",
 771               readw(&fec->tbd_base[fec->tbd_index].status),
 772               fec->tbd_index, ret);
 773         /* for next transmission use the other buffer */
 774         if (fec->tbd_index)
 775                 fec->tbd_index = 0;
 776         else
 777                 fec->tbd_index = 1;
 778
 779         return ret;
 780 }
 781
 782 /**
 783  * Pull one frame from the card
 784  * @param[in] dev Our ethernet device to handle
 785  * @return Length of packet read
 786  */
 787 #ifdef CONFIG_DM_ETH
 788 static int fecmxc_recv(struct udevice *dev, int flags, uchar **packetp)
 789 #else
 790 static int fec_recv(struct eth_device *dev)
 791 #endif
 792 {
 793 #ifdef CONFIG_DM_ETH
 794         struct fec_priv *fec = dev_get_priv(dev);
 795 #else
 796         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 797 #endif
 798         struct fec_bd *rbd = &fec->rbd_base[fec->rbd_index];
 799         unsigned long ievent;
 800         int frame_length, len = 0;
 801         uint16_t bd_status;
 802         uint32_t addr, size, end;
 803         int i;
 804         ALLOC_CACHE_ALIGN_BUFFER(uchar, buff, FEC_MAX_PKT_SIZE);
 805
 806         /* Check if any critical events have happened */
 807         ievent = readl(&fec->eth->ievent);
 808         writel(ievent, &fec->eth->ievent);
 809         debug("fec_recv: ievent 0x%lx\n", ievent);
 810         if (ievent & FEC_IEVENT_BABR) {
 811 #ifdef CONFIG_DM_ETH
 812                 fecmxc_halt(dev);
 813                 fecmxc_init(dev);
 814 #else
 815                 fec_halt(dev);
 816                 fec_init(dev, fec->bd);
 817 #endif
 818                 printf("some error: 0x%08lx\n", ievent);
 819                 return 0;
 820         }
 821         if (ievent & FEC_IEVENT_HBERR) {
 822                 /* Heartbeat error */
 823                 writel(0x00000001 | readl(&fec->eth->x_cntrl),
 824                        &fec->eth->x_cntrl);
 825         }
 826         if (ievent & FEC_IEVENT_GRA) {
 827                 /* Graceful stop complete */
 828                 if (readl(&fec->eth->x_cntrl) & 0x00000001) {
 829 #ifdef CONFIG_DM_ETH
 830                         fecmxc_halt(dev);
 831 #else
 832                         fec_halt(dev);
 833 #endif
 834                         writel(~0x00000001 & readl(&fec->eth->x_cntrl),
 835                                &fec->eth->x_cntrl);
 836 #ifdef CONFIG_DM_ETH
 837                         fecmxc_init(dev);
 838 #else
 839                         fec_init(dev, fec->bd);
 840 #endif
 841                 }
 842         }
 843
 844         /*
 845          * Read the buffer status. Before the status can be read, the data cache
 846          * must be invalidated, because the data in RAM might have been changed
 847          * by DMA. The descriptors are properly aligned to cachelines so there's
 848          * no need to worry they'd overlap.
 849          *
 850          * WARNING: By invalidating the descriptor here, we also invalidate
 851          * the descriptors surrounding this one. Therefore we can NOT change the
 852          * contents of this descriptor nor the surrounding ones. The problem is
 853          * that in order to mark the descriptor as processed, we need to change
 854          * the descriptor. The solution is to mark the whole cache line when all
 855          * descriptors in the cache line are processed.
 856          */
 857         addr = (uint32_t)rbd;
 858         addr &= ~(ARCH_DMA_MINALIGN - 1);
 859         size = roundup(sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 860         invalidate_dcache_range(addr, addr + size);
 861
 862         bd_status = readw(&rbd->status);
 863         debug("fec_recv: status 0x%x\n", bd_status);
 864
 865         if (!(bd_status & FEC_RBD_EMPTY)) {
 866                 if ((bd_status & FEC_RBD_LAST) && !(bd_status & FEC_RBD_ERR) &&
 867                     ((readw(&rbd->data_length) - 4) > 14)) {
 868                         /* Get buffer address and size */
 869                         addr = readl(&rbd->data_pointer);
 870                         frame_length = readw(&rbd->data_length) - 4;
 871                         /* Invalidate data cache over the buffer */
 872                         end = roundup(addr + frame_length, ARCH_DMA_MINALIGN);
 873                         addr &= ~(ARCH_DMA_MINALIGN - 1);
 874                         invalidate_dcache_range(addr, end);
 875
 876                         /* Fill the buffer and pass it to upper layers */
 877 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 878                         swap_packet((uint32_t *)addr, frame_length);
 879 #endif
 880                         memcpy(buff, (char *)addr, frame_length);
 881                         net_process_received_packet(buff, frame_length);
 882                         len = frame_length;
 883                 } else {
 884                         if (bd_status & FEC_RBD_ERR)
 885                                 printf("error frame: 0x%08x 0x%08x\n",
 886                                        addr, bd_status);
 887                 }
 888
 889                 /*
 890                  * Free the current buffer, restart the engine and move forward
 891                  * to the next buffer. Here we check if the whole cacheline of
 892                  * descriptors was already processed and if so, we mark it free
 893                  * as whole.
 894                  */
 895                 size = RXDESC_PER_CACHELINE - 1;
 896                 if ((fec->rbd_index & size) == size) {
 897                         i = fec->rbd_index - size;
 898                         addr = (uint32_t)&fec->rbd_base[i];
 899                         for (; i <= fec->rbd_index ; i++) {
 900                                 fec_rbd_clean(i == (FEC_RBD_NUM - 1),
 901                                               &fec->rbd_base[i]);
 902                         }
 903                         flush_dcache_range(addr,
 904                                            addr + ARCH_DMA_MINALIGN);
 905                 }
 906
 907                 fec_rx_task_enable(fec);
 908                 fec->rbd_index = (fec->rbd_index + 1) % FEC_RBD_NUM;
 909         }
 910         debug("fec_recv: stop\n");
 911
 912         return len;
 913 }
 914
 915 static void fec_set_dev_name(char *dest, int dev_id)
 916 {
 917         sprintf(dest, (dev_id == -1) ? "FEC" : "FEC%i", dev_id);
 918 }
 919
 920 static int fec_alloc_descs(struct fec_priv *fec)
 921 {
 922         unsigned int size;
 923         int i;
 924         uint8_t *data;
 925
 926         /* Allocate TX descriptors. */
 927         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 928         fec->tbd_base = memalign(ARCH_DMA_MINALIGN, size);
 929         if (!fec->tbd_base)
 930                 goto err_tx;
 931
 932         /* Allocate RX descriptors. */
 933         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 934         fec->rbd_base = memalign(ARCH_DMA_MINALIGN, size);
 935         if (!fec->rbd_base)
 936                 goto err_rx;
 937
 938         memset(fec->rbd_base, 0, size);
 939
 940         /* Allocate RX buffers. */
 941
 942         /* Maximum RX buffer size. */
 943         size = roundup(FEC_MAX_PKT_SIZE, FEC_DMA_RX_MINALIGN);
 944         for (i = 0; i < FEC_RBD_NUM; i++) {
 945                 data = memalign(FEC_DMA_RX_MINALIGN, size);
 946                 if (!data) {
 947                         printf("%s: error allocating rxbuf %d\n", __func__, i);
 948                         goto err_ring;
 949                 }
 950
 951                 memset(data, 0, size);
 952
 953                 fec->rbd_base[i].data_pointer = (uint32_t)data;
 954                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 955                 fec->rbd_base[i].data_length = 0;
 956                 /* Flush the buffer to memory. */
 957                 flush_dcache_range((uint32_t)data, (uint32_t)data + size);
 958         }
 959
 960         /* Mark the last RBD to close the ring. */
 961         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 962
 963         fec->rbd_index = 0;
 964         fec->tbd_index = 0;
 965
 966         return 0;
 967
 968 err_ring:
 969         for (; i >= 0; i--)
 970                 free((void *)fec->rbd_base[i].data_pointer);
 971         free(fec->rbd_base);
 972 err_rx:
 973         free(fec->tbd_base);
 974 err_tx:
 975         return -ENOMEM;
 976 }
 977
 978 static void fec_free_descs(struct fec_priv *fec)
 979 {
 980         int i;
 981
 982         for (i = 0; i < FEC_RBD_NUM; i++)
 983                 free((void *)fec->rbd_base[i].data_pointer);
 984         free(fec->rbd_base);
 985         free(fec->tbd_base);
 986 }
 987
 988 struct mii_dev *fec_get_miibus(uint32_t base_addr, int dev_id)
 989 {
 990         struct ethernet_regs *eth = (struct ethernet_regs *)base_addr;
 991         struct mii_dev *bus;
 992         int ret;
 993
 994         bus = mdio_alloc();
 995         if (!bus) {
 996                 printf("mdio_alloc failed\n");
 997                 return NULL;
 998         }
 999         bus->read = fec_phy_read;
1000         bus->write = fec_phy_write;
1001         bus->priv = eth;
1002         fec_set_dev_name(bus->name, dev_id);
1003
1004         ret = mdio_register(bus);
1005         if (ret) {
1006                 printf("mdio_register failed\n");
1007                 free(bus);
1008                 return NULL;
1009         }
1010         fec_mii_setspeed(eth);
1011         return bus;
1012 }
1013
1014 #ifndef CONFIG_DM_ETH
1015 #ifdef CONFIG_PHYLIB
1016 int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
1017                 struct mii_dev *bus, struct phy_device *phydev)
1018 #else
1019 static int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
1020                 struct mii_dev *bus, int phy_id)
1021 #endif
1022 {
1023         struct eth_device *edev;
1024         struct fec_priv *fec;
1025         unsigned char ethaddr[6];
1026         uint32_t start;
1027         int ret = 0;
1028
1029         /* create and fill edev struct */
1030         edev = (struct eth_device *)malloc(sizeof(struct eth_device));
1031         if (!edev) {
1032                 puts("fec_mxc: not enough malloc memory for eth_device\n");
1033                 ret = -ENOMEM;
1034                 goto err1;
1035         }
1036
1037         fec = (struct fec_priv *)malloc(sizeof(struct fec_priv));
1038         if (!fec) {
1039                 puts("fec_mxc: not enough malloc memory for fec_priv\n");
1040                 ret = -ENOMEM;
1041                 goto err2;
1042         }
1043
1044         memset(edev, 0, sizeof(*edev));
1045         memset(fec, 0, sizeof(*fec));
1046
1047         ret = fec_alloc_descs(fec);
1048         if (ret)
1049                 goto err3;
1050
1051         edev->priv = fec;
1052         edev->init = fec_init;
1053         edev->send = fec_send;
1054         edev->recv = fec_recv;
1055         edev->halt = fec_halt;
1056         edev->write_hwaddr = fec_set_hwaddr;
1057
1058         fec->eth = (struct ethernet_regs *)base_addr;
1059         fec->bd = bd;
1060
1061         fec->xcv_type = CONFIG_FEC_XCV_TYPE;
1062
1063         /* Reset chip. */
1064         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_RESET, &fec->eth->ecntrl);
1065         start = get_timer(0);
1066         while (readl(&fec->eth->ecntrl) & FEC_ECNTRL_RESET) {
1067                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1068                         printf("FEC MXC: Timeout resetting chip\n");
1069                         goto err4;
1070                 }
1071                 udelay(10);
1072         }
1073
1074         fec_reg_setup(fec);
1075         fec_set_dev_name(edev->name, dev_id);
1076         fec->dev_id = (dev_id == -1) ? 0 : dev_id;
1077         fec->bus = bus;
1078         fec_mii_setspeed(bus->priv);
1079 #ifdef CONFIG_PHYLIB
1080         fec->phydev = phydev;
1081         phy_connect_dev(phydev, edev);
1082         /* Configure phy */
1083         phy_config(phydev);
1084 #else
1085         fec->phy_id = phy_id;
1086 #endif
1087         eth_register(edev);
1088
1089         if (fec_get_hwaddr(dev_id, ethaddr) == 0) {
1090                 debug("got MAC%d address from fuse: %pM\n", dev_id, ethaddr);
1091                 memcpy(edev->enetaddr, ethaddr, 6);
1092                 if (!getenv("ethaddr"))
1093                         eth_setenv_enetaddr("ethaddr", ethaddr);
1094         }
1095         return ret;
1096 err4:
1097         fec_free_descs(fec);
1098 err3:
1099         free(fec);
1100 err2:
1101         free(edev);
1102 err1:
1103         return ret;
1104 }
1105
1106 int fecmxc_initialize_multi(bd_t *bd, int dev_id, int phy_id, uint32_t addr)
1107 {
1108         uint32_t base_mii;
1109         struct mii_dev *bus = NULL;
1110 #ifdef CONFIG_PHYLIB
1111         struct phy_device *phydev = NULL;
1112 #endif
1113         int ret;
1114
1115 #ifdef CONFIG_MX28
1116         /*
1117          * The i.MX28 has two ethernet interfaces, but they are not equal.
1118          * Only the first one can access the MDIO bus.
1119          */
1120         base_mii = MXS_ENET0_BASE;
1121 #else
1122         base_mii = addr;
1123 #endif
1124         debug("eth_init: fec_probe(bd, %i, %i) @ %08x\n", dev_id, phy_id, addr);
1125         bus = fec_get_miibus(base_mii, dev_id);
1126         if (!bus)
1127                 return -ENOMEM;
1128 #ifdef CONFIG_PHYLIB
1129         phydev = phy_find_by_mask(bus, 1 << phy_id, PHY_INTERFACE_MODE_RGMII);
1130         if (!phydev) {
1131                 mdio_unregister(bus);
1132                 free(bus);
1133                 return -ENOMEM;
1134         }
1135         ret = fec_probe(bd, dev_id, addr, bus, phydev);
1136 #else
1137         ret = fec_probe(bd, dev_id, addr, bus, phy_id);
1138 #endif
1139         if (ret) {
1140 #ifdef CONFIG_PHYLIB
1141                 free(phydev);
1142 #endif
1143                 mdio_unregister(bus);
1144                 free(bus);
1145         }
1146         return ret;
1147 }
1148
1149 #ifdef CONFIG_FEC_MXC_PHYADDR
1150 int fecmxc_initialize(bd_t *bd)
1151 {
1152         return fecmxc_initialize_multi(bd, -1, CONFIG_FEC_MXC_PHYADDR,
1153                         IMX_FEC_BASE);
1154 }
1155 #endif
1156
1157 #ifndef CONFIG_PHYLIB
1158 int fecmxc_register_mii_postcall(struct eth_device *dev, int (*cb)(int))
1159 {
1160         struct fec_priv *fec = (struct fec_priv *)dev->priv;
1161         fec->mii_postcall = cb;
1162         return 0;
1163 }
1164 #endif
1165
1166 #else
1167
1168 static int fecmxc_read_rom_hwaddr(struct udevice *dev)
1169 {
1170         struct fec_priv *priv = dev_get_priv(dev);
1171         struct eth_pdata *pdata = dev_get_platdata(dev);
1172
1173         return fec_get_hwaddr(priv->dev_id, pdata->enetaddr);
1174 }
1175
1176 static const struct eth_ops fecmxc_ops = {
1177         .start                  = fecmxc_init,
1178         .send                   = fecmxc_send,
1179         .recv                   = fecmxc_recv,
1180         .stop                   = fecmxc_halt,
1181         .write_hwaddr           = fecmxc_set_hwaddr,
1182         .read_rom_hwaddr        = fecmxc_read_rom_hwaddr,
1183 };
1184
1185 static int fec_phy_init(struct fec_priv *priv, struct udevice *dev)
1186 {
1187         struct phy_device *phydev;
1188         int mask = 0xffffffff;
1189
1190 #ifdef CONFIG_PHYLIB
1191         mask = 1 << CONFIG_FEC_MXC_PHYADDR;
1192 #endif
1193
1194         phydev = phy_find_by_mask(priv->bus, mask, priv->interface);
1195         if (!phydev)
1196                 return -ENODEV;
1197
1198         phy_connect_dev(phydev, dev);
1199
1200         priv->phydev = phydev;
1201         phy_config(phydev);
1202
1203         return 0;
1204 }
1205
1206 static int fecmxc_probe(struct udevice *dev)
1207 {
1208         struct eth_pdata *pdata = dev_get_platdata(dev);
1209         struct fec_priv *priv = dev_get_priv(dev);
1210         struct mii_dev *bus = NULL;
1211         int dev_id = -1;
1212         uint32_t start;
1213         int ret;
1214
1215         ret = fec_alloc_descs(priv);
1216         if (ret)
1217                 return ret;
1218
1219         bus = fec_get_miibus((uint32_t)priv->eth, dev_id);
1220         if (!bus)
1221                 goto err_mii;
1222
1223         priv->bus = bus;
1224         priv->xcv_type = CONFIG_FEC_XCV_TYPE;
1225         priv->interface = pdata->phy_interface;
1226         ret = fec_phy_init(priv, dev);
1227         if (ret)
1228                 goto err_phy;
1229
1230         /* Reset chip. */
1231         writel(readl(&priv->eth->ecntrl) | FEC_ECNTRL_RESET,
1232                &priv->eth->ecntrl);
1233         start = get_timer(0);
1234         while (readl(&priv->eth->ecntrl) & FEC_ECNTRL_RESET) {
1235                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1236                         printf("FEC MXC: Timeout reseting chip\n");
1237                         goto err_timeout;
1238                 }
1239                 udelay(10);
1240         }
1241
1242         fec_reg_setup(priv);
1243         fec_set_dev_name((char *)dev->name, dev_id);
1244         priv->dev_id = (dev_id == -1) ? 0 : dev_id;
1245
1246         return 0;
1247
1248 err_timeout:
1249         free(priv->phydev);
1250 err_phy:
1251         mdio_unregister(bus);
1252         free(bus);
1253 err_mii:
1254         fec_free_descs(priv);
1255         return ret;
1256 }
1257
1258 static int fecmxc_remove(struct udevice *dev)
1259 {
1260         struct fec_priv *priv = dev_get_priv(dev);
1261
1262         free(priv->phydev);
1263         fec_free_descs(priv);
1264         mdio_unregister(priv->bus);
1265         mdio_free(priv->bus);
1266
1267         return 0;
1268 }
1269
1270 static int fecmxc_ofdata_to_platdata(struct udevice *dev)
1271 {
1272         struct eth_pdata *pdata = dev_get_platdata(dev);
1273         struct fec_priv *priv = dev_get_priv(dev);
1274         const char *phy_mode;
1275
1276         pdata->iobase = (phys_addr_t)dev_get_addr(dev);
1277         priv->eth = (struct ethernet_regs *)pdata->iobase;
1278
1279         pdata->phy_interface = -1;
1280         phy_mode = fdt_getprop(gd->fdt_blob, dev->of_offset, "phy-mode", NULL);
1281         if (phy_mode)
1282                 pdata->phy_interface = phy_get_interface_by_name(phy_mode);
1283         if (pdata->phy_interface == -1) {
1284                 debug("%s: Invalid PHY interface '%s'\n", __func__, phy_mode);
1285                 return -EINVAL;
1286         }
1287
1288         /* TODO
1289          * Need to get the reset-gpio and related properties from DT
1290          * and implemet the enet reset code on .probe call
1291          */
1292
1293         return 0;
1294 }
1295
1296 static const struct udevice_id fecmxc_ids[] = {
1297         { .compatible = "fsl,imx6q-fec" },
1298         { }
1299 };
1300
1301 U_BOOT_DRIVER(fecmxc_gem) = {
1302         .name   = "fecmxc",
1303         .id     = UCLASS_ETH,
1304         .of_match = fecmxc_ids,
1305         .ofdata_to_platdata = fecmxc_ofdata_to_platdata,
1306         .probe  = fecmxc_probe,
1307         .remove = fecmxc_remove,
1308         .ops    = &fecmxc_ops,
1309         .priv_auto_alloc_size = sizeof(struct fec_priv),
1310         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
1311 };
1312 #endif