git.sur5r.net Git - u-boot/blob - drivers/net/fec_mxc.c

   1 /*
   2  * (C) Copyright 2009 Ilya Yanok, Emcraft Systems Ltd <yanok@emcraft.com>
   3  * (C) Copyright 2008,2009 Eric Jarrige <eric.jarrige@armadeus.org>
   4  * (C) Copyright 2008 Armadeus Systems nc
   5  * (C) Copyright 2007 Pengutronix, Sascha Hauer <s.hauer@pengutronix.de>
   6  * (C) Copyright 2007 Pengutronix, Juergen Beisert <j.beisert@pengutronix.de>
   7  *
   8  * SPDX-License-Identifier:     GPL-2.0+
   9  */
  10
  11 #include <common.h>
  12 #include <malloc.h>
  13 #include <memalign.h>
  14 #include <net.h>
  15 #include <netdev.h>
  16 #include <miiphy.h>
  17 #include "fec_mxc.h"
  18
  19 #include <asm/arch/clock.h>
  20 #include <asm/arch/imx-regs.h>
  21 #include <asm/imx-common/sys_proto.h>
  22 #include <asm/io.h>
  23 #include <linux/errno.h>
  24 #include <linux/compiler.h>
  25
  26 DECLARE_GLOBAL_DATA_PTR;
  27
  28 /*
  29  * Timeout the transfer after 5 mS. This is usually a bit more, since
  30  * the code in the tightloops this timeout is used in adds some overhead.
  31  */
  32 #define FEC_XFER_TIMEOUT        5000
  33
  34 /*
  35  * The standard 32-byte DMA alignment does not work on mx6solox, which requires
  36  * 64-byte alignment in the DMA RX FEC buffer.
  37  * Introduce the FEC_DMA_RX_MINALIGN which can cover mx6solox needs and also
  38  * satisfies the alignment on other SoCs (32-bytes)
  39  */
  40 #define FEC_DMA_RX_MINALIGN     64
  41
  42 #ifndef CONFIG_MII
  43 #error "CONFIG_MII has to be defined!"
  44 #endif
  45
  46 #ifndef CONFIG_FEC_XCV_TYPE
  47 #define CONFIG_FEC_XCV_TYPE MII100
  48 #endif
  49
  50 /*
  51  * The i.MX28 operates with packets in big endian. We need to swap them before
  52  * sending and after receiving.
  53  */
  54 #ifdef CONFIG_MX28
  55 #define CONFIG_FEC_MXC_SWAP_PACKET
  56 #endif
  57
  58 #define RXDESC_PER_CACHELINE (ARCH_DMA_MINALIGN/sizeof(struct fec_bd))
  59
  60 /* Check various alignment issues at compile time */
  61 #if ((ARCH_DMA_MINALIGN < 16) || (ARCH_DMA_MINALIGN % 16 != 0))
  62 #error "ARCH_DMA_MINALIGN must be multiple of 16!"
  63 #endif
  64
  65 #if ((PKTALIGN < ARCH_DMA_MINALIGN) || \
  66         (PKTALIGN % ARCH_DMA_MINALIGN != 0))
  67 #error "PKTALIGN must be multiple of ARCH_DMA_MINALIGN!"
  68 #endif
  69
  70 #undef DEBUG
  71
  72 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
  73 static void swap_packet(uint32_t *packet, int length)
  74 {
  75         int i;
  76
  77         for (i = 0; i < DIV_ROUND_UP(length, 4); i++)
  78                 packet[i] = __swab32(packet[i]);
  79 }
  80 #endif
  81
  82 /*
  83  * MII-interface related functions
  84  */
  85 static int fec_mdio_read(struct ethernet_regs *eth, uint8_t phyAddr,
  86                 uint8_t regAddr)
  87 {
  88         uint32_t reg;           /* convenient holder for the PHY register */
  89         uint32_t phy;           /* convenient holder for the PHY */
  90         uint32_t start;
  91         int val;
  92
  93         /*
  94          * reading from any PHY's register is done by properly
  95          * programming the FEC's MII data register.
  96          */
  97         writel(FEC_IEVENT_MII, &eth->ievent);
  98         reg = regAddr << FEC_MII_DATA_RA_SHIFT;
  99         phy = phyAddr << FEC_MII_DATA_PA_SHIFT;
 100
 101         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_RD | FEC_MII_DATA_TA |
 102                         phy | reg, &eth->mii_data);
 103
 104         /*
 105          * wait for the related interrupt
 106          */
 107         start = get_timer(0);
 108         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 109                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 110                         printf("Read MDIO failed...\n");
 111                         return -1;
 112                 }
 113         }
 114
 115         /*
 116          * clear mii interrupt bit
 117          */
 118         writel(FEC_IEVENT_MII, &eth->ievent);
 119
 120         /*
 121          * it's now safe to read the PHY's register
 122          */
 123         val = (unsigned short)readl(&eth->mii_data);
 124         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyAddr,
 125                         regAddr, val);
 126         return val;
 127 }
 128
 129 static void fec_mii_setspeed(struct ethernet_regs *eth)
 130 {
 131         /*
 132          * Set MII_SPEED = (1/(mii_speed * 2)) * System Clock
 133          * and do not drop the Preamble.
 134          *
 135          * The i.MX28 and i.MX6 types have another field in the MSCR (aka
 136          * MII_SPEED) register that defines the MDIO output hold time. Earlier
 137          * versions are RAZ there, so just ignore the difference and write the
 138          * register always.
 139          * The minimal hold time according to IEE802.3 (clause 22) is 10 ns.
 140          * HOLDTIME + 1 is the number of clk cycles the fec is holding the
 141          * output.
 142          * The HOLDTIME bitfield takes values between 0 and 7 (inclusive).
 143          * Given that ceil(clkrate / 5000000) <= 64, the calculation for
 144          * holdtime cannot result in a value greater than 3.
 145          */
 146         u32 pclk = imx_get_fecclk();
 147         u32 speed = DIV_ROUND_UP(pclk, 5000000);
 148         u32 hold = DIV_ROUND_UP(pclk, 100000000) - 1;
 149 #ifdef FEC_QUIRK_ENET_MAC
 150         speed--;
 151 #endif
 152         writel(speed << 1 | hold << 8, &eth->mii_speed);
 153         debug("%s: mii_speed %08x\n", __func__, readl(&eth->mii_speed));
 154 }
 155
 156 static int fec_mdio_write(struct ethernet_regs *eth, uint8_t phyAddr,
 157                 uint8_t regAddr, uint16_t data)
 158 {
 159         uint32_t reg;           /* convenient holder for the PHY register */
 160         uint32_t phy;           /* convenient holder for the PHY */
 161         uint32_t start;
 162
 163         reg = regAddr << FEC_MII_DATA_RA_SHIFT;
 164         phy = phyAddr << FEC_MII_DATA_PA_SHIFT;
 165
 166         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_WR |
 167                 FEC_MII_DATA_TA | phy | reg | data, &eth->mii_data);
 168
 169         /*
 170          * wait for the MII interrupt
 171          */
 172         start = get_timer(0);
 173         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 174                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 175                         printf("Write MDIO failed...\n");
 176                         return -1;
 177                 }
 178         }
 179
 180         /*
 181          * clear MII interrupt bit
 182          */
 183         writel(FEC_IEVENT_MII, &eth->ievent);
 184         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyAddr,
 185                         regAddr, data);
 186
 187         return 0;
 188 }
 189
 190 static int fec_phy_read(struct mii_dev *bus, int phyAddr, int dev_addr,
 191                         int regAddr)
 192 {
 193         return fec_mdio_read(bus->priv, phyAddr, regAddr);
 194 }
 195
 196 static int fec_phy_write(struct mii_dev *bus, int phyAddr, int dev_addr,
 197                          int regAddr, u16 data)
 198 {
 199         return fec_mdio_write(bus->priv, phyAddr, regAddr, data);
 200 }
 201
 202 #ifndef CONFIG_PHYLIB
 203 static int miiphy_restart_aneg(struct eth_device *dev)
 204 {
 205         int ret = 0;
 206 #if !defined(CONFIG_FEC_MXC_NO_ANEG)
 207         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 208         struct ethernet_regs *eth = fec->bus->priv;
 209
 210         /*
 211          * Wake up from sleep if necessary
 212          * Reset PHY, then delay 300ns
 213          */
 214 #ifdef CONFIG_MX27
 215         fec_mdio_write(eth, fec->phy_id, MII_DCOUNTER, 0x00FF);
 216 #endif
 217         fec_mdio_write(eth, fec->phy_id, MII_BMCR, BMCR_RESET);
 218         udelay(1000);
 219
 220         /*
 221          * Set the auto-negotiation advertisement register bits
 222          */
 223         fec_mdio_write(eth, fec->phy_id, MII_ADVERTISE,
 224                         LPA_100FULL | LPA_100HALF | LPA_10FULL |
 225                         LPA_10HALF | PHY_ANLPAR_PSB_802_3);
 226         fec_mdio_write(eth, fec->phy_id, MII_BMCR,
 227                         BMCR_ANENABLE | BMCR_ANRESTART);
 228
 229         if (fec->mii_postcall)
 230                 ret = fec->mii_postcall(fec->phy_id);
 231
 232 #endif
 233         return ret;
 234 }
 235
 236 #ifndef CONFIG_FEC_FIXED_SPEED
 237 static int miiphy_wait_aneg(struct eth_device *dev)
 238 {
 239         uint32_t start;
 240         int status;
 241         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 242         struct ethernet_regs *eth = fec->bus->priv;
 243
 244         /*
 245          * Wait for AN completion
 246          */
 247         start = get_timer(0);
 248         do {
 249                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
 250                         printf("%s: Autonegotiation timeout\n", dev->name);
 251                         return -1;
 252                 }
 253
 254                 status = fec_mdio_read(eth, fec->phy_id, MII_BMSR);
 255                 if (status < 0) {
 256                         printf("%s: Autonegotiation failed. status: %d\n",
 257                                         dev->name, status);
 258                         return -1;
 259                 }
 260         } while (!(status & BMSR_LSTATUS));
 261
 262         return 0;
 263 }
 264 #endif /* CONFIG_FEC_FIXED_SPEED */
 265 #endif
 266
 267 static int fec_rx_task_enable(struct fec_priv *fec)
 268 {
 269         writel(FEC_R_DES_ACTIVE_RDAR, &fec->eth->r_des_active);
 270         return 0;
 271 }
 272
 273 static int fec_rx_task_disable(struct fec_priv *fec)
 274 {
 275         return 0;
 276 }
 277
 278 static int fec_tx_task_enable(struct fec_priv *fec)
 279 {
 280         writel(FEC_X_DES_ACTIVE_TDAR, &fec->eth->x_des_active);
 281         return 0;
 282 }
 283
 284 static int fec_tx_task_disable(struct fec_priv *fec)
 285 {
 286         return 0;
 287 }
 288
 289 /**
 290  * Initialize receive task's buffer descriptors
 291  * @param[in] fec all we know about the device yet
 292  * @param[in] count receive buffer count to be allocated
 293  * @param[in] dsize desired size of each receive buffer
 294  * @return 0 on success
 295  *
 296  * Init all RX descriptors to default values.
 297  */
 298 static void fec_rbd_init(struct fec_priv *fec, int count, int dsize)
 299 {
 300         uint32_t size;
 301         uint8_t *data;
 302         int i;
 303
 304         /*
 305          * Reload the RX descriptors with default values and wipe
 306          * the RX buffers.
 307          */
 308         size = roundup(dsize, ARCH_DMA_MINALIGN);
 309         for (i = 0; i < count; i++) {
 310                 data = (uint8_t *)fec->rbd_base[i].data_pointer;
 311                 memset(data, 0, dsize);
 312                 flush_dcache_range((uint32_t)data, (uint32_t)data + size);
 313
 314                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 315                 fec->rbd_base[i].data_length = 0;
 316         }
 317
 318         /* Mark the last RBD to close the ring. */
 319         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 320         fec->rbd_index = 0;
 321
 322         flush_dcache_range((unsigned)fec->rbd_base,
 323                            (unsigned)fec->rbd_base + size);
 324 }
 325
 326 /**
 327  * Initialize transmit task's buffer descriptors
 328  * @param[in] fec all we know about the device yet
 329  *
 330  * Transmit buffers are created externally. We only have to init the BDs here.\n
 331  * Note: There is a race condition in the hardware. When only one BD is in
 332  * use it must be marked with the WRAP bit to use it for every transmitt.
 333  * This bit in combination with the READY bit results into double transmit
 334  * of each data buffer. It seems the state machine checks READY earlier then
 335  * resetting it after the first transfer.
 336  * Using two BDs solves this issue.
 337  */
 338 static void fec_tbd_init(struct fec_priv *fec)
 339 {
 340         unsigned addr = (unsigned)fec->tbd_base;
 341         unsigned size = roundup(2 * sizeof(struct fec_bd),
 342                                 ARCH_DMA_MINALIGN);
 343
 344         memset(fec->tbd_base, 0, size);
 345         fec->tbd_base[0].status = 0;
 346         fec->tbd_base[1].status = FEC_TBD_WRAP;
 347         fec->tbd_index = 0;
 348         flush_dcache_range(addr, addr + size);
 349 }
 350
 351 /**
 352  * Mark the given read buffer descriptor as free
 353  * @param[in] last 1 if this is the last buffer descriptor in the chain, else 0
 354  * @param[in] pRbd buffer descriptor to mark free again
 355  */
 356 static void fec_rbd_clean(int last, struct fec_bd *pRbd)
 357 {
 358         unsigned short flags = FEC_RBD_EMPTY;
 359         if (last)
 360                 flags |= FEC_RBD_WRAP;
 361         writew(flags, &pRbd->status);
 362         writew(0, &pRbd->data_length);
 363 }
 364
 365 static int fec_get_hwaddr(int dev_id, unsigned char *mac)
 366 {
 367         imx_get_mac_from_fuse(dev_id, mac);
 368         return !is_valid_ethaddr(mac);
 369 }
 370
 371 static int fec_set_hwaddr(struct eth_device *dev)
 372 {
 373         uchar *mac = dev->enetaddr;
 374         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 375
 376         writel(0, &fec->eth->iaddr1);
 377         writel(0, &fec->eth->iaddr2);
 378         writel(0, &fec->eth->gaddr1);
 379         writel(0, &fec->eth->gaddr2);
 380
 381         /*
 382          * Set physical address
 383          */
 384         writel((mac[0] << 24) + (mac[1] << 16) + (mac[2] << 8) + mac[3],
 385                         &fec->eth->paddr1);
 386         writel((mac[4] << 24) + (mac[5] << 16) + 0x8808, &fec->eth->paddr2);
 387
 388         return 0;
 389 }
 390
 391 /*
 392  * Do initial configuration of the FEC registers
 393  */
 394 static void fec_reg_setup(struct fec_priv *fec)
 395 {
 396         uint32_t rcntrl;
 397
 398         /*
 399          * Set interrupt mask register
 400          */
 401         writel(0x00000000, &fec->eth->imask);
 402
 403         /*
 404          * Clear FEC-Lite interrupt event register(IEVENT)
 405          */
 406         writel(0xffffffff, &fec->eth->ievent);
 407
 408
 409         /*
 410          * Set FEC-Lite receive control register(R_CNTRL):
 411          */
 412
 413         /* Start with frame length = 1518, common for all modes. */
 414         rcntrl = PKTSIZE << FEC_RCNTRL_MAX_FL_SHIFT;
 415         if (fec->xcv_type != SEVENWIRE)         /* xMII modes */
 416                 rcntrl |= FEC_RCNTRL_FCE | FEC_RCNTRL_MII_MODE;
 417         if (fec->xcv_type == RGMII)
 418                 rcntrl |= FEC_RCNTRL_RGMII;
 419         else if (fec->xcv_type == RMII)
 420                 rcntrl |= FEC_RCNTRL_RMII;
 421
 422         writel(rcntrl, &fec->eth->r_cntrl);
 423 }
 424
 425 /**
 426  * Start the FEC engine
 427  * @param[in] dev Our device to handle
 428  */
 429 static int fec_open(struct eth_device *edev)
 430 {
 431         struct fec_priv *fec = (struct fec_priv *)edev->priv;
 432         int speed;
 433         uint32_t addr, size;
 434         int i;
 435
 436         debug("fec_open: fec_open(dev)\n");
 437         /* full-duplex, heartbeat disabled */
 438         writel(1 << 2, &fec->eth->x_cntrl);
 439         fec->rbd_index = 0;
 440
 441         /* Invalidate all descriptors */
 442         for (i = 0; i < FEC_RBD_NUM - 1; i++)
 443                 fec_rbd_clean(0, &fec->rbd_base[i]);
 444         fec_rbd_clean(1, &fec->rbd_base[i]);
 445
 446         /* Flush the descriptors into RAM */
 447         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd),
 448                         ARCH_DMA_MINALIGN);
 449         addr = (uint32_t)fec->rbd_base;
 450         flush_dcache_range(addr, addr + size);
 451
 452 #ifdef FEC_QUIRK_ENET_MAC
 453         /* Enable ENET HW endian SWAP */
 454         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_DBSWAP,
 455                 &fec->eth->ecntrl);
 456         /* Enable ENET store and forward mode */
 457         writel(readl(&fec->eth->x_wmrk) | FEC_X_WMRK_STRFWD,
 458                 &fec->eth->x_wmrk);
 459 #endif
 460         /*
 461          * Enable FEC-Lite controller
 462          */
 463         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_ETHER_EN,
 464                 &fec->eth->ecntrl);
 465 #if defined(CONFIG_MX25) || defined(CONFIG_MX53) || defined(CONFIG_MX6SL)
 466         udelay(100);
 467         /*
 468          * setup the MII gasket for RMII mode
 469          */
 470
 471         /* disable the gasket */
 472         writew(0, &fec->eth->miigsk_enr);
 473
 474         /* wait for the gasket to be disabled */
 475         while (readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY)
 476                 udelay(2);
 477
 478         /* configure gasket for RMII, 50 MHz, no loopback, and no echo */
 479         writew(MIIGSK_CFGR_IF_MODE_RMII, &fec->eth->miigsk_cfgr);
 480
 481         /* re-enable the gasket */
 482         writew(MIIGSK_ENR_EN, &fec->eth->miigsk_enr);
 483
 484         /* wait until MII gasket is ready */
 485         int max_loops = 10;
 486         while ((readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY) == 0) {
 487                 if (--max_loops <= 0) {
 488                         printf("WAIT for MII Gasket ready timed out\n");
 489                         break;
 490                 }
 491         }
 492 #endif
 493
 494 #ifdef CONFIG_PHYLIB
 495         {
 496                 /* Start up the PHY */
 497                 int ret = phy_startup(fec->phydev);
 498
 499                 if (ret) {
 500                         printf("Could not initialize PHY %s\n",
 501                                fec->phydev->dev->name);
 502                         return ret;
 503                 }
 504                 speed = fec->phydev->speed;
 505         }
 506 #elif CONFIG_FEC_FIXED_SPEED
 507         speed = CONFIG_FEC_FIXED_SPEED;
 508 #else
 509         miiphy_wait_aneg(edev);
 510         speed = miiphy_speed(edev->name, fec->phy_id);
 511         miiphy_duplex(edev->name, fec->phy_id);
 512 #endif
 513
 514 #ifdef FEC_QUIRK_ENET_MAC
 515         {
 516                 u32 ecr = readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_SPEED;
 517                 u32 rcr = readl(&fec->eth->r_cntrl) & ~FEC_RCNTRL_RMII_10T;
 518                 if (speed == _1000BASET)
 519                         ecr |= FEC_ECNTRL_SPEED;
 520                 else if (speed != _100BASET)
 521                         rcr |= FEC_RCNTRL_RMII_10T;
 522                 writel(ecr, &fec->eth->ecntrl);
 523                 writel(rcr, &fec->eth->r_cntrl);
 524         }
 525 #endif
 526         debug("%s:Speed=%i\n", __func__, speed);
 527
 528         /*
 529          * Enable SmartDMA receive task
 530          */
 531         fec_rx_task_enable(fec);
 532
 533         udelay(100000);
 534         return 0;
 535 }
 536
 537 static int fec_init(struct eth_device *dev, bd_t* bd)
 538 {
 539         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 540         uint32_t mib_ptr = (uint32_t)&fec->eth->rmon_t_drop;
 541         int i;
 542
 543         /* Initialize MAC address */
 544         fec_set_hwaddr(dev);
 545
 546         /*
 547          * Setup transmit descriptors, there are two in total.
 548          */
 549         fec_tbd_init(fec);
 550
 551         /* Setup receive descriptors. */
 552         fec_rbd_init(fec, FEC_RBD_NUM, FEC_MAX_PKT_SIZE);
 553
 554         fec_reg_setup(fec);
 555
 556         if (fec->xcv_type != SEVENWIRE)
 557                 fec_mii_setspeed(fec->bus->priv);
 558
 559         /*
 560          * Set Opcode/Pause Duration Register
 561          */
 562         writel(0x00010020, &fec->eth->op_pause);        /* FIXME 0xffff0020; */
 563         writel(0x2, &fec->eth->x_wmrk);
 564         /*
 565          * Set multicast address filter
 566          */
 567         writel(0x00000000, &fec->eth->gaddr1);
 568         writel(0x00000000, &fec->eth->gaddr2);
 569
 570
 571         /* Do not access reserved register for i.MX6UL */
 572         if (!is_mx6ul()) {
 573                 /* clear MIB RAM */
 574                 for (i = mib_ptr; i <= mib_ptr + 0xfc; i += 4)
 575                         writel(0, i);
 576
 577                 /* FIFO receive start register */
 578                 writel(0x520, &fec->eth->r_fstart);
 579         }
 580
 581         /* size and address of each buffer */
 582         writel(FEC_MAX_PKT_SIZE, &fec->eth->emrbr);
 583         writel((uint32_t)fec->tbd_base, &fec->eth->etdsr);
 584         writel((uint32_t)fec->rbd_base, &fec->eth->erdsr);
 585
 586 #ifndef CONFIG_PHYLIB
 587         if (fec->xcv_type != SEVENWIRE)
 588                 miiphy_restart_aneg(dev);
 589 #endif
 590         fec_open(dev);
 591         return 0;
 592 }
 593
 594 /**
 595  * Halt the FEC engine
 596  * @param[in] dev Our device to handle
 597  */
 598 static void fec_halt(struct eth_device *dev)
 599 {
 600         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 601         int counter = 0xffff;
 602
 603         /*
 604          * issue graceful stop command to the FEC transmitter if necessary
 605          */
 606         writel(FEC_TCNTRL_GTS | readl(&fec->eth->x_cntrl),
 607                         &fec->eth->x_cntrl);
 608
 609         debug("eth_halt: wait for stop regs\n");
 610         /*
 611          * wait for graceful stop to register
 612          */
 613         while ((counter--) && (!(readl(&fec->eth->ievent) & FEC_IEVENT_GRA)))
 614                 udelay(1);
 615
 616         /*
 617          * Disable SmartDMA tasks
 618          */
 619         fec_tx_task_disable(fec);
 620         fec_rx_task_disable(fec);
 621
 622         /*
 623          * Disable the Ethernet Controller
 624          * Note: this will also reset the BD index counter!
 625          */
 626         writel(readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_ETHER_EN,
 627                         &fec->eth->ecntrl);
 628         fec->rbd_index = 0;
 629         fec->tbd_index = 0;
 630         debug("eth_halt: done\n");
 631 }
 632
 633 /**
 634  * Transmit one frame
 635  * @param[in] dev Our ethernet device to handle
 636  * @param[in] packet Pointer to the data to be transmitted
 637  * @param[in] length Data count in bytes
 638  * @return 0 on success
 639  */
 640 static int fec_send(struct eth_device *dev, void *packet, int length)
 641 {
 642         unsigned int status;
 643         uint32_t size, end;
 644         uint32_t addr;
 645         int timeout = FEC_XFER_TIMEOUT;
 646         int ret = 0;
 647
 648         /*
 649          * This routine transmits one frame.  This routine only accepts
 650          * 6-byte Ethernet addresses.
 651          */
 652         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 653
 654         /*
 655          * Check for valid length of data.
 656          */
 657         if ((length > 1500) || (length <= 0)) {
 658                 printf("Payload (%d) too large\n", length);
 659                 return -1;
 660         }
 661
 662         /*
 663          * Setup the transmit buffer. We are always using the first buffer for
 664          * transmission, the second will be empty and only used to stop the DMA
 665          * engine. We also flush the packet to RAM here to avoid cache trouble.
 666          */
 667 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 668         swap_packet((uint32_t *)packet, length);
 669 #endif
 670
 671         addr = (uint32_t)packet;
 672         end = roundup(addr + length, ARCH_DMA_MINALIGN);
 673         addr &= ~(ARCH_DMA_MINALIGN - 1);
 674         flush_dcache_range(addr, end);
 675
 676         writew(length, &fec->tbd_base[fec->tbd_index].data_length);
 677         writel(addr, &fec->tbd_base[fec->tbd_index].data_pointer);
 678
 679         /*
 680          * update BD's status now
 681          * This block:
 682          * - is always the last in a chain (means no chain)
 683          * - should transmitt the CRC
 684          * - might be the last BD in the list, so the address counter should
 685          *   wrap (-> keep the WRAP flag)
 686          */
 687         status = readw(&fec->tbd_base[fec->tbd_index].status) & FEC_TBD_WRAP;
 688         status |= FEC_TBD_LAST | FEC_TBD_TC | FEC_TBD_READY;
 689         writew(status, &fec->tbd_base[fec->tbd_index].status);
 690
 691         /*
 692          * Flush data cache. This code flushes both TX descriptors to RAM.
 693          * After this code, the descriptors will be safely in RAM and we
 694          * can start DMA.
 695          */
 696         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 697         addr = (uint32_t)fec->tbd_base;
 698         flush_dcache_range(addr, addr + size);
 699
 700         /*
 701          * Below we read the DMA descriptor's last four bytes back from the
 702          * DRAM. This is important in order to make sure that all WRITE
 703          * operations on the bus that were triggered by previous cache FLUSH
 704          * have completed.
 705          *
 706          * Otherwise, on MX28, it is possible to observe a corruption of the
 707          * DMA descriptors. Please refer to schematic "Figure 1-2" in MX28RM
 708          * for the bus structure of MX28. The scenario is as follows:
 709          *
 710          * 1) ARM core triggers a series of WRITEs on the AHB_ARB2 bus going
 711          *    to DRAM due to flush_dcache_range()
 712          * 2) ARM core writes the FEC registers via AHB_ARB2
 713          * 3) FEC DMA starts reading/writing from/to DRAM via AHB_ARB3
 714          *
 715          * Note that 2) does sometimes finish before 1) due to reordering of
 716          * WRITE accesses on the AHB bus, therefore triggering 3) before the
 717          * DMA descriptor is fully written into DRAM. This results in occasional
 718          * corruption of the DMA descriptor.
 719          */
 720         readl(addr + size - 4);
 721
 722         /*
 723          * Enable SmartDMA transmit task
 724          */
 725         fec_tx_task_enable(fec);
 726
 727         /*
 728          * Wait until frame is sent. On each turn of the wait cycle, we must
 729          * invalidate data cache to see what's really in RAM. Also, we need
 730          * barrier here.
 731          */
 732         while (--timeout) {
 733                 if (!(readl(&fec->eth->x_des_active) & FEC_X_DES_ACTIVE_TDAR))
 734                         break;
 735         }
 736
 737         if (!timeout) {
 738                 ret = -EINVAL;
 739                 goto out;
 740         }
 741
 742         /*
 743          * The TDAR bit is cleared when the descriptors are all out from TX
 744          * but on mx6solox we noticed that the READY bit is still not cleared
 745          * right after TDAR.
 746          * These are two distinct signals, and in IC simulation, we found that
 747          * TDAR always gets cleared prior than the READY bit of last BD becomes
 748          * cleared.
 749          * In mx6solox, we use a later version of FEC IP. It looks like that
 750          * this intrinsic behaviour of TDAR bit has changed in this newer FEC
 751          * version.
 752          *
 753          * Fix this by polling the READY bit of BD after the TDAR polling,
 754          * which covers the mx6solox case and does not harm the other SoCs.
 755          */
 756         timeout = FEC_XFER_TIMEOUT;
 757         while (--timeout) {
 758                 invalidate_dcache_range(addr, addr + size);
 759                 if (!(readw(&fec->tbd_base[fec->tbd_index].status) &
 760                     FEC_TBD_READY))
 761                         break;
 762         }
 763
 764         if (!timeout)
 765                 ret = -EINVAL;
 766
 767 out:
 768         debug("fec_send: status 0x%x index %d ret %i\n",
 769                         readw(&fec->tbd_base[fec->tbd_index].status),
 770                         fec->tbd_index, ret);
 771         /* for next transmission use the other buffer */
 772         if (fec->tbd_index)
 773                 fec->tbd_index = 0;
 774         else
 775                 fec->tbd_index = 1;
 776
 777         return ret;
 778 }
 779
 780 /**
 781  * Pull one frame from the card
 782  * @param[in] dev Our ethernet device to handle
 783  * @return Length of packet read
 784  */
 785 static int fec_recv(struct eth_device *dev)
 786 {
 787         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 788         struct fec_bd *rbd = &fec->rbd_base[fec->rbd_index];
 789         unsigned long ievent;
 790         int frame_length, len = 0;
 791         uint16_t bd_status;
 792         uint32_t addr, size, end;
 793         int i;
 794         ALLOC_CACHE_ALIGN_BUFFER(uchar, buff, FEC_MAX_PKT_SIZE);
 795
 796         /*
 797          * Check if any critical events have happened
 798          */
 799         ievent = readl(&fec->eth->ievent);
 800         writel(ievent, &fec->eth->ievent);
 801         debug("fec_recv: ievent 0x%lx\n", ievent);
 802         if (ievent & FEC_IEVENT_BABR) {
 803                 fec_halt(dev);
 804                 fec_init(dev, fec->bd);
 805                 printf("some error: 0x%08lx\n", ievent);
 806                 return 0;
 807         }
 808         if (ievent & FEC_IEVENT_HBERR) {
 809                 /* Heartbeat error */
 810                 writel(0x00000001 | readl(&fec->eth->x_cntrl),
 811                                 &fec->eth->x_cntrl);
 812         }
 813         if (ievent & FEC_IEVENT_GRA) {
 814                 /* Graceful stop complete */
 815                 if (readl(&fec->eth->x_cntrl) & 0x00000001) {
 816                         fec_halt(dev);
 817                         writel(~0x00000001 & readl(&fec->eth->x_cntrl),
 818                                         &fec->eth->x_cntrl);
 819                         fec_init(dev, fec->bd);
 820                 }
 821         }
 822
 823         /*
 824          * Read the buffer status. Before the status can be read, the data cache
 825          * must be invalidated, because the data in RAM might have been changed
 826          * by DMA. The descriptors are properly aligned to cachelines so there's
 827          * no need to worry they'd overlap.
 828          *
 829          * WARNING: By invalidating the descriptor here, we also invalidate
 830          * the descriptors surrounding this one. Therefore we can NOT change the
 831          * contents of this descriptor nor the surrounding ones. The problem is
 832          * that in order to mark the descriptor as processed, we need to change
 833          * the descriptor. The solution is to mark the whole cache line when all
 834          * descriptors in the cache line are processed.
 835          */
 836         addr = (uint32_t)rbd;
 837         addr &= ~(ARCH_DMA_MINALIGN - 1);
 838         size = roundup(sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 839         invalidate_dcache_range(addr, addr + size);
 840
 841         bd_status = readw(&rbd->status);
 842         debug("fec_recv: status 0x%x\n", bd_status);
 843
 844         if (!(bd_status & FEC_RBD_EMPTY)) {
 845                 if ((bd_status & FEC_RBD_LAST) && !(bd_status & FEC_RBD_ERR) &&
 846                         ((readw(&rbd->data_length) - 4) > 14)) {
 847                         /*
 848                          * Get buffer address and size
 849                          */
 850                         addr = readl(&rbd->data_pointer);
 851                         frame_length = readw(&rbd->data_length) - 4;
 852                         /*
 853                          * Invalidate data cache over the buffer
 854                          */
 855                         end = roundup(addr + frame_length, ARCH_DMA_MINALIGN);
 856                         addr &= ~(ARCH_DMA_MINALIGN - 1);
 857                         invalidate_dcache_range(addr, end);
 858
 859                         /*
 860                          *  Fill the buffer and pass it to upper layers
 861                          */
 862 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 863                         swap_packet((uint32_t *)addr, frame_length);
 864 #endif
 865                         memcpy(buff, (char *)addr, frame_length);
 866                         net_process_received_packet(buff, frame_length);
 867                         len = frame_length;
 868                 } else {
 869                         if (bd_status & FEC_RBD_ERR)
 870                                 printf("error frame: 0x%08x 0x%08x\n",
 871                                        addr, bd_status);
 872                 }
 873
 874                 /*
 875                  * Free the current buffer, restart the engine and move forward
 876                  * to the next buffer. Here we check if the whole cacheline of
 877                  * descriptors was already processed and if so, we mark it free
 878                  * as whole.
 879                  */
 880                 size = RXDESC_PER_CACHELINE - 1;
 881                 if ((fec->rbd_index & size) == size) {
 882                         i = fec->rbd_index - size;
 883                         addr = (uint32_t)&fec->rbd_base[i];
 884                         for (; i <= fec->rbd_index ; i++) {
 885                                 fec_rbd_clean(i == (FEC_RBD_NUM - 1),
 886                                               &fec->rbd_base[i]);
 887                         }
 888                         flush_dcache_range(addr,
 889                                 addr + ARCH_DMA_MINALIGN);
 890                 }
 891
 892                 fec_rx_task_enable(fec);
 893                 fec->rbd_index = (fec->rbd_index + 1) % FEC_RBD_NUM;
 894         }
 895         debug("fec_recv: stop\n");
 896
 897         return len;
 898 }
 899
 900 static void fec_set_dev_name(char *dest, int dev_id)
 901 {
 902         sprintf(dest, (dev_id == -1) ? "FEC" : "FEC%i", dev_id);
 903 }
 904
 905 static int fec_alloc_descs(struct fec_priv *fec)
 906 {
 907         unsigned int size;
 908         int i;
 909         uint8_t *data;
 910
 911         /* Allocate TX descriptors. */
 912         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 913         fec->tbd_base = memalign(ARCH_DMA_MINALIGN, size);
 914         if (!fec->tbd_base)
 915                 goto err_tx;
 916
 917         /* Allocate RX descriptors. */
 918         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 919         fec->rbd_base = memalign(ARCH_DMA_MINALIGN, size);
 920         if (!fec->rbd_base)
 921                 goto err_rx;
 922
 923         memset(fec->rbd_base, 0, size);
 924
 925         /* Allocate RX buffers. */
 926
 927         /* Maximum RX buffer size. */
 928         size = roundup(FEC_MAX_PKT_SIZE, FEC_DMA_RX_MINALIGN);
 929         for (i = 0; i < FEC_RBD_NUM; i++) {
 930                 data = memalign(FEC_DMA_RX_MINALIGN, size);
 931                 if (!data) {
 932                         printf("%s: error allocating rxbuf %d\n", __func__, i);
 933                         goto err_ring;
 934                 }
 935
 936                 memset(data, 0, size);
 937
 938                 fec->rbd_base[i].data_pointer = (uint32_t)data;
 939                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 940                 fec->rbd_base[i].data_length = 0;
 941                 /* Flush the buffer to memory. */
 942                 flush_dcache_range((uint32_t)data, (uint32_t)data + size);
 943         }
 944
 945         /* Mark the last RBD to close the ring. */
 946         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 947
 948         fec->rbd_index = 0;
 949         fec->tbd_index = 0;
 950
 951         return 0;
 952
 953 err_ring:
 954         for (; i >= 0; i--)
 955                 free((void *)fec->rbd_base[i].data_pointer);
 956         free(fec->rbd_base);
 957 err_rx:
 958         free(fec->tbd_base);
 959 err_tx:
 960         return -ENOMEM;
 961 }
 962
 963 static void fec_free_descs(struct fec_priv *fec)
 964 {
 965         int i;
 966
 967         for (i = 0; i < FEC_RBD_NUM; i++)
 968                 free((void *)fec->rbd_base[i].data_pointer);
 969         free(fec->rbd_base);
 970         free(fec->tbd_base);
 971 }
 972
 973 #ifdef CONFIG_PHYLIB
 974 int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
 975                 struct mii_dev *bus, struct phy_device *phydev)
 976 #else
 977 static int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
 978                 struct mii_dev *bus, int phy_id)
 979 #endif
 980 {
 981         struct eth_device *edev;
 982         struct fec_priv *fec;
 983         unsigned char ethaddr[6];
 984         uint32_t start;
 985         int ret = 0;
 986
 987         /* create and fill edev struct */
 988         edev = (struct eth_device *)malloc(sizeof(struct eth_device));
 989         if (!edev) {
 990                 puts("fec_mxc: not enough malloc memory for eth_device\n");
 991                 ret = -ENOMEM;
 992                 goto err1;
 993         }
 994
 995         fec = (struct fec_priv *)malloc(sizeof(struct fec_priv));
 996         if (!fec) {
 997                 puts("fec_mxc: not enough malloc memory for fec_priv\n");
 998                 ret = -ENOMEM;
 999                 goto err2;
1000         }
1001
1002         memset(edev, 0, sizeof(*edev));
1003         memset(fec, 0, sizeof(*fec));
1004
1005         ret = fec_alloc_descs(fec);
1006         if (ret)
1007                 goto err3;
1008
1009         edev->priv = fec;
1010         edev->init = fec_init;
1011         edev->send = fec_send;
1012         edev->recv = fec_recv;
1013         edev->halt = fec_halt;
1014         edev->write_hwaddr = fec_set_hwaddr;
1015
1016         fec->eth = (struct ethernet_regs *)base_addr;
1017         fec->bd = bd;
1018
1019         fec->xcv_type = CONFIG_FEC_XCV_TYPE;
1020
1021         /* Reset chip. */
1022         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_RESET, &fec->eth->ecntrl);
1023         start = get_timer(0);
1024         while (readl(&fec->eth->ecntrl) & FEC_ECNTRL_RESET) {
1025                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1026                         printf("FEC MXC: Timeout resetting chip\n");
1027                         goto err4;
1028                 }
1029                 udelay(10);
1030         }
1031
1032         fec_reg_setup(fec);
1033         fec_set_dev_name(edev->name, dev_id);
1034         fec->dev_id = (dev_id == -1) ? 0 : dev_id;
1035         fec->bus = bus;
1036         fec_mii_setspeed(bus->priv);
1037 #ifdef CONFIG_PHYLIB
1038         fec->phydev = phydev;
1039         phy_connect_dev(phydev, edev);
1040         /* Configure phy */
1041         phy_config(phydev);
1042 #else
1043         fec->phy_id = phy_id;
1044 #endif
1045         eth_register(edev);
1046
1047         if (fec_get_hwaddr(dev_id, ethaddr) == 0) {
1048                 debug("got MAC%d address from fuse: %pM\n", dev_id, ethaddr);
1049                 memcpy(edev->enetaddr, ethaddr, 6);
1050                 if (!getenv("ethaddr"))
1051                         eth_setenv_enetaddr("ethaddr", ethaddr);
1052         }
1053         return ret;
1054 err4:
1055         fec_free_descs(fec);
1056 err3:
1057         free(fec);
1058 err2:
1059         free(edev);
1060 err1:
1061         return ret;
1062 }
1063
1064 struct mii_dev *fec_get_miibus(uint32_t base_addr, int dev_id)
1065 {
1066         struct ethernet_regs *eth = (struct ethernet_regs *)base_addr;
1067         struct mii_dev *bus;
1068         int ret;
1069
1070         bus = mdio_alloc();
1071         if (!bus) {
1072                 printf("mdio_alloc failed\n");
1073                 return NULL;
1074         }
1075         bus->read = fec_phy_read;
1076         bus->write = fec_phy_write;
1077         bus->priv = eth;
1078         fec_set_dev_name(bus->name, dev_id);
1079
1080         ret = mdio_register(bus);
1081         if (ret) {
1082                 printf("mdio_register failed\n");
1083                 free(bus);
1084                 return NULL;
1085         }
1086         fec_mii_setspeed(eth);
1087         return bus;
1088 }
1089
1090 int fecmxc_initialize_multi(bd_t *bd, int dev_id, int phy_id, uint32_t addr)
1091 {
1092         uint32_t base_mii;
1093         struct mii_dev *bus = NULL;
1094 #ifdef CONFIG_PHYLIB
1095         struct phy_device *phydev = NULL;
1096 #endif
1097         int ret;
1098
1099 #ifdef CONFIG_MX28
1100         /*
1101          * The i.MX28 has two ethernet interfaces, but they are not equal.
1102          * Only the first one can access the MDIO bus.
1103          */
1104         base_mii = MXS_ENET0_BASE;
1105 #else
1106         base_mii = addr;
1107 #endif
1108         debug("eth_init: fec_probe(bd, %i, %i) @ %08x\n", dev_id, phy_id, addr);
1109         bus = fec_get_miibus(base_mii, dev_id);
1110         if (!bus)
1111                 return -ENOMEM;
1112 #ifdef CONFIG_PHYLIB
1113         phydev = phy_find_by_mask(bus, 1 << phy_id, PHY_INTERFACE_MODE_RGMII);
1114         if (!phydev) {
1115                 mdio_unregister(bus);
1116                 free(bus);
1117                 return -ENOMEM;
1118         }
1119         ret = fec_probe(bd, dev_id, addr, bus, phydev);
1120 #else
1121         ret = fec_probe(bd, dev_id, addr, bus, phy_id);
1122 #endif
1123         if (ret) {
1124 #ifdef CONFIG_PHYLIB
1125                 free(phydev);
1126 #endif
1127                 mdio_unregister(bus);
1128                 free(bus);
1129         }
1130         return ret;
1131 }
1132
1133 #ifdef CONFIG_FEC_MXC_PHYADDR
1134 int fecmxc_initialize(bd_t *bd)
1135 {
1136         return fecmxc_initialize_multi(bd, -1, CONFIG_FEC_MXC_PHYADDR,
1137                         IMX_FEC_BASE);
1138 }
1139 #endif
1140
1141 #ifndef CONFIG_PHYLIB
1142 int fecmxc_register_mii_postcall(struct eth_device *dev, int (*cb)(int))
1143 {
1144         struct fec_priv *fec = (struct fec_priv *)dev->priv;
1145         fec->mii_postcall = cb;
1146         return 0;
1147 }
1148 #endif