git.sur5r.net Git - u-boot/blob - drivers/serial/serial_sh.h

   1 /*
   2  * Copy and modify from linux/drivers/serial/sh-sci.h
   3  */
   4
   5 struct uart_port {
   6         unsigned long   iobase;         /* in/out[bwl] */
   7         unsigned char   *membase;       /* read/write[bwl] */
   8         unsigned long   mapbase;        /* for ioremap */
   9         unsigned int    type;           /* port type */
  10 };
  11
  12 #define PORT_SCI        52
  13 #define PORT_SCIF       53
  14 #define PORT_SCIFA      83
  15 #define PORT_SCIFB      93
  16
  17 #if defined(CONFIG_H83007) || defined(CONFIG_H83068)
  18 #include <asm/regs306x.h>
  19 #endif
  20 #if defined(CONFIG_H8S2678)
  21 #include <asm/regs267x.h>
  22 #endif
  23
  24 #if defined(CONFIG_CPU_SH7706) || \
  25         defined(CONFIG_CPU_SH7707) || \
  26         defined(CONFIG_CPU_SH7708) || \
  27         defined(CONFIG_CPU_SH7709)
  28 # define SCPCR  0xA4000116 /* 16 bit SCI and SCIF */
  29 # define SCPDR  0xA4000136 /* 8  bit SCI and SCIF */
  30 # define SCSCR_INIT(port)          0x30 /* TIE=0,RIE=0,TE=1,RE=1 */
  31 #elif defined(CONFIG_CPU_SH7705)
  32 # define SCIF0          0xA4400000
  33 # define SCIF2          0xA4410000
  34 # define SCSMR_Ir       0xA44A0000
  35 # define IRDA_SCIF      SCIF0
  36 # define SCPCR 0xA4000116
  37 # define SCPDR 0xA4000136
  38
  39 /* Set the clock source,
  40  * SCIF2 (0xA4410000) -> External clock, SCK pin used as clock input
  41  * SCIF0 (0xA4400000) -> Internal clock, SCK pin as serial clock output
  42  */
  43 # define SCSCR_INIT(port) (port->mapbase == SCIF2) ? 0xF3 : 0xF0
  44 #elif defined(CONFIG_CPU_SH7720) || \
  45         defined(CONFIG_CPU_SH7721) || \
  46         defined(CONFIG_ARCH_SH7367) || \
  47         defined(CONFIG_ARCH_SH7377) || \
  48         defined(CONFIG_ARCH_SH7372) || \
  49         defined(CONFIG_SH73A0) || \
  50         defined(CONFIG_R8A7740)
  51 # define SCSCR_INIT(port)  0x0030 /* TIE=0,RIE=0,TE=1,RE=1 */
  52 # define PORT_PTCR         0xA405011EUL
  53 # define PORT_PVCR         0xA4050122UL
  54 # define SCIF_ORER         0x0200   /* overrun error bit */
  55 #elif defined(CONFIG_SH_RTS7751R2D)
  56 # define SCSPTR1 0xFFE0001C /* 8 bit SCIF */
  57 # define SCSPTR2 0xFFE80020 /* 16 bit SCIF */
  58 # define SCIF_ORER 0x0001   /* overrun error bit */
  59 # define SCSCR_INIT(port) 0x3a /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
  60 #elif defined(CONFIG_CPU_SH7750)  || \
  61         defined(CONFIG_CPU_SH7750R) || \
  62         defined(CONFIG_CPU_SH7750S) || \
  63         defined(CONFIG_CPU_SH7091)  || \
  64         defined(CONFIG_CPU_SH7751)  || \
  65         defined(CONFIG_CPU_SH7751R)
  66 # define SCSPTR1 0xffe0001c /* 8  bit SCI */
  67 # define SCSPTR2 0xFFE80020 /* 16 bit SCIF */
  68 # define SCIF_ORER 0x0001   /* overrun error bit */
  69 # define SCSCR_INIT(port) (((port)->type == PORT_SCI) ? \
  70         0x30 /* TIE=0,RIE=0,TE=1,RE=1 */ : \
  71         0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */)
  72 #elif defined(CONFIG_CPU_SH7760)
  73 # define SCSPTR0 0xfe600024 /* 16 bit SCIF */
  74 # define SCSPTR1 0xfe610024 /* 16 bit SCIF */
  75 # define SCSPTR2 0xfe620024 /* 16 bit SCIF */
  76 # define SCIF_ORER 0x0001  /* overrun error bit */
  77 # define SCSCR_INIT(port)          0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
  78 #elif defined(CONFIG_CPU_SH7710) || defined(CONFIG_CPU_SH7712)
  79 # define SCSPTR0 0xA4400000       /* 16 bit SCIF */
  80 # define SCIF_ORER 0x0001   /* overrun error bit */
  81 # define PACR 0xa4050100
  82 # define PBCR 0xa4050102
  83 # define SCSCR_INIT(port)          0x3B
  84 #elif defined(CONFIG_CPU_SH7343)
  85 # define SCSPTR0 0xffe00010     /* 16 bit SCIF */
  86 # define SCSPTR1 0xffe10010     /* 16 bit SCIF */
  87 # define SCSPTR2 0xffe20010     /* 16 bit SCIF */
  88 # define SCSPTR3 0xffe30010     /* 16 bit SCIF */
  89 # define SCSCR_INIT(port) 0x32  /* TIE=0,RIE=0,TE=1,RE=1,REIE=0,CKE=1 */
  90 #elif defined(CONFIG_CPU_SH7722)
  91 # define PADR                   0xA4050120
  92 # undef PSDR
  93 # define PSDR                   0xA405013e
  94 # define PWDR                   0xA4050166
  95 # define PSCR                   0xA405011E
  96 # define SCIF_ORER              0x0001  /* overrun error bit */
  97 # define SCSCR_INIT(port)       0x0038  /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
  98 #elif defined(CONFIG_CPU_SH7366)
  99 # define SCPDR0                 0xA405013E      /* 16 bit SCIF0 PSDR */
 100 # define SCSPTR0                SCPDR0
 101 # define SCIF_ORER              0x0001  /* overrun error bit */
 102 # define SCSCR_INIT(port)       0x0038  /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 103 #elif defined(CONFIG_CPU_SH7723)
 104 # define SCSPTR0                0xa4050160
 105 # define SCSPTR1                0xa405013e
 106 # define SCSPTR2                0xa4050160
 107 # define SCSPTR3                0xa405013e
 108 # define SCSPTR4                0xa4050128
 109 # define SCSPTR5                0xa4050128
 110 # define SCIF_ORER              0x0001  /* overrun error bit */
 111 # define SCSCR_INIT(port)       0x0038  /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 112 #elif defined(CONFIG_CPU_SH7724)
 113 # define SCIF_ORER              0x0001  /* overrun error bit */
 114 # define SCSCR_INIT(port) ((port)->type == PORT_SCIFA ? \
 115         0x30 /* TIE=0,RIE=0,TE=1,RE=1 */ : \
 116         0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */)
 117 #elif defined(CONFIG_CPU_SH7734)
 118 # define SCSPTR0 0xFFE40020
 119 # define SCSPTR1 0xFFE41020
 120 # define SCSPTR2 0xFFE42020
 121 # define SCSPTR3 0xFFE43020
 122 # define SCSPTR4 0xFFE44020
 123 # define SCSPTR5 0xFFE45020
 124 # define SCIF_ORER 0x0001  /* overrun error bit */
 125 # define SCSCR_INIT(port) 0x0038  /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 126 #elif defined(CONFIG_CPU_SH4_202)
 127 # define SCSPTR2 0xffe80020 /* 16 bit SCIF */
 128 # define SCIF_ORER 0x0001   /* overrun error bit */
 129 # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 130 #elif defined(CONFIG_CPU_SH5_101) || defined(CONFIG_CPU_SH5_103)
 131 # define SCIF_BASE_ADDR    0x01030000
 132 # define SCIF_ADDR_SH5     (PHYS_PERIPHERAL_BLOCK+SCIF_BASE_ADDR)
 133 # define SCIF_PTR2_OFFS    0x0000020
 134 # define SCIF_LSR2_OFFS    0x0000024
 135 # define SCSPTR\
 136                 ((port->mapbase)+SCIF_PTR2_OFFS) /* 16 bit SCIF */
 137 # define SCLSR2\
 138                 ((port->mapbase)+SCIF_LSR2_OFFS) /* 16 bit SCIF */
 139 # define SCSCR_INIT(port)  0x38         /* TIE=0,RIE=0, TE=1,RE=1,REIE=1 */
 140 #elif defined(CONFIG_H83007) || defined(CONFIG_H83068)
 141 # define SCSCR_INIT(port)          0x30 /* TIE=0,RIE=0,TE=1,RE=1 */
 142 # define H8300_SCI_DR(ch) (*(volatile char *)(P1DR + h8300_sci_pins[ch].port))
 143 #elif defined(CONFIG_H8S2678)
 144 # define SCSCR_INIT(port)          0x30 /* TIE=0,RIE=0,TE=1,RE=1 */
 145 # define H8300_SCI_DR(ch) (*(volatile char *)(P1DR + h8300_sci_pins[ch].port))
 146 #elif defined(CONFIG_CPU_SH7757) || \
 147         defined(CONFIG_CPU_SH7752) || \
 148         defined(CONFIG_CPU_SH7753)
 149 # define SCSPTR0 0xfe4b0020
 150 # define SCSPTR1 0xfe4b0020
 151 # define SCSPTR2 0xfe4b0020
 152 # define SCIF_ORER 0x0001
 153 # define SCSCR_INIT(port)       0x38
 154 # define SCIF_ONLY
 155 #elif defined(CONFIG_CPU_SH7763)
 156 # define SCSPTR0 0xffe00024 /* 16 bit SCIF */
 157 # define SCSPTR1 0xffe08024 /* 16 bit SCIF */
 158 # define SCSPTR2 0xffe10020 /* 16 bit SCIF/IRDA */
 159 # define SCIF_ORER 0x0001  /* overrun error bit */
 160 # define SCSCR_INIT(port)       0x38    /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 161 #elif defined(CONFIG_CPU_SH7770)
 162 # define SCSPTR0 0xff923020 /* 16 bit SCIF */
 163 # define SCSPTR1 0xff924020 /* 16 bit SCIF */
 164 # define SCSPTR2 0xff925020 /* 16 bit SCIF */
 165 # define SCIF_ORER 0x0001  /* overrun error bit */
 166 # define SCSCR_INIT(port)       0x3c /* TIE=0,RIE=0,TE=1,RE=1,REIE=1,cke=2 */
 167 #elif defined(CONFIG_CPU_SH7780)
 168 # define SCSPTR0        0xffe00024      /* 16 bit SCIF */
 169 # define SCSPTR1        0xffe10024      /* 16 bit SCIF */
 170 # define SCIF_ORER      0x0001          /* Overrun error bit */
 171
 172 #if defined(CONFIG_SH_SH2007)
 173 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1,CKE1=0 */
 174 # define SCSCR_INIT(port)       0x38
 175 #else
 176 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1,CKE1=1 */
 177 # define SCSCR_INIT(port)       0x3a
 178 #endif
 179
 180 #elif defined(CONFIG_CPU_SH7785) || \
 181         defined(CONFIG_CPU_SH7786)
 182 # define SCSPTR0        0xffea0024      /* 16 bit SCIF */
 183 # define SCSPTR1        0xffeb0024      /* 16 bit SCIF */
 184 # define SCSPTR2        0xffec0024      /* 16 bit SCIF */
 185 # define SCSPTR3        0xffed0024      /* 16 bit SCIF */
 186 # define SCSPTR4        0xffee0024      /* 16 bit SCIF */
 187 # define SCSPTR5        0xffef0024      /* 16 bit SCIF */
 188 # define SCIF_ORER      0x0001          /* Overrun error bit */
 189 # define SCSCR_INIT(port)       0x3a    /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 190 #elif defined(CONFIG_CPU_SH7201) || \
 191         defined(CONFIG_CPU_SH7203) || \
 192         defined(CONFIG_CPU_SH7206) || \
 193         defined(CONFIG_CPU_SH7263) || \
 194         defined(CONFIG_CPU_SH7264)
 195 # define SCSPTR0 0xfffe8020 /* 16 bit SCIF */
 196 # define SCSPTR1 0xfffe8820 /* 16 bit SCIF */
 197 # define SCSPTR2 0xfffe9020 /* 16 bit SCIF */
 198 # define SCSPTR3 0xfffe9820 /* 16 bit SCIF */
 199 # if defined(CONFIG_CPU_SH7201)
 200 #  define SCSPTR4 0xfffeA020 /* 16 bit SCIF */
 201 #  define SCSPTR5 0xfffeA820 /* 16 bit SCIF */
 202 #  define SCSPTR6 0xfffeB020 /* 16 bit SCIF */
 203 #  define SCSPTR7 0xfffeB820 /* 16 bit SCIF */
 204 # endif
 205 # define SCSCR_INIT(port)       0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 206 #elif defined(CONFIG_CPU_SH7269)
 207 # define SCSPTR0 0xe8007020 /* 16 bit SCIF */
 208 # define SCSPTR1 0xe8007820 /* 16 bit SCIF */
 209 # define SCSPTR2 0xe8008020 /* 16 bit SCIF */
 210 # define SCSPTR3 0xe8008820 /* 16 bit SCIF */
 211 # define SCSPTR4 0xe8009020 /* 16 bit SCIF */
 212 # define SCSPTR5 0xe8009820 /* 16 bit SCIF */
 213 # define SCSPTR6 0xe800a020 /* 16 bit SCIF */
 214 # define SCSPTR7 0xe800a820 /* 16 bit SCIF */
 215 # define SCSCR_INIT(port)       0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 216 #elif defined(CONFIG_CPU_SH7619)
 217 # define SCSPTR0 0xf8400020 /* 16 bit SCIF */
 218 # define SCSPTR1 0xf8410020 /* 16 bit SCIF */
 219 # define SCSPTR2 0xf8420020 /* 16 bit SCIF */
 220 # define SCIF_ORER 0x0001  /* overrun error bit */
 221 # define SCSCR_INIT(port)       0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 222 #elif defined(CONFIG_CPU_SHX3)
 223 # define SCSPTR0 0xffc30020             /* 16 bit SCIF */
 224 # define SCSPTR1 0xffc40020             /* 16 bit SCIF */
 225 # define SCSPTR2 0xffc50020             /* 16 bit SCIF */
 226 # define SCSPTR3 0xffc60020             /* 16 bit SCIF */
 227 # define SCIF_ORER 0x0001               /* Overrun error bit */
 228 # define SCSCR_INIT(port)       0x38    /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 229 #elif defined(CONFIG_R8A7790) || defined(CONFIG_R8A7791)
 230 # define SCIF_ORER      0x0001
 231 # define SCSCR_INIT(port)       0x32    /* TIE=0,RIE=0,TE=1,RE=1,REIE=0, */
 232 #else
 233 # error CPU subtype not defined
 234 #endif
 235
 236 /* SCSCR */
 237 #define SCI_CTRL_FLAGS_TIE  0x80 /* all */
 238 #define SCI_CTRL_FLAGS_RIE  0x40 /* all */
 239 #define SCI_CTRL_FLAGS_TE   0x20 /* all */
 240 #define SCI_CTRL_FLAGS_RE   0x10 /* all */
 241 #if defined(CONFIG_CPU_SH7750)  || \
 242         defined(CONFIG_CPU_SH7091)  || \
 243         defined(CONFIG_CPU_SH7750R) || \
 244         defined(CONFIG_CPU_SH7722)  || \
 245         defined(CONFIG_CPU_SH7734)  || \
 246         defined(CONFIG_CPU_SH7750S) || \
 247         defined(CONFIG_CPU_SH7751)  || \
 248         defined(CONFIG_CPU_SH7751R) || \
 249         defined(CONFIG_CPU_SH7763)  || \
 250         defined(CONFIG_CPU_SH7780)  || \
 251         defined(CONFIG_CPU_SH7785)  || \
 252         defined(CONFIG_CPU_SH7786)  || \
 253         defined(CONFIG_CPU_SHX3)
 254 #define SCI_CTRL_FLAGS_REIE 0x08 /* 7750 SCIF */
 255 #elif defined(CONFIG_CPU_SH7724)
 256 #define SCI_CTRL_FLAGS_REIE ((port)->type == PORT_SCIFA ? 0 : 8)
 257 #else
 258 #define SCI_CTRL_FLAGS_REIE 0
 259 #endif
 260 /*              SCI_CTRL_FLAGS_MPIE 0x08  * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 261 /*              SCI_CTRL_FLAGS_TEIE 0x04  * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 262 /*              SCI_CTRL_FLAGS_CKE1 0x02  * all */
 263 /*              SCI_CTRL_FLAGS_CKE0 0x01  * 7707 SCI/SCIF, 7708 SCI, 7709 SCI/SCIF, 7750 SCI */
 264
 265 /* SCxSR SCI */
 266 #define SCI_TDRE  0x80 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 267 #define SCI_RDRF  0x40 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 268 #define SCI_ORER  0x20 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 269 #define SCI_FER   0x10 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 270 #define SCI_PER   0x08 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 271 #define SCI_TEND  0x04 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 272 /*      SCI_MPB   0x02  * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 273 /*      SCI_MPBT  0x01  * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 274
 275 #define SCI_ERRORS ( SCI_PER | SCI_FER | SCI_ORER)
 276
 277 /* SCxSR SCIF */
 278 #define SCIF_ER    0x0080 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 279 #define SCIF_TEND  0x0040 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 280 #define SCIF_TDFE  0x0020 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 281 #define SCIF_BRK   0x0010 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 282 #define SCIF_FER   0x0008 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 283 #define SCIF_PER   0x0004 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 284 #define SCIF_RDF   0x0002 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 285 #define SCIF_DR    0x0001 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 286
 287 #if defined(CONFIG_CPU_SH7705) || \
 288         defined(CONFIG_CPU_SH7720) || \
 289         defined(CONFIG_CPU_SH7721) || \
 290         defined(CONFIG_ARCH_SH7367) || \
 291         defined(CONFIG_ARCH_SH7377) || \
 292         defined(CONFIG_ARCH_SH7372) || \
 293         defined(CONFIG_SH73A0) || \
 294         defined(CONFIG_R8A7740)
 295 # define SCIF_ORER    0x0200
 296 # define SCIF_ERRORS (SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK | SCIF_ORER)
 297 # define SCIF_RFDC_MASK 0x007f
 298 # define SCIF_TXROOM_MAX 64
 299 #elif defined(CONFIG_CPU_SH7763)
 300 # define SCIF_ERRORS (SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK)
 301 # define SCIF_RFDC_MASK 0x007f
 302 # define SCIF_TXROOM_MAX 64
 303 /* SH7763 SCIF2 support */
 304 # define SCIF2_RFDC_MASK 0x001f
 305 # define SCIF2_TXROOM_MAX 16
 306 #elif defined(CONFIG_R8A7790) || defined(CONFIG_R8A7791)
 307 # define SCIF_ERRORS (SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK)
 308 # define SCIF_RFDC_MASK 0x003f
 309 #else
 310 # define SCIF_ERRORS (SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK)
 311 # define SCIF_RFDC_MASK 0x001f
 312 # define SCIF_TXROOM_MAX 16
 313 #endif
 314
 315 #ifndef SCIF_ORER
 316 #define SCIF_ORER       0x0000
 317 #endif
 318
 319 #define SCxSR_TEND(port)\
 320                 (((port)->type == PORT_SCI) ? SCI_TEND  : SCIF_TEND)
 321 #define SCxSR_ERRORS(port)\
 322                 (((port)->type == PORT_SCI) ? SCI_ERRORS : SCIF_ERRORS)
 323 #define SCxSR_RDxF(port)\
 324                 (((port)->type == PORT_SCI) ? SCI_RDRF  : SCIF_RDF)
 325 #define SCxSR_TDxE(port)\
 326                 (((port)->type == PORT_SCI) ? SCI_TDRE  : SCIF_TDFE)
 327 #define SCxSR_FER(port)\
 328                 (((port)->type == PORT_SCI) ? SCI_FER   : SCIF_FER)
 329 #define SCxSR_PER(port)\
 330                 (((port)->type == PORT_SCI) ? SCI_PER   : SCIF_PER)
 331 #define SCxSR_BRK(port)\
 332                 ((port)->type == PORT_SCI) ? 0x00               : SCIF_BRK)
 333 #define SCxSR_ORER(port)\
 334                 (((port)->type == PORT_SCI) ? SCI_ORER  : SCIF_ORER)
 335
 336 #if defined(CONFIG_CPU_SH7705) || \
 337         defined(CONFIG_CPU_SH7720) || \
 338         defined(CONFIG_CPU_SH7721) || \
 339         defined(CONFIG_ARCH_SH7367) || \
 340         defined(CONFIG_ARCH_SH7377) || \
 341         defined(CONFIG_ARCH_SH7372) || \
 342         defined(CONFIG_SH73A0) || \
 343         defined(CONFIG_R8A7740)
 344 # define SCxSR_RDxF_CLEAR(port)  (sci_in(port, SCxSR) & 0xfffc)
 345 # define SCxSR_ERROR_CLEAR(port) (sci_in(port, SCxSR) & 0xfd73)
 346 # define SCxSR_TDxE_CLEAR(port)  (sci_in(port, SCxSR) & 0xffdf)
 347 # define SCxSR_BREAK_CLEAR(port) (sci_in(port, SCxSR) & 0xffe3)
 348 #else
 349 # define SCxSR_RDxF_CLEAR(port)  (((port)->type == PORT_SCI) ? 0xbc : 0x00fc)
 350 # define SCxSR_ERROR_CLEAR(port) (((port)->type == PORT_SCI) ? 0xc4 : 0x0073)
 351 # define SCxSR_TDxE_CLEAR(port)  (((port)->type == PORT_SCI) ? 0x78 : 0x00df)
 352 # define SCxSR_BREAK_CLEAR(port) (((port)->type == PORT_SCI) ? 0xc4 : 0x00e3)
 353 #endif
 354
 355 /* SCFCR */
 356 #define SCFCR_RFRST 0x0002
 357 #define SCFCR_TFRST 0x0004
 358 #define SCFCR_TCRST 0x4000
 359 #define SCFCR_MCE   0x0008
 360
 361 #define SCI_MAJOR               204
 362 #define SCI_MINOR_START         8
 363
 364 /* Generic serial flags */
 365 #define SCI_RX_THROTTLE         0x0000001
 366
 367 #define SCI_MAGIC 0xbabeface
 368
 369 /*
 370  * Events are used to schedule things to happen at timer-interrupt
 371  * time, instead of at rs interrupt time.
 372  */
 373 #define SCI_EVENT_WRITE_WAKEUP  0
 374
 375 #define SCI_IN(size, offset)\
 376         if ((size) == 8) {\
 377                 return readb(port->membase + (offset));\
 378         } else {\
 379                 return readw(port->membase + (offset));\
 380         }
 381 #define SCI_OUT(size, offset, value)\
 382         if ((size) == 8) {\
 383                 writeb(value, port->membase + (offset));\
 384         } else if ((size) == 16) {\
 385                 writew(value, port->membase + (offset));\
 386         }
 387
 388 #define CPU_SCIx_FNS(name, sci_offset, sci_size, scif_offset, scif_size)\
 389         static inline unsigned int sci_##name##_in(struct uart_port *port) {\
 390                 if (port->type == PORT_SCIF || port->type == PORT_SCIFB) {\
 391                         SCI_IN(scif_size, scif_offset)\
 392                 } else { /* PORT_SCI or PORT_SCIFA */\
 393                         SCI_IN(sci_size, sci_offset);\
 394                 }\
 395         }\
 396 static inline void sci_##name##_out(struct uart_port *port,\
 397                                 unsigned int value) {\
 398         if (port->type == PORT_SCIF || port->type == PORT_SCIFB) {\
 399                 SCI_OUT(scif_size, scif_offset, value)\
 400         } else {        /* PORT_SCI or PORT_SCIFA */\
 401                 SCI_OUT(sci_size, sci_offset, value);\
 402         }\
 403 }
 404
 405 #ifdef CONFIG_H8300
 406 /* h8300 don't have SCIF */
 407 #define CPU_SCIF_FNS(name)                                              \
 408         static inline unsigned int sci_##name##_in(struct uart_port *port) {\
 409                 return 0;\
 410         }\
 411         static inline void sci_##name##_out(struct uart_port *port,\
 412                                         unsigned int value) {\
 413         }
 414 #else
 415 #define CPU_SCIF_FNS(name, scif_offset, scif_size)                      \
 416         static inline unsigned int sci_##name##_in(struct uart_port *port) {\
 417                 SCI_IN(scif_size, scif_offset);\
 418         }\
 419         static inline void sci_##name##_out(struct uart_port *port,\
 420                                         unsigned int value) {\
 421                 SCI_OUT(scif_size, scif_offset, value);\
 422         }
 423 #endif
 424
 425 #define CPU_SCI_FNS(name, sci_offset, sci_size)\
 426         static inline unsigned int sci_##name##_in(struct uart_port *port) {\
 427                 SCI_IN(sci_size, sci_offset);\
 428         }\
 429         static inline void sci_##name##_out(struct uart_port *port,\
 430                                         unsigned int value) {\
 431                 SCI_OUT(sci_size, sci_offset, value);\
 432         }
 433
 434 #if defined(CONFIG_SH3) || \
 435         defined(CONFIG_ARCH_SH7367) || \
 436         defined(CONFIG_ARCH_SH7377) || \
 437         defined(CONFIG_ARCH_SH7372) || \
 438         defined(CONFIG_SH73A0) || \
 439         defined(CONFIG_R8A7740)
 440 #if defined(CONFIG_CPU_SH7710) || defined(CONFIG_CPU_SH7712)
 441 #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\
 442                                 sh4_sci_offset, sh4_sci_size, \
 443                                 sh3_scif_offset, sh3_scif_size, \
 444                                 sh4_scif_offset, sh4_scif_size, \
 445                                 h8_sci_offset, h8_sci_size) \
 446         CPU_SCIx_FNS(name, sh4_sci_offset, sh4_sci_size,\
 447                                 sh4_scif_offset, sh4_scif_size)
 448 #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size,\
 449                                 sh4_scif_offset, sh4_scif_size) \
 450         CPU_SCIF_FNS(name, sh4_scif_offset, sh4_scif_size)
 451 #elif defined(CONFIG_CPU_SH7705) || \
 452         defined(CONFIG_CPU_SH7720) || \
 453         defined(CONFIG_CPU_SH7721) || \
 454         defined(CONFIG_ARCH_SH7367) || \
 455         defined(CONFIG_ARCH_SH7377) || \
 456         defined(CONFIG_SH73A0)
 457 #define SCIF_FNS(name, scif_offset, scif_size) \
 458         CPU_SCIF_FNS(name, scif_offset, scif_size)
 459 #elif defined(CONFIG_ARCH_SH7372) || \
 460         defined(CONFIG_R8A7740)
 461 #define SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size,\
 462                                 sh4_scifb_offset, sh4_scifb_size) \
 463         CPU_SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size,\
 464                                 sh4_scifb_offset, sh4_scifb_size)
 465 #define SCIF_FNS(name, scif_offset, scif_size) \
 466         CPU_SCIF_FNS(name, scif_offset, scif_size)
 467 #else
 468 #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\
 469                                 sh4_sci_offset, sh4_sci_size, \
 470                                 sh3_scif_offset, sh3_scif_size,\
 471                                 sh4_scif_offset, sh4_scif_size, \
 472                                 h8_sci_offset, h8_sci_size) \
 473         CPU_SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\
 474                                 sh3_scif_offset, sh3_scif_size)
 475 #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size,\
 476                                 sh4_scif_offset, sh4_scif_size) \
 477         CPU_SCIF_FNS(name, sh3_scif_offset, sh3_scif_size)
 478 #endif
 479 #elif defined(__H8300H__) || defined(__H8300S__)
 480 #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\
 481                                 sh4_sci_offset, sh4_sci_size, \
 482                                 sh3_scif_offset, sh3_scif_size,\
 483                                 sh4_scif_offset, sh4_scif_size, \
 484                                 h8_sci_offset, h8_sci_size) \
 485         CPU_SCI_FNS(name, h8_sci_offset, h8_sci_size)
 486 #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size,\
 487                                         sh4_scif_offset, sh4_scif_size) \
 488         CPU_SCIF_FNS(name)
 489 #elif defined(CONFIG_CPU_SH7723) || defined(CONFIG_CPU_SH7724)
 490                 #define SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size,\
 491                                         sh4_scif_offset, sh4_scif_size) \
 492                         CPU_SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size,\
 493                                         sh4_scif_offset, sh4_scif_size)
 494                 #define SCIF_FNS(name, sh4_scif_offset, sh4_scif_size) \
 495                         CPU_SCIF_FNS(name, sh4_scif_offset, sh4_scif_size)
 496 #else
 497 #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size,\
 498                                 sh4_sci_offset, sh4_sci_size, \
 499                                 sh3_scif_offset, sh3_scif_size,\
 500                                 sh4_scif_offset, sh4_scif_size, \
 501                                 h8_sci_offset, h8_sci_size) \
 502         CPU_SCIx_FNS(name, sh4_sci_offset, sh4_sci_size,\
 503                                         sh4_scif_offset, sh4_scif_size)
 504 #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size, \
 505                                 sh4_scif_offset, sh4_scif_size) \
 506         CPU_SCIF_FNS(name, sh4_scif_offset, sh4_scif_size)
 507 #endif
 508
 509 #if defined(CONFIG_CPU_SH7705) || \
 510         defined(CONFIG_CPU_SH7720) || \
 511         defined(CONFIG_CPU_SH7721) || \
 512         defined(CONFIG_ARCH_SH7367) || \
 513         defined(CONFIG_ARCH_SH7377) || \
 514         defined(CONFIG_SH73A0)
 515
 516 SCIF_FNS(SCSMR,  0x00, 16)
 517 SCIF_FNS(SCBRR,  0x04,  8)
 518 SCIF_FNS(SCSCR,  0x08, 16)
 519 SCIF_FNS(SCTDSR, 0x0c,  8)
 520 SCIF_FNS(SCFER,  0x10, 16)
 521 SCIF_FNS(SCxSR,  0x14, 16)
 522 SCIF_FNS(SCFCR,  0x18, 16)
 523 SCIF_FNS(SCFDR,  0x1c, 16)
 524 SCIF_FNS(SCxTDR, 0x20,  8)
 525 SCIF_FNS(SCxRDR, 0x24,  8)
 526 SCIF_FNS(SCLSR,  0x00,  0)
 527 #elif defined(CONFIG_ARCH_SH7372) || \
 528         defined(CONFIG_R8A7740)
 529 SCIF_FNS(SCSMR,  0x00, 16)
 530 SCIF_FNS(SCBRR,  0x04,  8)
 531 SCIF_FNS(SCSCR,  0x08, 16)
 532 SCIF_FNS(SCTDSR, 0x0c, 16)
 533 SCIF_FNS(SCFER,  0x10, 16)
 534 SCIF_FNS(SCxSR,  0x14, 16)
 535 SCIF_FNS(SCFCR,  0x18, 16)
 536 SCIF_FNS(SCFDR,  0x1c, 16)
 537 SCIF_FNS(SCTFDR, 0x38, 16)
 538 SCIF_FNS(SCRFDR, 0x3c, 16)
 539 SCIx_FNS(SCxTDR, 0x20,  8, 0x40,  8)
 540 SCIx_FNS(SCxRDR, 0x24,  8, 0x60,  8)
 541 SCIF_FNS(SCLSR,  0x00,  0)
 542 #elif defined(CONFIG_CPU_SH7723) ||\
 543         defined(CONFIG_CPU_SH7724)
 544 SCIx_FNS(SCSMR,  0x00, 16, 0x00, 16)
 545 SCIx_FNS(SCBRR,  0x04,  8, 0x04,  8)
 546 SCIx_FNS(SCSCR,  0x08, 16, 0x08, 16)
 547 SCIx_FNS(SCxTDR, 0x20,  8, 0x0c,  8)
 548 SCIx_FNS(SCxSR,  0x14, 16, 0x10, 16)
 549 SCIx_FNS(SCxRDR, 0x24,  8, 0x14,  8)
 550 SCIx_FNS(SCSPTR, 0,     0,    0,  0)
 551 SCIF_FNS(SCTDSR, 0x0c,  8)
 552 SCIF_FNS(SCFER,  0x10, 16)
 553 SCIF_FNS(SCFCR,  0x18, 16)
 554 SCIF_FNS(SCFDR,  0x1c, 16)
 555 SCIF_FNS(SCLSR,  0x24, 16)
 556 #else
 557 /*      reg      SCI/SH3   SCI/SH4  SCIF/SH3   SCIF/SH4  SCI/H8*/
 558 /*      name     off  sz   off  sz   off  sz   off  sz   off  sz*/
 559 SCIx_FNS(SCSMR,  0x00,  8, 0x00,  8, 0x00,  8, 0x00, 16, 0x00,  8)
 560 SCIx_FNS(SCBRR,  0x02,  8, 0x04,  8, 0x02,  8, 0x04,  8, 0x01,  8)
 561 SCIx_FNS(SCSCR,  0x04,  8, 0x08,  8, 0x04,  8, 0x08, 16, 0x02,  8)
 562 SCIx_FNS(SCxTDR, 0x06,  8, 0x0c,  8, 0x06,  8, 0x0C,  8, 0x03,  8)
 563 SCIx_FNS(SCxSR,  0x08,  8, 0x10,  8, 0x08, 16, 0x10, 16, 0x04,  8)
 564 SCIx_FNS(SCxRDR, 0x0a,  8, 0x14,  8, 0x0A,  8, 0x14,  8, 0x05,  8)
 565 SCIF_FNS(SCFCR,                      0x0c,  8, 0x18, 16)
 566 #if defined(CONFIG_CPU_SH7760) || \
 567         defined(CONFIG_CPU_SH7780) || \
 568         defined(CONFIG_CPU_SH7785) || \
 569         defined(CONFIG_CPU_SH7786)
 570 SCIF_FNS(SCFDR,                      0x0e, 16, 0x1C, 16)
 571 SCIF_FNS(SCTFDR,                     0x0e, 16, 0x1C, 16)
 572 SCIF_FNS(SCRFDR,                     0x0e, 16, 0x20, 16)
 573 SCIF_FNS(SCSPTR,                        0,  0, 0x24, 16)
 574 SCIF_FNS(SCLSR,                         0,  0, 0x28, 16)
 575 #elif defined(CONFIG_CPU_SH7763)
 576 SCIF_FNS(SCFDR,                         0,  0, 0x1C, 16)
 577 SCIF_FNS(SCSPTR2,                       0,  0, 0x20, 16)
 578 SCIF_FNS(SCLSR2,                        0,  0, 0x24, 16)
 579 SCIF_FNS(SCTFDR,                     0x0e, 16, 0x1C, 16)
 580 SCIF_FNS(SCRFDR,                     0x0e, 16, 0x20, 16)
 581 SCIF_FNS(SCSPTR,                        0,  0, 0x24, 16)
 582 SCIF_FNS(SCLSR,                         0,  0, 0x28, 16)
 583 #else
 584 SCIF_FNS(SCFDR,                      0x0e, 16, 0x1C, 16)
 585 #if defined(CONFIG_CPU_SH7722)
 586 SCIF_FNS(SCSPTR,                        0,  0, 0, 0)
 587 #else
 588 SCIF_FNS(SCSPTR,                        0,  0, 0x20, 16)
 589 #endif
 590 #if defined(CONFIG_R8A7790) || defined(CONFIG_R8A7791)
 591 SCIF_FNS(DL,                            0,  0, 0x30, 16)
 592 SCIF_FNS(CKS,                           0,  0, 0x34, 16)
 593 #endif
 594 SCIF_FNS(SCLSR,                         0,  0, 0x24, 16)
 595 #endif
 596 #endif
 597 #define sci_in(port, reg) sci_##reg##_in(port)
 598 #define sci_out(port, reg, value) sci_##reg##_out(port, value)
 599
 600 /* H8/300 series SCI pins assignment */
 601 #if defined(__H8300H__) || defined(__H8300S__)
 602 static const struct __attribute__((packed)) {
 603         int port;             /* GPIO port no */
 604         unsigned short rx, tx; /* GPIO bit no */
 605 } h8300_sci_pins[] = {
 606 #if defined(CONFIG_H83007) || defined(CONFIG_H83068)
 607         {    /* SCI0 */
 608                 .port = H8300_GPIO_P9,
 609                 .rx   = H8300_GPIO_B2,
 610                 .tx   = H8300_GPIO_B0,
 611         },
 612         {    /* SCI1 */
 613                 .port = H8300_GPIO_P9,
 614                 .rx   = H8300_GPIO_B3,
 615                 .tx   = H8300_GPIO_B1,
 616         },
 617         {    /* SCI2 */
 618                 .port = H8300_GPIO_PB,
 619                 .rx   = H8300_GPIO_B7,
 620                 .tx   = H8300_GPIO_B6,
 621         }
 622 #elif defined(CONFIG_H8S2678)
 623         {    /* SCI0 */
 624                 .port = H8300_GPIO_P3,
 625                 .rx   = H8300_GPIO_B2,
 626                 .tx   = H8300_GPIO_B0,
 627         },
 628         {    /* SCI1 */
 629                 .port = H8300_GPIO_P3,
 630                 .rx   = H8300_GPIO_B3,
 631                 .tx   = H8300_GPIO_B1,
 632         },
 633         {    /* SCI2 */
 634                 .port = H8300_GPIO_P5,
 635                 .rx   = H8300_GPIO_B1,
 636                 .tx   = H8300_GPIO_B0,
 637         }
 638 #endif
 639 };
 640 #endif
 641
 642 #if defined(CONFIG_CPU_SH7706) || \
 643         defined(CONFIG_CPU_SH7707) || \
 644         defined(CONFIG_CPU_SH7708) || \
 645         defined(CONFIG_CPU_SH7709)
 646 static inline int sci_rxd_in(struct uart_port *port)
 647 {
 648         if (port->mapbase == 0xfffffe80)
 649                 return __raw_readb(SCPDR)&0x01 ? 1 : 0; /* SCI */
 650         return 1;
 651 }
 652 #elif defined(CONFIG_CPU_SH7750)  || \
 653         defined(CONFIG_CPU_SH7751)  || \
 654         defined(CONFIG_CPU_SH7751R) || \
 655         defined(CONFIG_CPU_SH7750R) || \
 656         defined(CONFIG_CPU_SH7750S) || \
 657         defined(CONFIG_CPU_SH7091)
 658 static inline int sci_rxd_in(struct uart_port *port)
 659 {
 660         if (port->mapbase == 0xffe00000)
 661                 return __raw_readb(SCSPTR1)&0x01 ? 1 : 0; /* SCI */
 662         return 1;
 663 }
 664 #elif defined(__H8300H__) || defined(__H8300S__)
 665 static inline int sci_rxd_in(struct uart_port *port)
 666 {
 667         int ch = (port->mapbase - SMR0) >> 3;
 668         return (H8300_SCI_DR(ch) & h8300_sci_pins[ch].rx) ? 1 : 0;
 669 }
 670 #else /* default case for non-SCI processors */
 671 static inline int sci_rxd_in(struct uart_port *port)
 672 {
 673         return 1;
 674 }
 675 #endif
 676
 677 /*
 678  * Values for the BitRate Register (SCBRR)
 679  *
 680  * The values are actually divisors for a frequency which can
 681  * be internal to the SH3 (14.7456MHz) or derived from an external
 682  * clock source.  This driver assumes the internal clock is used;
 683  * to support using an external clock source, config options or
 684  * possibly command-line options would need to be added.
 685  *
 686  * Also, to support speeds below 2400 (why?) the lower 2 bits of
 687  * the SCSMR register would also need to be set to non-zero values.
 688  *
 689  * -- Greg Banks 27Feb2000
 690  *
 691  * Answer: The SCBRR register is only eight bits, and the value in
 692  * it gets larger with lower baud rates. At around 2400 (depending on
 693  * the peripherial module clock) you run out of bits. However the
 694  * lower two bits of SCSMR allow the module clock to be divided down,
 695  * scaling the value which is needed in SCBRR.
 696  *
 697  * -- Stuart Menefy - 23 May 2000
 698  *
 699  * I meant, why would anyone bother with bitrates below 2400.
 700  *
 701  * -- Greg Banks - 7Jul2000
 702  *
 703  * You "speedist"!  How will I use my 110bps ASR-33 teletype with paper
 704  * tape reader as a console!
 705  *
 706  * -- Mitch Davis - 15 Jul 2000
 707  */
 708
 709 #if (defined(CONFIG_CPU_SH7780)  || \
 710         defined(CONFIG_CPU_SH7785)  || \
 711         defined(CONFIG_CPU_SH7786)) && \
 712         !defined(CONFIG_SH_SH2007)
 713 #define SCBRR_VALUE(bps, clk) ((clk+16*bps)/(16*bps)-1)
 714 #elif defined(CONFIG_CPU_SH7705) || \
 715         defined(CONFIG_CPU_SH7720) || \
 716         defined(CONFIG_CPU_SH7721) || \
 717         defined(CONFIG_ARCH_SH7367) || \
 718         defined(CONFIG_ARCH_SH7377) || \
 719         defined(CONFIG_ARCH_SH7372) || \
 720         defined(CONFIG_SH73A0) || \
 721         defined(CONFIG_R8A7740)
 722 #define SCBRR_VALUE(bps, clk) (((clk*2)+16*bps)/(32*bps)-1)
 723 #elif defined(CONFIG_CPU_SH7723) ||\
 724         defined(CONFIG_CPU_SH7724)
 725 static inline int scbrr_calc(struct uart_port port, int bps, int clk)
 726 {
 727         if (port.type == PORT_SCIF)
 728                 return (clk+16*bps)/(32*bps)-1;
 729         else
 730                 return ((clk*2)+16*bps)/(16*bps)-1;
 731 }
 732 #define SCBRR_VALUE(bps, clk) scbrr_calc(sh_sci, bps, clk)
 733 #elif defined(__H8300H__) || defined(__H8300S__)
 734 #define SCBRR_VALUE(bps, clk) (((clk*1000/32)/bps)-1)
 735 #elif defined(CONFIG_R8A7790) || defined(CONFIG_R8A7791)
 736 #define SCBRR DL
 737 #define SCBRR_VALUE(bps, clk) (clk / bps / 16)
 738 #else /* Generic SH */
 739 #define SCBRR_VALUE(bps, clk) ((clk+16*bps)/(32*bps)-1)
 740 #endif