git.sur5r.net Git - u-boot/blob - include/asm-ppc/immap_83xx.h

   1 /*
   2  * (C) Copyright 2004-2007 Freescale Semiconductor, Inc.
   3  *
   4  * MPC83xx Internal Memory Map
   5  *
   6  * Contributors:
   7  *      Dave Liu <daveliu@freescale.com>
   8  *      Tanya Jiang <tanya.jiang@freescale.com>
   9  *      Mandy Lavi <mandy.lavi@freescale.com>
  10  *      Eran Liberty <liberty@freescale.com>
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  *
  27  */
  28 #ifndef __IMMAP_83xx__
  29 #define __IMMAP_83xx__
  30
  31 #include <asm/types.h>
  32 #include <asm/fsl_i2c.h>
  33
  34 /*
  35  * Local Access Window
  36  */
  37 typedef struct law83xx {
  38         u32 bar;                /* LBIU local access window base address register */
  39         u32 ar;                 /* LBIU local access window attribute register */
  40 } law83xx_t;
  41
  42 /*
  43  * System configuration registers
  44  */
  45 typedef struct sysconf83xx {
  46         u32 immrbar;            /* Internal memory map base address register */
  47         u8 res0[0x04];
  48         u32 altcbar;            /* Alternate configuration base address register */
  49         u8 res1[0x14];
  50         law83xx_t lblaw[4];     /* LBIU local access window */
  51         u8 res2[0x20];
  52         law83xx_t pcilaw[2];    /* PCI local access window */
  53         u8 res3[0x30];
  54         law83xx_t ddrlaw[2];    /* DDR local access window */
  55         u8 res4[0x50];
  56         u32 sgprl;              /* System General Purpose Register Low */
  57         u32 sgprh;              /* System General Purpose Register High */
  58         u32 spridr;             /* System Part and Revision ID Register */
  59         u8 res5[0x04];
  60         u32 spcr;               /* System Priority Configuration Register */
  61         u32 sicrl;              /* System I/O Configuration Register Low */
  62         u32 sicrh;              /* System I/O Configuration Register High */
  63         u8 res6[0x0C];
  64         u32 ddrcdr;             /* DDR Control Driver Register */
  65         u32 ddrdsr;             /* DDR Debug Status Register */
  66         u32 obir;               /* Output Buffer Impedance Register */
  67         u8 res7[0xCC];
  68 } sysconf83xx_t;
  69
  70 /*
  71  * Watch Dog Timer (WDT) Registers
  72  */
  73 typedef struct wdt83xx {
  74         u8 res0[4];
  75         u32 swcrr;              /* System watchdog control register */
  76         u32 swcnr;              /* System watchdog count register */
  77         u8 res1[2];
  78         u16 swsrr;              /* System watchdog service register */
  79         u8 res2[0xF0];
  80 } wdt83xx_t;
  81
  82 /*
  83  * RTC/PIT Module Registers
  84  */
  85 typedef struct rtclk83xx {
  86         u32 cnr;                /* control register */
  87         u32 ldr;                /* load register */
  88         u32 psr;                /* prescale register */
  89         u32 ctr;                /* counter value field register */
  90         u32 evr;                /* event register */
  91         u32 alr;                /* alarm register */
  92         u8 res0[0xE8];
  93 } rtclk83xx_t;
  94
  95 /*
  96  * Global timer module
  97  */
  98 typedef struct gtm83xx {
  99         u8 cfr1;                /* Timer1/2 Configuration */
 100         u8 res0[3];
 101         u8 cfr2;                /* Timer3/4 Configuration */
 102         u8 res1[10];
 103         u16 mdr1;               /* Timer1 Mode Register */
 104         u16 mdr2;               /* Timer2 Mode Register */
 105         u16 rfr1;               /* Timer1 Reference Register */
 106         u16 rfr2;               /* Timer2 Reference Register */
 107         u16 cpr1;               /* Timer1 Capture Register */
 108         u16 cpr2;               /* Timer2 Capture Register */
 109         u16 cnr1;               /* Timer1 Counter Register */
 110         u16 cnr2;               /* Timer2 Counter Register */
 111         u16 mdr3;               /* Timer3 Mode Register */
 112         u16 mdr4;               /* Timer4 Mode Register */
 113         u16 rfr3;               /* Timer3 Reference Register */
 114         u16 rfr4;               /* Timer4 Reference Register */
 115         u16 cpr3;               /* Timer3 Capture Register */
 116         u16 cpr4;               /* Timer4 Capture Register */
 117         u16 cnr3;               /* Timer3 Counter Register */
 118         u16 cnr4;               /* Timer4 Counter Register */
 119         u16 evr1;               /* Timer1 Event Register */
 120         u16 evr2;               /* Timer2 Event Register */
 121         u16 evr3;               /* Timer3 Event Register */
 122         u16 evr4;               /* Timer4 Event Register */
 123         u16 psr1;               /* Timer1 Prescaler Register */
 124         u16 psr2;               /* Timer2 Prescaler Register */
 125         u16 psr3;               /* Timer3 Prescaler Register */
 126         u16 psr4;               /* Timer4 Prescaler Register */
 127         u8 res[0xC0];
 128 } gtm83xx_t;
 129
 130 /*
 131  * Integrated Programmable Interrupt Controller
 132  */
 133 typedef struct ipic83xx {
 134         u32 sicfr;              /* System Global Interrupt Configuration Register */
 135         u32 sivcr;              /* System Global Interrupt Vector Register */
 136         u32 sipnr_h;            /* System Internal Interrupt Pending Register - High */
 137         u32 sipnr_l;            /* System Internal Interrupt Pending Register - Low */
 138         u32 siprr_a;            /* System Internal Interrupt Group A Priority Register */
 139         u8 res0[8];
 140         u32 siprr_d;            /* System Internal Interrupt Group D Priority Register */
 141         u32 simsr_h;            /* System Internal Interrupt Mask Register - High */
 142         u32 simsr_l;            /* System Internal Interrupt Mask Register - Low */
 143         u8 res1[4];
 144         u32 sepnr;              /* System External Interrupt Pending Register */
 145         u32 smprr_a;            /* System Mixed Interrupt Group A Priority Register */
 146         u32 smprr_b;            /* System Mixed Interrupt Group B Priority Register */
 147         u32 semsr;              /* System External Interrupt Mask Register */
 148         u32 secnr;              /* System External Interrupt Control Register */
 149         u32 sersr;              /* System Error Status Register */
 150         u32 sermr;              /* System Error Mask Register */
 151         u32 sercr;              /* System Error Control Register */
 152         u8 res2[4];
 153         u32 sifcr_h;            /* System Internal Interrupt Force Register - High */
 154         u32 sifcr_l;            /* System Internal Interrupt Force Register - Low */
 155         u32 sefcr;              /* System External Interrupt Force Register */
 156         u32 serfr;              /* System Error Force Register */
 157         u32 scvcr;              /* System Critical Interrupt Vector Register */
 158         u32 smvcr;              /* System Management Interrupt Vector Register */
 159         u8 res3[0x98];
 160 } ipic83xx_t;
 161
 162 /*
 163  * System Arbiter Registers
 164  */
 165 typedef struct arbiter83xx {
 166         u32 acr;                /* Arbiter Configuration Register */
 167         u32 atr;                /* Arbiter Timers Register */
 168         u8 res[4];
 169         u32 aer;                /* Arbiter Event Register */
 170         u32 aidr;               /* Arbiter Interrupt Definition Register */
 171         u32 amr;                /* Arbiter Mask Register */
 172         u32 aeatr;              /* Arbiter Event Attributes Register */
 173         u32 aeadr;              /* Arbiter Event Address Register */
 174         u32 aerr;               /* Arbiter Event Response Register */
 175         u8 res1[0xDC];
 176 } arbiter83xx_t;
 177
 178 /*
 179  * Reset Module
 180  */
 181 typedef struct reset83xx {
 182         u32 rcwl;               /* Reset Configuration Word Low Register */
 183         u32 rcwh;               /* Reset Configuration Word High Register */
 184         u8 res0[8];
 185         u32 rsr;                /* Reset Status Register */
 186         u32 rmr;                /* Reset Mode Register */
 187         u32 rpr;                /* Reset protection Register */
 188         u32 rcr;                /* Reset Control Register */
 189         u32 rcer;               /* Reset Control Enable Register */
 190         u8 res1[0xDC];
 191 } reset83xx_t;
 192
 193 /*
 194  * Clock Module
 195  */
 196 typedef struct clk83xx {
 197         u32 spmr;               /* system PLL mode Register */
 198         u32 occr;               /* output clock control Register */
 199         u32 sccr;               /* system clock control Register */
 200         u8 res0[0xF4];
 201 } clk83xx_t;
 202
 203 /*
 204  * Power Management Control Module
 205  */
 206 typedef struct pmc83xx {
 207         u32 pmccr;              /* PMC Configuration Register */
 208         u32 pmcer;              /* PMC Event Register */
 209         u32 pmcmr;              /* PMC Mask Register */
 210         u32 pmccr1;             /* PMC Configuration Register 1 */
 211         u32 pmccr2;             /* PMC Configuration Register 2 */
 212         u8 res0[0xEC];
 213 } pmc83xx_t;
 214
 215 /*
 216  * General purpose I/O module
 217  */
 218 typedef struct gpio83xx {
 219         u32 dir;                /* direction register */
 220         u32 odr;                /* open drain register */
 221         u32 dat;                /* data register */
 222         u32 ier;                /* interrupt event register */
 223         u32 imr;                /* interrupt mask register */
 224         u32 icr;                /* external interrupt control register */
 225         u8 res0[0xE8];
 226 } gpio83xx_t;
 227
 228 /*
 229  * QE Ports Interrupts Registers
 230  */
 231 typedef struct qepi83xx {
 232         u8 res0[0xC];
 233         u32 qepier;             /* QE Ports Interrupt Event Register */
 234         u32 qepimr;             /* QE Ports Interrupt Mask Register */
 235         u32 qepicr;             /* QE Ports Interrupt Control Register */
 236         u8 res1[0xE8];
 237 } qepi83xx_t;
 238
 239 /*
 240  * QE Parallel I/O Ports
 241  */
 242 typedef struct gpio_n {
 243         u32 podr;               /* Open Drain Register */
 244         u32 pdat;               /* Data Register */
 245         u32 dir1;               /* direction register 1 */
 246         u32 dir2;               /* direction register 2 */
 247         u32 ppar1;              /* Pin Assignment Register 1 */
 248         u32 ppar2;              /* Pin Assignment Register 2 */
 249 } gpio_n_t;
 250
 251 typedef struct qegpio83xx {
 252         gpio_n_t ioport[0x7];
 253         u8 res0[0x358];
 254 } qepio83xx_t;
 255
 256 /*
 257  * QE Secondary Bus Access Windows
 258  */
 259 typedef struct qesba83xx {
 260         u32 lbmcsar;            /* Local bus memory controller start address */
 261         u32 sdmcsar;            /* Secondary DDR memory controller start address */
 262         u8 res0[0x38];
 263         u32 lbmcear;            /* Local bus memory controller end address */
 264         u32 sdmcear;            /* Secondary DDR memory controller end address */
 265         u8 res1[0x38];
 266         u32 lbmcar;             /* Local bus memory controller attributes */
 267         u32 sdmcar;             /* Secondary DDR memory controller attributes */
 268         u8 res2[0x378];
 269 } qesba83xx_t;
 270
 271 /*
 272  * DDR Memory Controller Memory Map
 273  */
 274 typedef struct ddr_cs_bnds {
 275         u32 csbnds;
 276         u8 res0[4];
 277 } ddr_cs_bnds_t;
 278
 279 typedef struct ddr83xx {
 280         ddr_cs_bnds_t csbnds[4];/* Chip Select x Memory Bounds */
 281         u8 res0[0x60];
 282         u32 cs_config[4];       /* Chip Select x Configuration */
 283         u8 res1[0x70];
 284         u32 timing_cfg_3;       /* SDRAM Timing Configuration 3 */
 285         u32 timing_cfg_0;       /* SDRAM Timing Configuration 0 */
 286         u32 timing_cfg_1;       /* SDRAM Timing Configuration 1 */
 287         u32 timing_cfg_2;       /* SDRAM Timing Configuration 2 */
 288         u32 sdram_cfg;          /* SDRAM Control Configuration */
 289         u32 sdram_cfg2;         /* SDRAM Control Configuration 2 */
 290         u32 sdram_mode;         /* SDRAM Mode Configuration */
 291         u32 sdram_mode2;        /* SDRAM Mode Configuration 2 */
 292         u32 sdram_md_cntl;      /* SDRAM Mode Control */
 293         u32 sdram_interval;     /* SDRAM Interval Configuration */
 294         u32 ddr_data_init;      /* SDRAM Data Initialization */
 295         u8 res2[4];
 296         u32 sdram_clk_cntl;     /* SDRAM Clock Control */
 297         u8 res3[0x14];
 298         u32 ddr_init_addr;      /* DDR training initialization address */
 299         u32 ddr_init_ext_addr;  /* DDR training initialization extended address */
 300         u8 res4[0xAA8];
 301         u32 ddr_ip_rev1;        /* DDR IP block revision 1 */
 302         u32 ddr_ip_rev2;        /* DDR IP block revision 2 */
 303         u8 res5[0x200];
 304         u32 data_err_inject_hi; /* Memory Data Path Error Injection Mask High */
 305         u32 data_err_inject_lo; /* Memory Data Path Error Injection Mask Low */
 306         u32 ecc_err_inject;     /* Memory Data Path Error Injection Mask ECC */
 307         u8 res6[0x14];
 308         u32 capture_data_hi;    /* Memory Data Path Read Capture High */
 309         u32 capture_data_lo;    /* Memory Data Path Read Capture Low */
 310         u32 capture_ecc;        /* Memory Data Path Read Capture ECC */
 311         u8 res7[0x14];
 312         u32 err_detect;         /* Memory Error Detect */
 313         u32 err_disable;        /* Memory Error Disable */
 314         u32 err_int_en;         /* Memory Error Interrupt Enable */
 315         u32 capture_attributes; /* Memory Error Attributes Capture */
 316         u32 capture_address;    /* Memory Error Address Capture */
 317         u32 capture_ext_address;/* Memory Error Extended Address Capture */
 318         u32 err_sbe;            /* Memory Single-Bit ECC Error Management */
 319         u8 res8[0xA4];
 320         u32 debug_reg;
 321         u8 res9[0xFC];
 322 } ddr83xx_t;
 323
 324 /*
 325  * DUART
 326  */
 327 typedef struct duart83xx {
 328         u8 urbr_ulcr_udlb;      /* combined register for URBR, UTHR and UDLB */
 329         u8 uier_udmb;           /* combined register for UIER and UDMB */
 330         u8 uiir_ufcr_uafr;      /* combined register for UIIR, UFCR and UAFR */
 331         u8 ulcr;                /* line control register */
 332         u8 umcr;                /* MODEM control register */
 333         u8 ulsr;                /* line status register */
 334         u8 umsr;                /* MODEM status register */
 335         u8 uscr;                /* scratch register */
 336         u8 res0[8];
 337         u8 udsr;                /* DMA status register */
 338         u8 res1[3];
 339         u8 res2[0xEC];
 340 } duart83xx_t;
 341
 342 /*
 343  * Local Bus Controller Registers
 344  */
 345 typedef struct lbus_bank {
 346         u32 br;                 /* Base Register */
 347         u32 or;                 /* Option Register */
 348 } lbus_bank_t;
 349
 350 typedef struct lbus83xx {
 351         lbus_bank_t bank[8];
 352         u8 res0[0x28];
 353         u32 mar;                /* UPM Address Register */
 354         u8 res1[0x4];
 355         u32 mamr;               /* UPMA Mode Register */
 356         u32 mbmr;               /* UPMB Mode Register */
 357         u32 mcmr;               /* UPMC Mode Register */
 358         u8 res2[0x8];
 359         u32 mrtpr;              /* Memory Refresh Timer Prescaler Register */
 360         u32 mdr;                /* UPM Data Register */
 361         u8 res3[0x4];
 362         u32 lsor;               /* Special Operation Initiation Register */
 363         u32 lsdmr;              /* SDRAM Mode Register */
 364         u8 res4[0x8];
 365         u32 lurt;               /* UPM Refresh Timer */
 366         u32 lsrt;               /* SDRAM Refresh Timer */
 367         u8 res5[0x8];
 368         u32 ltesr;              /* Transfer Error Status Register */
 369         u32 ltedr;              /* Transfer Error Disable Register */
 370         u32 lteir;              /* Transfer Error Interrupt Register */
 371         u32 lteatr;             /* Transfer Error Attributes Register */
 372         u32 ltear;              /* Transfer Error Address Register */
 373         u8 res6[0xC];
 374         u32 lbcr;               /* Configuration Register */
 375         u32 lcrr;               /* Clock Ratio Register */
 376         u8 res7[0x8];
 377         u32 fmr;                /* Flash Mode Register */
 378         u32 fir;                /* Flash Instruction Register */
 379         u32 fcr;                /* Flash Command Register */
 380         u32 fbar;               /* Flash Block Addr Register */
 381         u32 fpar;               /* Flash Page Addr Register */
 382         u32 fbcr;               /* Flash Byte Count Register */
 383         u8 res8[0xF08];
 384 } lbus83xx_t;
 385
 386 /*
 387  * Serial Peripheral Interface
 388  */
 389 typedef struct spi83xx {
 390         u32 mode;               /* mode register */
 391         u32 event;              /* event register */
 392         u32 mask;               /* mask register */
 393         u32 com;                /* command register */
 394         u8 res0[0x10];
 395         u32 tx;                 /* transmit register */
 396         u32 rx;                 /* receive register */
 397         u8 res1[0xFD8];
 398 } spi83xx_t;
 399
 400 /*
 401  * DMA/Messaging Unit
 402  */
 403 typedef struct dma83xx {
 404         u32 res0[0xC];          /* 0x0-0x29 reseverd */
 405         u32 omisr;              /* 0x30 Outbound message interrupt status register */
 406         u32 omimr;              /* 0x34 Outbound message interrupt mask register */
 407         u32 res1[0x6];          /* 0x38-0x49 reserved */
 408         u32 imr0;               /* 0x50 Inbound message register 0 */
 409         u32 imr1;               /* 0x54 Inbound message register 1 */
 410         u32 omr0;               /* 0x58 Outbound message register 0 */
 411         u32 omr1;               /* 0x5C Outbound message register 1 */
 412         u32 odr;                /* 0x60 Outbound doorbell register */
 413         u32 res2;               /* 0x64-0x67 reserved */
 414         u32 idr;                /* 0x68 Inbound doorbell register */
 415         u32 res3[0x5];          /* 0x6C-0x79 reserved */
 416         u32 imisr;              /* 0x80 Inbound message interrupt status register */
 417         u32 imimr;              /* 0x84 Inbound message interrupt mask register */
 418         u32 res4[0x1E];         /* 0x88-0x99 reserved */
 419         u32 dmamr0;             /* 0x100 DMA 0 mode register */
 420         u32 dmasr0;             /* 0x104 DMA 0 status register */
 421         u32 dmacdar0;           /* 0x108 DMA 0 current descriptor address register */
 422         u32 res5;               /* 0x10C reserved */
 423         u32 dmasar0;            /* 0x110 DMA 0 source address register */
 424         u32 res6;               /* 0x114 reserved */
 425         u32 dmadar0;            /* 0x118 DMA 0 destination address register */
 426         u32 res7;               /* 0x11C reserved */
 427         u32 dmabcr0;            /* 0x120 DMA 0 byte count register */
 428         u32 dmandar0;           /* 0x124 DMA 0 next descriptor address register */
 429         u32 res8[0x16];         /* 0x128-0x179 reserved */
 430         u32 dmamr1;             /* 0x180 DMA 1 mode register */
 431         u32 dmasr1;             /* 0x184 DMA 1 status register */
 432         u32 dmacdar1;           /* 0x188 DMA 1 current descriptor address register */
 433         u32 res9;               /* 0x18C reserved */
 434         u32 dmasar1;            /* 0x190 DMA 1 source address register */
 435         u32 res10;              /* 0x194 reserved */
 436         u32 dmadar1;            /* 0x198 DMA 1 destination address register */
 437         u32 res11;              /* 0x19C reserved */
 438         u32 dmabcr1;            /* 0x1A0 DMA 1 byte count register */
 439         u32 dmandar1;           /* 0x1A4 DMA 1 next descriptor address register */
 440         u32 res12[0x16];        /* 0x1A8-0x199 reserved */
 441         u32 dmamr2;             /* 0x200 DMA 2 mode register */
 442         u32 dmasr2;             /* 0x204 DMA 2 status register */
 443         u32 dmacdar2;           /* 0x208 DMA 2 current descriptor address register */
 444         u32 res13;              /* 0x20C reserved */
 445         u32 dmasar2;            /* 0x210 DMA 2 source address register */
 446         u32 res14;              /* 0x214 reserved */
 447         u32 dmadar2;            /* 0x218 DMA 2 destination address register */
 448         u32 res15;              /* 0x21C reserved */
 449         u32 dmabcr2;            /* 0x220 DMA 2 byte count register */
 450         u32 dmandar2;           /* 0x224 DMA 2 next descriptor address register */
 451         u32 res16[0x16];        /* 0x228-0x279 reserved */
 452         u32 dmamr3;             /* 0x280 DMA 3 mode register */
 453         u32 dmasr3;             /* 0x284 DMA 3 status register */
 454         u32 dmacdar3;           /* 0x288 DMA 3 current descriptor address register */
 455         u32 res17;              /* 0x28C reserved */
 456         u32 dmasar3;            /* 0x290 DMA 3 source address register */
 457         u32 res18;              /* 0x294 reserved */
 458         u32 dmadar3;            /* 0x298 DMA 3 destination address register */
 459         u32 res19;              /* 0x29C reserved */
 460         u32 dmabcr3;            /* 0x2A0 DMA 3 byte count register */
 461         u32 dmandar3;           /* 0x2A4 DMA 3 next descriptor address register */
 462         u32 dmagsr;             /* 0x2A8 DMA general status register */
 463         u32 res20[0x15];        /* 0x2AC-0x2FF reserved */
 464 } dma83xx_t;
 465
 466 /*
 467  * PCI Software Configuration Registers
 468  */
 469 typedef struct pciconf83xx {
 470         u32 config_address;
 471         u32 config_data;
 472         u32 int_ack;
 473         u8 res[116];
 474 } pciconf83xx_t;
 475
 476 /*
 477  * PCI Outbound Translation Register
 478  */
 479 typedef struct pci_outbound_window {
 480         u32 potar;
 481         u8 res0[4];
 482         u32 pobar;
 483         u8 res1[4];
 484         u32 pocmr;
 485         u8 res2[4];
 486 } pot83xx_t;
 487
 488 /*
 489  * Sequencer
 490  */
 491 typedef struct ios83xx {
 492         pot83xx_t pot[6];
 493         u8 res0[0x60];
 494         u32 pmcr;
 495         u8 res1[4];
 496         u32 dtcr;
 497         u8 res2[4];
 498 } ios83xx_t;
 499
 500 /*
 501  * PCI Controller Control and Status Registers
 502  */
 503 typedef struct pcictrl83xx {
 504         u32 esr;
 505         u32 ecdr;
 506         u32 eer;
 507         u32 eatcr;
 508         u32 eacr;
 509         u32 eeacr;
 510         u32 edlcr;
 511         u32 edhcr;
 512         u32 gcr;
 513         u32 ecr;
 514         u32 gsr;
 515         u8 res0[12];
 516         u32 pitar2;
 517         u8 res1[4];
 518         u32 pibar2;
 519         u32 piebar2;
 520         u32 piwar2;
 521         u8 res2[4];
 522         u32 pitar1;
 523         u8 res3[4];
 524         u32 pibar1;
 525         u32 piebar1;
 526         u32 piwar1;
 527         u8 res4[4];
 528         u32 pitar0;
 529         u8 res5[4];
 530         u32 pibar0;
 531         u8 res6[4];
 532         u32 piwar0;
 533         u8 res7[132];
 534 } pcictrl83xx_t;
 535
 536 /*
 537  * USB
 538  */
 539 typedef struct usb83xx {
 540         u8 fixme[0x1000];
 541 } usb83xx_t;
 542
 543 /*
 544  * TSEC
 545  */
 546 typedef struct tsec83xx {
 547         u8 fixme[0x1000];
 548 } tsec83xx_t;
 549
 550 /*
 551  * Security
 552  */
 553 typedef struct security83xx {
 554         u8 fixme[0x10000];
 555 } security83xx_t;
 556
 557 /*
 558  *  PCI Express
 559  */
 560 typedef struct pex83xx {
 561         u8 fixme[0x1000];
 562 } pex83xx_t;
 563
 564 /*
 565  * SATA
 566  */
 567 typedef struct sata83xx {
 568         u8 fixme[0x1000];
 569 } sata83xx_t;
 570
 571 /*
 572  * eSDHC
 573  */
 574 typedef struct sdhc83xx {
 575         u8 fixme[0x1000];
 576 } sdhc83xx_t;
 577
 578 /*
 579  * SerDes
 580  */
 581 typedef struct serdes83xx {
 582         u8 fixme[0x100];
 583 } serdes83xx_t;
 584
 585 /*
 586  * On Chip ROM
 587  */
 588 typedef struct rom83xx {
 589         u8 mem[0x10000];
 590 } rom83xx_t;
 591
 592 #if defined(CONFIG_MPC834X)
 593 typedef struct immap {
 594         sysconf83xx_t           sysconf;        /* System configuration */
 595         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 596         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 597         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 598         gtm83xx_t               gtm[2];         /* Global Timers Module */
 599         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 600         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 601         reset83xx_t             reset;          /* Reset Module */
 602         clk83xx_t               clk;            /* System Clock Module */
 603         pmc83xx_t               pmc;            /* Power Management Control Module */
 604         gpio83xx_t              gpio[2];        /* General purpose I/O module */
 605         u8                      res0[0x200];
 606         u8                      dll_ddr[0x100];
 607         u8                      dll_lbc[0x100];
 608         u8                      res1[0xE00];
 609         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 610         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 611         u8                      res2[0x1300];
 612         duart83xx_t             duart[2];       /* DUART */
 613         u8                      res3[0x900];
 614         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 615         u8                      res4[0x1000];
 616         spi83xx_t               spi;            /* Serial Peripheral Interface */
 617         dma83xx_t               dma;            /* DMA */
 618         pciconf83xx_t           pci_conf[2];    /* PCI Software Configuration Registers */
 619         ios83xx_t               ios;            /* Sequencer */
 620         pcictrl83xx_t           pci_ctrl[2];    /* PCI Controller Control and Status Registers */
 621         u8                      res5[0x19900];
 622         usb83xx_t               usb[2];
 623         tsec83xx_t              tsec[2];
 624         u8                      res6[0xA000];
 625         security83xx_t          security;
 626         u8                      res7[0xC0000];
 627 } immap_t;
 628
 629 #elif defined(CONFIG_MPC831X)
 630 typedef struct immap {
 631         sysconf83xx_t           sysconf;        /* System configuration */
 632         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 633         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 634         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 635         gtm83xx_t               gtm[2];         /* Global Timers Module */
 636         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 637         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 638         reset83xx_t             reset;          /* Reset Module */
 639         clk83xx_t               clk;            /* System Clock Module */
 640         pmc83xx_t               pmc;            /* Power Management Control Module */
 641         gpio83xx_t              gpio[1];        /* General purpose I/O module */
 642         u8                      res0[0x1300];
 643         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 644         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 645         u8                      res1[0x1300];
 646         duart83xx_t             duart[2];       /* DUART */
 647         u8                      res2[0x900];
 648         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 649         u8                      res3[0x1000];
 650         spi83xx_t               spi;            /* Serial Peripheral Interface */
 651         dma83xx_t               dma;            /* DMA */
 652         pciconf83xx_t           pci_conf[1];    /* PCI Software Configuration Registers */
 653         u8                      res4[0x80];
 654         ios83xx_t               ios;            /* Sequencer */
 655         pcictrl83xx_t           pci_ctrl[1];    /* PCI Controller Control and Status Registers */
 656         u8                      res5[0x1aa00];
 657         usb83xx_t               usb[1];
 658         tsec83xx_t              tsec[2];
 659         u8                      res6[0xA000];
 660         security83xx_t          security;
 661         u8                      res7[0xC0000];
 662 } immap_t;
 663
 664 #elif defined(CONFIG_MPC837X)
 665 typedef struct immap {
 666         sysconf83xx_t           sysconf;        /* System configuration */
 667         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 668         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 669         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 670         gtm83xx_t               gtm[2];         /* Global Timers Module */
 671         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 672         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 673         reset83xx_t             reset;          /* Reset Module */
 674         clk83xx_t               clk;            /* System Clock Module */
 675         pmc83xx_t               pmc;            /* Power Management Control Module */
 676         gpio83xx_t              gpio[2];        /* General purpose I/O module */
 677         u8                      res0[0x1200];
 678         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 679         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 680         u8                      res1[0x1300];
 681         duart83xx_t             duart[2];       /* DUART */
 682         u8                      res2[0x900];
 683         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 684         u8                      res3[0x1000];
 685         spi83xx_t               spi;            /* Serial Peripheral Interface */
 686         dma83xx_t               dma;            /* DMA */
 687         pciconf83xx_t           pci_conf[1];    /* PCI Software Configuration Registers */
 688         u8                      res4[0x80];
 689         ios83xx_t               ios;            /* Sequencer */
 690         pcictrl83xx_t           pci_ctrl[1];    /* PCI Controller Control and Status Registers */
 691         u8                      res5[0xa00];
 692         pex83xx_t               pciexp[2];      /* PCI Express Controller */
 693         u8                      res6[0xd000];
 694         sata83xx_t              sata[4];        /* SATA Controller */
 695         u8                      res7[0x7000];
 696         usb83xx_t               usb[1];         /* USB DR Controller */
 697         tsec83xx_t              tsec[2];
 698         u8                      res8[0x8000];
 699         sdhc83xx_t              sdhc;           /* SDHC Controller */
 700         u8                      res9[0x1000];
 701         security83xx_t          security;
 702         u8                      res10[0xA3000];
 703         serdes83xx_t            serdes[2];      /* SerDes Registers */
 704         u8                      res11[0xCE00];
 705         rom83xx_t               rom;            /* On Chip ROM */
 706 } immap_t;
 707
 708 #elif defined(CONFIG_MPC8360)
 709 typedef struct immap {
 710         sysconf83xx_t           sysconf;        /* System configuration */
 711         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 712         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 713         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 714         u8                      res0[0x200];
 715         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 716         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 717         reset83xx_t             reset;          /* Reset Module */
 718         clk83xx_t               clk;            /* System Clock Module */
 719         pmc83xx_t               pmc;            /* Power Management Control Module */
 720         qepi83xx_t              qepi;           /* QE Ports Interrupts Registers */
 721         u8                      res1[0x300];
 722         u8                      dll_ddr[0x100];
 723         u8                      dll_lbc[0x100];
 724         u8                      res2[0x200];
 725         qepio83xx_t             qepio;          /* QE Parallel I/O ports */
 726         qesba83xx_t             qesba;          /* QE Secondary Bus Access Windows */
 727         u8                      res3[0x400];
 728         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 729         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 730         u8                      res4[0x1300];
 731         duart83xx_t             duart[2];       /* DUART */
 732         u8                      res5[0x900];
 733         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 734         u8                      res6[0x2000];
 735         dma83xx_t               dma;            /* DMA */
 736         pciconf83xx_t           pci_conf[1];    /* PCI Software Configuration Registers */
 737         u8                      res7[128];
 738         ios83xx_t               ios;            /* Sequencer (IOS) */
 739         pcictrl83xx_t           pci_ctrl[1];    /* PCI Controller Control and Status Registers */
 740         u8                      res8[0x4A00];
 741         ddr83xx_t               ddr_secondary;  /* Secondary DDR Memory Controller Memory Map */
 742         u8                      res9[0x22000];
 743         security83xx_t          security;
 744         u8                      res10[0xC0000];
 745         u8                      qe[0x100000];   /* QE block */
 746 } immap_t;
 747
 748 #elif defined(CONFIG_MPC832X)
 749 typedef struct immap {
 750         sysconf83xx_t           sysconf;        /* System configuration */
 751         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 752         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 753         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 754         gtm83xx_t               gtm[2];         /* Global Timers Module */
 755         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 756         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 757         reset83xx_t             reset;          /* Reset Module */
 758         clk83xx_t               clk;            /* System Clock Module */
 759         pmc83xx_t               pmc;            /* Power Management Control Module */
 760         qepi83xx_t              qepi;           /* QE Ports Interrupts Registers */
 761         u8                      res0[0x300];
 762         u8                      dll_ddr[0x100];
 763         u8                      dll_lbc[0x100];
 764         u8                      res1[0x200];
 765         qepio83xx_t             qepio;          /* QE Parallel I/O ports */
 766         u8                      res2[0x800];
 767         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 768         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 769         u8                      res3[0x1300];
 770         duart83xx_t             duart[2];       /* DUART */
 771         u8                      res4[0x900];
 772         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 773         u8                      res5[0x2000];
 774         dma83xx_t               dma;            /* DMA */
 775         pciconf83xx_t           pci_conf[1];    /* PCI Software Configuration Registers */
 776         u8                      res6[128];
 777         ios83xx_t               ios;            /* Sequencer (IOS) */
 778         pcictrl83xx_t           pci_ctrl[1];    /* PCI Controller Control and Status Registers */
 779         u8                      res7[0x27A00];
 780         security83xx_t          security;
 781         u8                      res8[0xC0000];
 782         u8                      qe[0x100000];   /* QE block */
 783 } immap_t;
 784 #endif
 785
 786 #endif                          /* __IMMAP_83xx__ */