git.sur5r.net Git - u-boot/blob - include/asm-ppc/ppc4xx-sdram.h

   1 /*
   2  * (C) Copyright 2008
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #ifndef _PPC4xx_SDRAM_H_
  25 #define _PPC4xx_SDRAM_H_
  26
  27 #if defined(CONFIG_SDRAM_PPC4xx_IBM_SDRAM)
  28
  29 /*
  30  * SDRAM Controller
  31  */
  32 /*
  33  * XXX - ToDo: Revisit file to change all these lower case defines into
  34  * upper case. Also needs to be done in the controller setup code too
  35  * of course. sr, 2008-06-02
  36  */
  37 #ifndef CONFIG_405EP
  38 #define mem_besra       0x00    /* bus error syndrome reg a             */
  39 #define mem_besrsa      0x04    /* bus error syndrome reg set a         */
  40 #define mem_besrb       0x08    /* bus error syndrome reg b             */
  41 #define mem_besrsb      0x0c    /* bus error syndrome reg set b         */
  42 #define mem_bear        0x10    /* bus error address reg                */
  43 #endif
  44 #define mem_mcopt1      0x20    /* memory controller options 1          */
  45 #define mem_status      0x24    /* memory status                        */
  46 #define mem_rtr         0x30    /* refresh timer reg                    */
  47 #define mem_pmit        0x34    /* power management idle timer          */
  48 #define mem_mb0cf       0x40    /* memory bank 0 configuration          */
  49 #define mem_mb1cf       0x44    /* memory bank 1 configuration          */
  50 #ifndef CONFIG_405EP
  51 #define mem_mb2cf       0x48    /* memory bank 2 configuration          */
  52 #define mem_mb3cf       0x4c    /* memory bank 3 configuration          */
  53 #endif
  54 #define mem_sdtr1       0x80    /* timing reg 1                         */
  55 #ifndef CONFIG_405EP
  56 #define mem_ecccf       0x94    /* ECC configuration                    */
  57 #define mem_eccerr      0x98    /* ECC error status                     */
  58 #endif
  59
  60 #endif /* CONFIG_SDRAM_PPC4xx_IBM_SDRAM */
  61
  62 #if defined(CONFIG_SDRAM_PPC4xx_IBM_DDR)
  63
  64 /*
  65  * Memory controller registers
  66  */
  67 #define SDRAM_CFG0      0x20    /* memory controller options 0          */
  68 #define SDRAM_CFG1      0x21    /* memory controller options 1          */
  69
  70 /*
  71  * XXX - ToDo: Revisit file to change all these lower case defines into
  72  * upper case. Also needs to be done in the controller setup code too
  73  * of course. sr, 2008-06-02
  74  */
  75 #define mem_besr0_clr   0x0000  /* bus error status reg 0 (clr)         */
  76 #define mem_besr0_set   0x0004  /* bus error status reg 0 (set)         */
  77 #define mem_besr1_clr   0x0008  /* bus error status reg 1 (clr)         */
  78 #define mem_besr1_set   0x000c  /* bus error status reg 1 (set)         */
  79 #define mem_bear        0x0010  /* bus error address reg                */
  80 #define mem_mirq_clr    0x0011  /* bus master interrupt (clr)           */
  81 #define mem_mirq_set    0x0012  /* bus master interrupt (set)           */
  82 #define mem_slio        0x0018  /* ddr sdram slave interface options    */
  83 #define mem_cfg0        0x0020  /* ddr sdram options 0                  */
  84 #define mem_cfg1        0x0021  /* ddr sdram options 1                  */
  85 #define mem_devopt      0x0022  /* ddr sdram device options             */
  86 #define mem_mcsts       0x0024  /* memory controller status             */
  87 #define mem_rtr         0x0030  /* refresh timer register               */
  88 #define mem_pmit        0x0034  /* power management idle timer          */
  89 #define mem_uabba       0x0038  /* plb UABus base address               */
  90 #define mem_b0cr        0x0040  /* ddr sdram bank 0 configuration       */
  91 #define mem_b1cr        0x0044  /* ddr sdram bank 1 configuration       */
  92 #define mem_b2cr        0x0048  /* ddr sdram bank 2 configuration       */
  93 #define mem_b3cr        0x004c  /* ddr sdram bank 3 configuration       */
  94 #define mem_tr0         0x0080  /* sdram timing register 0              */
  95 #define mem_tr1         0x0081  /* sdram timing register 1              */
  96 #define mem_clktr       0x0082  /* ddr clock timing register            */
  97 #define mem_wddctr      0x0083  /* write data/dm/dqs clock timing reg   */
  98 #define mem_dlycal      0x0084  /* delay line calibration register      */
  99 #define mem_eccesr      0x0098  /* ECC error status                     */
 100
 101 /*
 102  * Memory Controller Options 0
 103  */
 104 #define SDRAM_CFG0_DCEN         0x80000000      /* SDRAM Controller Enable      */
 105 #define SDRAM_CFG0_MCHK_MASK    0x30000000      /* Memory data errchecking mask */
 106 #define SDRAM_CFG0_MCHK_NON     0x00000000      /* No ECC generation            */
 107 #define SDRAM_CFG0_MCHK_GEN     0x20000000      /* ECC generation               */
 108 #define SDRAM_CFG0_MCHK_CHK     0x30000000      /* ECC generation and checking  */
 109 #define SDRAM_CFG0_RDEN         0x08000000      /* Registered DIMM enable       */
 110 #define SDRAM_CFG0_PMUD         0x04000000      /* Page management unit         */
 111 #define SDRAM_CFG0_DMWD_MASK    0x02000000      /* DRAM width mask              */
 112 #define SDRAM_CFG0_DMWD_32      0x00000000      /* 32 bits                      */
 113 #define SDRAM_CFG0_DMWD_64      0x02000000      /* 64 bits                      */
 114 #define SDRAM_CFG0_UIOS_MASK    0x00C00000      /* Unused IO State              */
 115 #define SDRAM_CFG0_PDP          0x00200000      /* Page deallocation policy     */
 116
 117 /*
 118  * Memory Controller Options 1
 119  */
 120 #define SDRAM_CFG1_SRE          0x80000000      /* Self-Refresh Entry           */
 121 #define SDRAM_CFG1_PMEN         0x40000000      /* Power Management Enable      */
 122
 123 /*
 124  * SDRAM DEVPOT Options
 125  */
 126 #define SDRAM_DEVOPT_DLL        0x80000000
 127 #define SDRAM_DEVOPT_DS         0x40000000
 128
 129 /*
 130  * SDRAM MCSTS Options
 131  */
 132 #define SDRAM_MCSTS_MRSC        0x80000000
 133 #define SDRAM_MCSTS_SRMS        0x40000000
 134 #define SDRAM_MCSTS_CIS         0x20000000
 135
 136 /*
 137  * SDRAM Refresh Timer Register
 138  */
 139 #define SDRAM_RTR_RINT_MASK       0xFFFF0000
 140 #define SDRAM_RTR_RINT_ENCODE(n)  (((n) << 16) & SDRAM_RTR_RINT_MASK)
 141
 142 /*
 143  * SDRAM UABus Base Address Reg
 144  */
 145 #define SDRAM_UABBA_UBBA_MASK   0x0000000F
 146
 147 /*
 148  * Memory Bank 0-7 configuration
 149  */
 150 #define SDRAM_BXCR_SDBA_MASK    0xff800000        /* Base address             */
 151 #define SDRAM_BXCR_SDSZ_MASK    0x000e0000        /* Size                     */
 152 #define SDRAM_BXCR_SDSZ_8       0x00020000        /*   8M                     */
 153 #define SDRAM_BXCR_SDSZ_16      0x00040000        /*  16M                     */
 154 #define SDRAM_BXCR_SDSZ_32      0x00060000        /*  32M                     */
 155 #define SDRAM_BXCR_SDSZ_64      0x00080000        /*  64M                     */
 156 #define SDRAM_BXCR_SDSZ_128     0x000a0000        /* 128M                     */
 157 #define SDRAM_BXCR_SDSZ_256     0x000c0000        /* 256M                     */
 158 #define SDRAM_BXCR_SDSZ_512     0x000e0000        /* 512M                     */
 159 #define SDRAM_BXCR_SDAM_MASK    0x0000e000        /* Addressing mode          */
 160 #define SDRAM_BXCR_SDAM_1       0x00000000        /*   Mode 1                 */
 161 #define SDRAM_BXCR_SDAM_2       0x00002000        /*   Mode 2                 */
 162 #define SDRAM_BXCR_SDAM_3       0x00004000        /*   Mode 3                 */
 163 #define SDRAM_BXCR_SDAM_4       0x00006000        /*   Mode 4                 */
 164 #define SDRAM_BXCR_SDBE         0x00000001        /* Memory Bank Enable       */
 165
 166 /*
 167  * SDRAM TR0 Options
 168  */
 169 #define SDRAM_TR0_SDWR_MASK     0x80000000
 170 #define  SDRAM_TR0_SDWR_2_CLK   0x00000000
 171 #define  SDRAM_TR0_SDWR_3_CLK   0x80000000
 172 #define SDRAM_TR0_SDWD_MASK     0x40000000
 173 #define  SDRAM_TR0_SDWD_0_CLK   0x00000000
 174 #define  SDRAM_TR0_SDWD_1_CLK   0x40000000
 175 #define SDRAM_TR0_SDCL_MASK     0x01800000
 176 #define  SDRAM_TR0_SDCL_2_0_CLK 0x00800000
 177 #define  SDRAM_TR0_SDCL_2_5_CLK 0x01000000
 178 #define  SDRAM_TR0_SDCL_3_0_CLK 0x01800000
 179 #define SDRAM_TR0_SDPA_MASK     0x000C0000
 180 #define  SDRAM_TR0_SDPA_2_CLK   0x00040000
 181 #define  SDRAM_TR0_SDPA_3_CLK   0x00080000
 182 #define  SDRAM_TR0_SDPA_4_CLK   0x000C0000
 183 #define SDRAM_TR0_SDCP_MASK     0x00030000
 184 #define  SDRAM_TR0_SDCP_2_CLK   0x00000000
 185 #define  SDRAM_TR0_SDCP_3_CLK   0x00010000
 186 #define  SDRAM_TR0_SDCP_4_CLK   0x00020000
 187 #define  SDRAM_TR0_SDCP_5_CLK   0x00030000
 188 #define SDRAM_TR0_SDLD_MASK     0x0000C000
 189 #define  SDRAM_TR0_SDLD_1_CLK   0x00000000
 190 #define  SDRAM_TR0_SDLD_2_CLK   0x00004000
 191 #define SDRAM_TR0_SDRA_MASK     0x0000001C
 192 #define  SDRAM_TR0_SDRA_6_CLK   0x00000000
 193 #define  SDRAM_TR0_SDRA_7_CLK   0x00000004
 194 #define  SDRAM_TR0_SDRA_8_CLK   0x00000008
 195 #define  SDRAM_TR0_SDRA_9_CLK   0x0000000C
 196 #define  SDRAM_TR0_SDRA_10_CLK  0x00000010
 197 #define  SDRAM_TR0_SDRA_11_CLK  0x00000014
 198 #define  SDRAM_TR0_SDRA_12_CLK  0x00000018
 199 #define  SDRAM_TR0_SDRA_13_CLK  0x0000001C
 200 #define SDRAM_TR0_SDRD_MASK     0x00000003
 201 #define  SDRAM_TR0_SDRD_2_CLK   0x00000001
 202 #define  SDRAM_TR0_SDRD_3_CLK   0x00000002
 203 #define  SDRAM_TR0_SDRD_4_CLK   0x00000003
 204
 205 /*
 206  * SDRAM TR1 Options
 207  */
 208 #define SDRAM_TR1_RDSS_MASK     0xC0000000
 209 #define  SDRAM_TR1_RDSS_TR0     0x00000000
 210 #define  SDRAM_TR1_RDSS_TR1     0x40000000
 211 #define  SDRAM_TR1_RDSS_TR2     0x80000000
 212 #define  SDRAM_TR1_RDSS_TR3     0xC0000000
 213 #define SDRAM_TR1_RDSL_MASK     0x00C00000
 214 #define  SDRAM_TR1_RDSL_STAGE1  0x00000000
 215 #define  SDRAM_TR1_RDSL_STAGE2  0x00400000
 216 #define  SDRAM_TR1_RDSL_STAGE3  0x00800000
 217 #define SDRAM_TR1_RDCD_MASK     0x00000800
 218 #define  SDRAM_TR1_RDCD_RCD_0_0 0x00000000
 219 #define  SDRAM_TR1_RDCD_RCD_1_2 0x00000800
 220 #define SDRAM_TR1_RDCT_MASK     0x000001FF
 221 #define  SDRAM_TR1_RDCT_ENCODE(x)  (((x) << 0) & SDRAM_TR1_RDCT_MASK)
 222 #define  SDRAM_TR1_RDCT_DECODE(x)  (((x) & SDRAM_TR1_RDCT_MASK) >> 0)
 223 #define  SDRAM_TR1_RDCT_MIN     0x00000000
 224 #define  SDRAM_TR1_RDCT_MAX     0x000001FF
 225
 226 /*
 227  * SDRAM WDDCTR Options
 228  */
 229 #define SDRAM_WDDCTR_WRCP_MASK  0xC0000000
 230 #define  SDRAM_WDDCTR_WRCP_0DEG   0x00000000
 231 #define  SDRAM_WDDCTR_WRCP_90DEG  0x40000000
 232 #define  SDRAM_WDDCTR_WRCP_180DEG 0x80000000
 233 #define SDRAM_WDDCTR_DCD_MASK   0x000001FF
 234
 235 /*
 236  * SDRAM CLKTR Options
 237  */
 238 #define SDRAM_CLKTR_CLKP_MASK   0xC0000000
 239 #define  SDRAM_CLKTR_CLKP_0DEG    0x00000000
 240 #define  SDRAM_CLKTR_CLKP_90DEG   0x40000000
 241 #define  SDRAM_CLKTR_CLKP_180DEG  0x80000000
 242 #define SDRAM_CLKTR_DCDT_MASK   0x000001FF
 243
 244 /*
 245  * SDRAM DLYCAL Options
 246  */
 247 #define SDRAM_DLYCAL_DLCV_MASK  0x000003FC
 248 #define  SDRAM_DLYCAL_DLCV_ENCODE(x) (((x)<<2) & SDRAM_DLYCAL_DLCV_MASK)
 249 #define  SDRAM_DLYCAL_DLCV_DECODE(x) (((x) & SDRAM_DLYCAL_DLCV_MASK)>>2)
 250
 251 #endif /* CONFIG_SDRAM_PPC4xx_IBM_DDR */
 252
 253 #if defined(CONFIG_SDRAM_PPC4xx_IBM_DDR2)
 254
 255 #define SDRAM_DLYCAL_DLCV_MASK          0x000003FC
 256 #define SDRAM_DLYCAL_DLCV_ENCODE(x)     (((x)<<2) & SDRAM_DLYCAL_DLCV_MASK)
 257 #define SDRAM_DLYCAL_DLCV_DECODE(x)     (((x) & SDRAM_DLYCAL_DLCV_MASK)>>2)
 258
 259 /*
 260  * Memory queue defines
 261  */
 262 #define SDRAMQ_DCR_BASE 0x040
 263
 264 #define SDRAM_R0BAS     (SDRAMQ_DCR_BASE+0x0)   /* rank 0 base address & size  */
 265 #define SDRAM_R1BAS     (SDRAMQ_DCR_BASE+0x1)   /* rank 1 base address & size  */
 266 #define SDRAM_R2BAS     (SDRAMQ_DCR_BASE+0x2)   /* rank 2 base address & size  */
 267 #define SDRAM_R3BAS     (SDRAMQ_DCR_BASE+0x3)   /* rank 3 base address & size  */
 268 #define SDRAM_CONF1HB   (SDRAMQ_DCR_BASE+0x5)   /* configuration 1 HB          */
 269 #define SDRAM_ERRSTATHB (SDRAMQ_DCR_BASE+0x7)   /* error status HB             */
 270 #define SDRAM_ERRADDUHB (SDRAMQ_DCR_BASE+0x8)   /* error address upper 32 HB   */
 271 #define SDRAM_ERRADDLHB (SDRAMQ_DCR_BASE+0x9)   /* error address lower 32 HB   */
 272 #define SDRAM_PLBADDULL (SDRAMQ_DCR_BASE+0xA)   /* PLB base address upper 32 LL */
 273 #define SDRAM_CONF1LL   (SDRAMQ_DCR_BASE+0xB)   /* configuration 1 LL          */
 274 #define SDRAM_ERRSTATLL (SDRAMQ_DCR_BASE+0xC)   /* error status LL             */
 275 #define SDRAM_ERRADDULL (SDRAMQ_DCR_BASE+0xD)   /* error address upper 32 LL   */
 276 #define SDRAM_ERRADDLLL (SDRAMQ_DCR_BASE+0xE)   /* error address lower 32 LL   */
 277 #define SDRAM_CONFPATHB (SDRAMQ_DCR_BASE+0xF)   /* configuration between paths */
 278 #define SDRAM_PLBADDUHB (SDRAMQ_DCR_BASE+0x10)  /* PLB base address upper 32 LL */
 279
 280 #if !defined(CONFIG_405EX)
 281 /*
 282  * Memory Bank 0-7 configuration
 283  */
 284 #if defined(CONFIG_440SPE) || \
 285     defined(CONFIG_460EX) || defined(CONFIG_460GT) || \
 286     defined(CONFIG_460SX)
 287 #define SDRAM_RXBAS_SDBA_MASK           0xFFE00000      /* Base address */
 288 #define SDRAM_RXBAS_SDBA_ENCODE(n)      ((u32)(((phys_size_t)(n) >> 2) & 0xFFE00000))
 289 #define SDRAM_RXBAS_SDBA_DECODE(n)      ((((phys_size_t)(n)) & 0xFFE00000) << 2)
 290 #endif /* CONFIG_440SPE */
 291 #if defined(CONFIG_440SP)
 292 #define SDRAM_RXBAS_SDBA_MASK           0xFF800000      /* Base address */
 293 #define SDRAM_RXBAS_SDBA_ENCODE(n)      ((((u32)(n))&0xFF800000))
 294 #define SDRAM_RXBAS_SDBA_DECODE(n)      ((((u32)(n))&0xFF800000))
 295 #endif /* CONFIG_440SP */
 296 #define SDRAM_RXBAS_SDSZ_MASK           0x0000FFC0      /* Size         */
 297 #define SDRAM_RXBAS_SDSZ_ENCODE(n)      ((((u32)(n))&0x3FF)<<6)
 298 #define SDRAM_RXBAS_SDSZ_DECODE(n)      ((((u32)(n))>>6)&0x3FF)
 299 #define SDRAM_RXBAS_SDSZ_0              0x00000000      /*   0M         */
 300 #define SDRAM_RXBAS_SDSZ_8              0x0000FFC0      /*   8M         */
 301 #define SDRAM_RXBAS_SDSZ_16             0x0000FF80      /*  16M         */
 302 #define SDRAM_RXBAS_SDSZ_32             0x0000FF00      /*  32M         */
 303 #define SDRAM_RXBAS_SDSZ_64             0x0000FE00      /*  64M         */
 304 #define SDRAM_RXBAS_SDSZ_128            0x0000FC00      /* 128M         */
 305 #define SDRAM_RXBAS_SDSZ_256            0x0000F800      /* 256M         */
 306 #define SDRAM_RXBAS_SDSZ_512            0x0000F000      /* 512M         */
 307 #define SDRAM_RXBAS_SDSZ_1024           0x0000E000      /* 1024M        */
 308 #define SDRAM_RXBAS_SDSZ_2048           0x0000C000      /* 2048M        */
 309 #define SDRAM_RXBAS_SDSZ_4096           0x00008000      /* 4096M        */
 310 #else /* CONFIG_405EX */
 311 /*
 312  * XXX - ToDo:
 313  * Revisit this file to check if all these 405EX defines are correct and
 314  * can be used in the common 44x_spd_ddr2 code as well. sr, 2008-06-02
 315  */
 316 #define SDRAM_RXBAS_SDSZ_MASK           PPC_REG_VAL(19, 0xF)
 317 #define SDRAM_RXBAS_SDSZ_4MB            PPC_REG_VAL(19, 0x0)
 318 #define SDRAM_RXBAS_SDSZ_8MB            PPC_REG_VAL(19, 0x1)
 319 #define SDRAM_RXBAS_SDSZ_16MB           PPC_REG_VAL(19, 0x2)
 320 #define SDRAM_RXBAS_SDSZ_32MB           PPC_REG_VAL(19, 0x3)
 321 #define SDRAM_RXBAS_SDSZ_64MB           PPC_REG_VAL(19, 0x4)
 322 #define SDRAM_RXBAS_SDSZ_128MB          PPC_REG_VAL(19, 0x5)
 323 #define SDRAM_RXBAS_SDSZ_256MB          PPC_REG_VAL(19, 0x6)
 324 #define SDRAM_RXBAS_SDSZ_512MB          PPC_REG_VAL(19, 0x7)
 325 #define SDRAM_RXBAS_SDSZ_1024MB         PPC_REG_VAL(19, 0x8)
 326 #define SDRAM_RXBAS_SDSZ_2048MB         PPC_REG_VAL(19, 0x9)
 327 #define SDRAM_RXBAS_SDSZ_4096MB         PPC_REG_VAL(19, 0xA)
 328 #define SDRAM_RXBAS_SDSZ_8192MB         PPC_REG_VAL(19, 0xB)
 329 #define SDRAM_RXBAS_SDSZ_8              SDRAM_RXBAS_SDSZ_8MB
 330 #define SDRAM_RXBAS_SDSZ_16             SDRAM_RXBAS_SDSZ_16MB
 331 #define SDRAM_RXBAS_SDSZ_32             SDRAM_RXBAS_SDSZ_32MB
 332 #define SDRAM_RXBAS_SDSZ_64             SDRAM_RXBAS_SDSZ_64MB
 333 #define SDRAM_RXBAS_SDSZ_128            SDRAM_RXBAS_SDSZ_128MB
 334 #define SDRAM_RXBAS_SDSZ_256            SDRAM_RXBAS_SDSZ_256MB
 335 #define SDRAM_RXBAS_SDSZ_512            SDRAM_RXBAS_SDSZ_512MB
 336 #define SDRAM_RXBAS_SDSZ_1024           SDRAM_RXBAS_SDSZ_1024MB
 337 #define SDRAM_RXBAS_SDSZ_2048           SDRAM_RXBAS_SDSZ_2048MB
 338 #define SDRAM_RXBAS_SDSZ_4096           SDRAM_RXBAS_SDSZ_4096MB
 339 #define SDRAM_RXBAS_SDSZ_8192           SDRAM_RXBAS_SDSZ_8192MB
 340 #define SDRAM_RXBAS_SDAM_MODE0          PPC_REG_VAL(23, 0x0)
 341 #define SDRAM_RXBAS_SDAM_MODE1          PPC_REG_VAL(23, 0x1)
 342 #define SDRAM_RXBAS_SDAM_MODE2          PPC_REG_VAL(23, 0x2)
 343 #define SDRAM_RXBAS_SDAM_MODE3          PPC_REG_VAL(23, 0x3)
 344 #define SDRAM_RXBAS_SDAM_MODE4          PPC_REG_VAL(23, 0x4)
 345 #define SDRAM_RXBAS_SDAM_MODE5          PPC_REG_VAL(23, 0x5)
 346 #define SDRAM_RXBAS_SDAM_MODE6          PPC_REG_VAL(23, 0x6)
 347 #define SDRAM_RXBAS_SDAM_MODE7          PPC_REG_VAL(23, 0x7)
 348 #define SDRAM_RXBAS_SDAM_MODE8          PPC_REG_VAL(23, 0x8)
 349 #define SDRAM_RXBAS_SDAM_MODE9          PPC_REG_VAL(23, 0x9)
 350 #define SDRAM_RXBAS_SDBE_DISABLE        PPC_REG_VAL(31, 0x0)
 351 #define SDRAM_RXBAS_SDBE_ENABLE         PPC_REG_VAL(31, 0x1)
 352 #endif /* CONFIG_405EX */
 353
 354 /*
 355  * Memory controller registers
 356  */
 357 #define SDRAM_BESR      0x00    /* PLB bus error status (read/clear)         */
 358 #define SDRAM_BESRT     0x01    /* PLB bus error status (test/set)           */
 359 #define SDRAM_BEARL     0x02    /* PLB bus error address low                 */
 360 #define SDRAM_BEARH     0x03    /* PLB bus error address high                */
 361 #define SDRAM_WMIRQ     0x06    /* PLB write master interrupt (read/clear)   */
 362 #define SDRAM_WMIRQT    0x07    /* PLB write master interrupt (test/set)     */
 363 #define SDRAM_PLBOPT    0x08    /* PLB slave options                         */
 364 #define SDRAM_PUABA     0x09    /* PLB upper address base                    */
 365 #ifndef CONFIG_405EX
 366 #define SDRAM_MCSTAT    0x14    /* memory controller status                  */
 367 #else
 368 #define SDRAM_MCSTAT    0x1F    /* memory controller status                  */
 369 #endif
 370 #define SDRAM_MCOPT1    0x20    /* memory controller options 1               */
 371 #define SDRAM_MCOPT2    0x21    /* memory controller options 2               */
 372 #define SDRAM_MODT0     0x22    /* on die termination for bank 0             */
 373 #define SDRAM_MODT1     0x23    /* on die termination for bank 1             */
 374 #define SDRAM_MODT2     0x24    /* on die termination for bank 2             */
 375 #define SDRAM_MODT3     0x25    /* on die termination for bank 3             */
 376 #define SDRAM_CODT      0x26    /* on die termination for controller         */
 377 #define SDRAM_VVPR      0x27    /* variable VRef programmming                */
 378 #define SDRAM_OPARS     0x28    /* on chip driver control setup              */
 379 #define SDRAM_OPART     0x29    /* on chip driver control trigger            */
 380 #define SDRAM_RTR       0x30    /* refresh timer                             */
 381 #define SDRAM_PMIT      0x34    /* power management idle timer               */
 382 #define SDRAM_MB0CF     0x40    /* memory bank 0 configuration               */
 383 #define SDRAM_MB1CF     0x44    /* memory bank 1 configuration               */
 384 #define SDRAM_MB2CF     0x48
 385 #define SDRAM_MB3CF     0x4C
 386 #define SDRAM_INITPLR0  0x50    /* manual initialization control             */
 387 #define SDRAM_INITPLR1  0x51    /* manual initialization control             */
 388 #define SDRAM_INITPLR2  0x52    /* manual initialization control             */
 389 #define SDRAM_INITPLR3  0x53    /* manual initialization control             */
 390 #define SDRAM_INITPLR4  0x54    /* manual initialization control             */
 391 #define SDRAM_INITPLR5  0x55    /* manual initialization control             */
 392 #define SDRAM_INITPLR6  0x56    /* manual initialization control             */
 393 #define SDRAM_INITPLR7  0x57    /* manual initialization control             */
 394 #define SDRAM_INITPLR8  0x58    /* manual initialization control             */
 395 #define SDRAM_INITPLR9  0x59    /* manual initialization control             */
 396 #define SDRAM_INITPLR10 0x5a    /* manual initialization control             */
 397 #define SDRAM_INITPLR11 0x5b    /* manual initialization control             */
 398 #define SDRAM_INITPLR12 0x5c    /* manual initialization control             */
 399 #define SDRAM_INITPLR13 0x5d    /* manual initialization control             */
 400 #define SDRAM_INITPLR14 0x5e    /* manual initialization control             */
 401 #define SDRAM_INITPLR15 0x5f    /* manual initialization control             */
 402 #define SDRAM_RQDC      0x70    /* read DQS delay control                    */
 403 #define SDRAM_RFDC      0x74    /* read feedback delay control               */
 404 #define SDRAM_RDCC      0x78    /* read data capture control                 */
 405 #define SDRAM_DLCR      0x7A    /* delay line calibration                    */
 406 #define SDRAM_CLKTR     0x80    /* DDR clock timing                          */
 407 #define SDRAM_WRDTR     0x81    /* write data, DQS, DM clock, timing         */
 408 #define SDRAM_SDTR1     0x85    /* DDR SDRAM timing 1                        */
 409 #define SDRAM_SDTR2     0x86    /* DDR SDRAM timing 2                        */
 410 #define SDRAM_SDTR3     0x87    /* DDR SDRAM timing 3                        */
 411 #define SDRAM_MMODE     0x88    /* memory mode                               */
 412 #define SDRAM_MEMODE    0x89    /* memory extended mode                      */
 413 #define SDRAM_ECCCR     0x98    /* ECC error status                          */
 414 #define SDRAM_ECCES     SDRAM_ECCCR
 415 #define SDRAM_CID       0xA4    /* core ID                                   */
 416 #ifndef CONFIG_405EX
 417 #define SDRAM_RID       0xA8    /* revision ID                               */
 418 #endif
 419 #define SDRAM_FCSR      0xB0    /* feedback calibration status               */
 420 #define SDRAM_RTSR      0xB1    /* run time status tracking                  */
 421 #ifdef CONFIG_405EX
 422 #define SDRAM_RID       0xF8    /* revision ID                               */
 423 #endif
 424
 425 /*
 426  * Memory Controller Bus Error Status
 427  */
 428 #define SDRAM_BESR_MASK                 PPC_REG_VAL(7, 0xFF)
 429 #define SDRAM_BESR_M0ID_MASK            PPC_REG_VAL(3, 0xF)
 430 #define SDRAM_BESR_M0ID_ICU             PPC_REG_VAL(3, 0x0)
 431 #define SDRAM_BESR_M0ID_PCIE0           PPC_REG_VAL(3, 0x1)
 432 #define SDRAM_BESR_M0ID_PCIE1           PPC_REG_VAL(3, 0x2)
 433 #define SDRAM_BESR_M0ID_DMA             PPC_REG_VAL(3, 0x3)
 434 #define SDRAM_BESR_M0ID_DCU             PPC_REG_VAL(3, 0x4)
 435 #define SDRAM_BESR_M0ID_OPB             PPC_REG_VAL(3, 0x5)
 436 #define SDRAM_BESR_M0ID_MAL             PPC_REG_VAL(3, 0x6)
 437 #define SDRAM_BESR_M0ID_SEC             PPC_REG_VAL(3, 0x7)
 438 #define SDRAM_BESR_M0ET_MASK            PPC_REG_VAL(6, 0x7)
 439 #define SDRAM_BESR_M0ET_NONE            PPC_REG_VAL(6, 0x0)
 440 #define SDRAM_BESR_M0ET_ECC             PPC_REG_VAL(6, 0x1)
 441 #define SDRAM_BESR_M0RW_WRITE           PPC_REG_VAL(7, 0)
 442 #define SDRAM_BESR_M0RW_READ            PPC_REG_VAL(8, 1)
 443
 444 /*
 445  * Memory Controller Status
 446  */
 447 #define SDRAM_MCSTAT_MIC_MASK           0x80000000      /* Memory init status mask      */
 448 #define SDRAM_MCSTAT_MIC_NOTCOMP        0x00000000      /* Mem init not complete        */
 449 #define SDRAM_MCSTAT_MIC_COMP           0x80000000      /* Mem init complete            */
 450 #define SDRAM_MCSTAT_SRMS_MASK          0x40000000      /* Mem self refresh stat mask   */
 451 #define SDRAM_MCSTAT_SRMS_NOT_SF        0x00000000      /* Mem not in self refresh      */
 452 #define SDRAM_MCSTAT_SRMS_SF            0x40000000      /* Mem in self refresh          */
 453 #define SDRAM_MCSTAT_IDLE_MASK          0x20000000      /* Mem self refresh stat mask   */
 454 #define SDRAM_MCSTAT_IDLE_NOT           0x00000000      /* Mem contr not idle           */
 455 #define SDRAM_MCSTAT_IDLE               0x20000000      /* Mem contr idle               */
 456
 457 /*
 458  * Memory Controller Options 1
 459  */
 460 #define SDRAM_MCOPT1_MCHK_MASK          0x30000000 /* Memory data err check mask*/
 461 #define SDRAM_MCOPT1_MCHK_NON           0x00000000 /* No ECC generation         */
 462 #define SDRAM_MCOPT1_MCHK_GEN           0x20000000 /* ECC generation            */
 463 #define SDRAM_MCOPT1_MCHK_CHK           0x10000000 /* ECC generation and check  */
 464 #define SDRAM_MCOPT1_MCHK_CHK_REP       0x30000000 /* ECC generation, chk, report*/
 465 #define SDRAM_MCOPT1_MCHK_CHK_DECODE(n) ((((u32)(n))>>28)&0x3)
 466 #define SDRAM_MCOPT1_RDEN_MASK          0x08000000 /* Registered DIMM mask      */
 467 #define SDRAM_MCOPT1_RDEN               0x08000000 /* Registered DIMM enable    */
 468 #define SDRAM_MCOPT1_PMU_MASK           0x06000000 /* Page management unit mask */
 469 #define SDRAM_MCOPT1_PMU_CLOSE          0x00000000 /* PMU Close                 */
 470 #define SDRAM_MCOPT1_PMU_OPEN           0x04000000 /* PMU Open                  */
 471 #define SDRAM_MCOPT1_PMU_AUTOCLOSE      0x02000000 /* PMU AutoClose             */
 472 #define SDRAM_MCOPT1_DMWD_MASK          0x01000000 /* DRAM width mask           */
 473 #define SDRAM_MCOPT1_DMWD_32            0x00000000 /* 32 bits                   */
 474 #define SDRAM_MCOPT1_DMWD_64            0x01000000 /* 64 bits                   */
 475 #define SDRAM_MCOPT1_UIOS_MASK          0x00C00000 /* Unused IO State           */
 476 #define SDRAM_MCOPT1_BCNT_MASK          0x00200000 /* Bank count                */
 477 #define SDRAM_MCOPT1_4_BANKS            0x00000000 /* 4 Banks                   */
 478 #define SDRAM_MCOPT1_8_BANKS            0x00200000 /* 8 Banks                   */
 479 #define SDRAM_MCOPT1_DDR_TYPE_MASK      0x00100000 /* DDR Memory Type mask      */
 480 #define SDRAM_MCOPT1_DDR1_TYPE          0x00000000 /* DDR1 Memory Type          */
 481 #define SDRAM_MCOPT1_DDR2_TYPE          0x00100000 /* DDR2 Memory Type          */
 482 #define SDRAM_MCOPT1_QDEP               0x00020000 /* 4 commands deep           */
 483 #define SDRAM_MCOPT1_RWOO_MASK          0x00008000 /* Out of Order Read mask    */
 484 #define SDRAM_MCOPT1_RWOO_DISABLED      0x00000000 /* disabled                  */
 485 #define SDRAM_MCOPT1_RWOO_ENABLED       0x00008000 /* enabled                   */
 486 #define SDRAM_MCOPT1_WOOO_MASK          0x00004000 /* Out of Order Write mask   */
 487 #define SDRAM_MCOPT1_WOOO_DISABLED      0x00000000 /* disabled                  */
 488 #define SDRAM_MCOPT1_WOOO_ENABLED       0x00004000 /* enabled                   */
 489 #define SDRAM_MCOPT1_DCOO_MASK          0x00002000 /* All Out of Order mask     */
 490 #define SDRAM_MCOPT1_DCOO_DISABLED      0x00002000 /* disabled                  */
 491 #define SDRAM_MCOPT1_DCOO_ENABLED       0x00000000 /* enabled                   */
 492 #define SDRAM_MCOPT1_DREF_MASK          0x00001000 /* Deferred refresh mask     */
 493 #define SDRAM_MCOPT1_DREF_NORMAL        0x00000000 /* normal refresh            */
 494 #define SDRAM_MCOPT1_DREF_DEFER_4       0x00001000 /* defer up to 4 refresh cmd */
 495
 496 /*
 497  * Memory Controller Options 2
 498  */
 499 #define SDRAM_MCOPT2_SREN_MASK          0x80000000 /* Self Test mask            */
 500 #define SDRAM_MCOPT2_SREN_EXIT          0x00000000 /* Self Test exit            */
 501 #define SDRAM_MCOPT2_SREN_ENTER         0x80000000 /* Self Test enter           */
 502 #define SDRAM_MCOPT2_PMEN_MASK          0x40000000 /* Power Management mask     */
 503 #define SDRAM_MCOPT2_PMEN_DISABLE       0x00000000 /* disable                   */
 504 #define SDRAM_MCOPT2_PMEN_ENABLE        0x40000000 /* enable                    */
 505 #define SDRAM_MCOPT2_IPTR_MASK          0x20000000 /* Init Trigger Reg mask     */
 506 #define SDRAM_MCOPT2_IPTR_IDLE          0x00000000 /* idle                      */
 507 #define SDRAM_MCOPT2_IPTR_EXECUTE       0x20000000 /* execute preloaded init    */
 508 #define SDRAM_MCOPT2_XSRP_MASK          0x10000000 /* Exit Self Refresh Prevent */
 509 #define SDRAM_MCOPT2_XSRP_ALLOW         0x00000000 /* allow self refresh exit   */
 510 #define SDRAM_MCOPT2_XSRP_PREVENT       0x10000000 /* prevent self refresh exit */
 511 #define SDRAM_MCOPT2_DCEN_MASK          0x08000000 /* SDRAM Controller Enable   */
 512 #define SDRAM_MCOPT2_DCEN_DISABLE       0x00000000 /* SDRAM Controller Enable   */
 513 #define SDRAM_MCOPT2_DCEN_ENABLE        0x08000000 /* SDRAM Controller Enable   */
 514 #define SDRAM_MCOPT2_ISIE_MASK          0x04000000 /* Init Seq Interruptable mas*/
 515 #define SDRAM_MCOPT2_ISIE_DISABLE       0x00000000 /* disable                   */
 516 #define SDRAM_MCOPT2_ISIE_ENABLE        0x04000000 /* enable                    */
 517
 518 /*
 519  * SDRAM Refresh Timer Register
 520  */
 521 #define SDRAM_RTR_RINT_MASK             0xFFF80000
 522 #define SDRAM_RTR_RINT_ENCODE(n)        ((((u32)(n))&0xFFF8)<<16)
 523 #define SDRAM_RTR_RINT_DECODE(n)        ((((u32)(n))>>16)&0xFFF8)
 524
 525 /*
 526  * SDRAM Read DQS Delay Control Register
 527  */
 528 #define SDRAM_RQDC_RQDE_MASK            0x80000000
 529 #define SDRAM_RQDC_RQDE_DISABLE         0x00000000
 530 #define SDRAM_RQDC_RQDE_ENABLE          0x80000000
 531 #define SDRAM_RQDC_RQFD_MASK            0x000001FF
 532 #define SDRAM_RQDC_RQFD_ENCODE(n)       ((((u32)(n))&0x1FF)<<0)
 533
 534 #define SDRAM_RQDC_RQFD_MAX             0x1FF
 535
 536 /*
 537  * SDRAM Read Data Capture Control Register
 538  */
 539 #define SDRAM_RDCC_RDSS_MASK            0xC0000000
 540 #define SDRAM_RDCC_RDSS_T1              0x00000000
 541 #define SDRAM_RDCC_RDSS_T2              0x40000000
 542 #define SDRAM_RDCC_RDSS_T3              0x80000000
 543 #define SDRAM_RDCC_RDSS_T4              0xC0000000
 544 #define SDRAM_RDCC_RSAE_MASK            0x00000001
 545 #define SDRAM_RDCC_RSAE_DISABLE         0x00000001
 546 #define SDRAM_RDCC_RSAE_ENABLE          0x00000000
 547
 548 /*
 549  * SDRAM Read Feedback Delay Control Register
 550  */
 551 #define SDRAM_RFDC_ARSE_MASK            0x80000000
 552 #define SDRAM_RFDC_ARSE_DISABLE         0x80000000
 553 #define SDRAM_RFDC_ARSE_ENABLE          0x00000000
 554 #define SDRAM_RFDC_RFOS_MASK            0x007F0000
 555 #define SDRAM_RFDC_RFOS_ENCODE(n)       ((((u32)(n))&0x7F)<<16)
 556 #define SDRAM_RFDC_RFFD_MASK            0x000007FF
 557 #define SDRAM_RFDC_RFFD_ENCODE(n)       ((((u32)(n))&0x7FF)<<0)
 558
 559 #define SDRAM_RFDC_RFFD_MAX             0x7FF
 560
 561 /*
 562  * SDRAM Delay Line Calibration Register
 563  */
 564 #define SDRAM_DLCR_DCLM_MASK            0x80000000
 565 #define SDRAM_DLCR_DCLM_MANUEL          0x80000000
 566 #define SDRAM_DLCR_DCLM_AUTO            0x00000000
 567 #define SDRAM_DLCR_DLCR_MASK            0x08000000
 568 #define SDRAM_DLCR_DLCR_CALIBRATE       0x08000000
 569 #define SDRAM_DLCR_DLCR_IDLE            0x00000000
 570 #define SDRAM_DLCR_DLCS_MASK            0x07000000
 571 #define SDRAM_DLCR_DLCS_NOT_RUN         0x00000000
 572 #define SDRAM_DLCR_DLCS_IN_PROGRESS     0x01000000
 573 #define SDRAM_DLCR_DLCS_COMPLETE        0x02000000
 574 #define SDRAM_DLCR_DLCS_CONT_DONE       0x03000000
 575 #define SDRAM_DLCR_DLCS_ERROR           0x04000000
 576 #define SDRAM_DLCR_DLCV_MASK            0x000001FF
 577 #define SDRAM_DLCR_DLCV_ENCODE(n)       ((((u32)(n))&0x1FF)<<0)
 578 #define SDRAM_DLCR_DLCV_DECODE(n)       ((((u32)(n))>>0)&0x1FF)
 579
 580 /*
 581  * SDRAM Controller On Die Termination Register
 582  */
 583 #define SDRAM_CODT_ODT_ON                       0x80000000
 584 #define SDRAM_CODT_ODT_OFF                      0x00000000
 585 #define SDRAM_CODT_DQS_VOLTAGE_DDR_MASK         0x00000020
 586 #define SDRAM_CODT_DQS_2_5_V_DDR1               0x00000000
 587 #define SDRAM_CODT_DQS_1_8_V_DDR2               0x00000020
 588 #define SDRAM_CODT_DQS_MASK                     0x00000010
 589 #define SDRAM_CODT_DQS_DIFFERENTIAL             0x00000000
 590 #define SDRAM_CODT_DQS_SINGLE_END               0x00000010
 591 #define SDRAM_CODT_CKSE_DIFFERENTIAL            0x00000000
 592 #define SDRAM_CODT_CKSE_SINGLE_END              0x00000008
 593 #define SDRAM_CODT_FEEBBACK_RCV_SINGLE_END      0x00000004
 594 #define SDRAM_CODT_FEEBBACK_DRV_SINGLE_END      0x00000002
 595 #define SDRAM_CODT_IO_HIZ                       0x00000000
 596 #define SDRAM_CODT_IO_NMODE                     0x00000001
 597
 598 /*
 599  * SDRAM Mode Register
 600  */
 601 #define SDRAM_MMODE_WR_MASK             0x00000E00
 602 #define SDRAM_MMODE_WR_DDR1             0x00000000
 603 #define SDRAM_MMODE_WR_DDR2_3_CYC       0x00000400
 604 #define SDRAM_MMODE_WR_DDR2_4_CYC       0x00000600
 605 #define SDRAM_MMODE_WR_DDR2_5_CYC       0x00000800
 606 #define SDRAM_MMODE_WR_DDR2_6_CYC       0x00000A00
 607 #define SDRAM_MMODE_DCL_MASK            0x00000070
 608 #define SDRAM_MMODE_DCL_DDR1_2_0_CLK    0x00000020
 609 #define SDRAM_MMODE_DCL_DDR1_2_5_CLK    0x00000060
 610 #define SDRAM_MMODE_DCL_DDR1_3_0_CLK    0x00000030
 611 #define SDRAM_MMODE_DCL_DDR2_2_0_CLK    0x00000020
 612 #define SDRAM_MMODE_DCL_DDR2_3_0_CLK    0x00000030
 613 #define SDRAM_MMODE_DCL_DDR2_4_0_CLK    0x00000040
 614 #define SDRAM_MMODE_DCL_DDR2_5_0_CLK    0x00000050
 615 #define SDRAM_MMODE_DCL_DDR2_6_0_CLK    0x00000060
 616 #define SDRAM_MMODE_DCL_DDR2_7_0_CLK    0x00000070
 617
 618 /*
 619  * SDRAM Extended Mode Register
 620  */
 621 #define SDRAM_MEMODE_DIC_MASK           0x00000002
 622 #define SDRAM_MEMODE_DIC_NORMAL         0x00000000
 623 #define SDRAM_MEMODE_DIC_WEAK           0x00000002
 624 #define SDRAM_MEMODE_DLL_MASK           0x00000001
 625 #define SDRAM_MEMODE_DLL_DISABLE        0x00000001
 626 #define SDRAM_MEMODE_DLL_ENABLE         0x00000000
 627 #define SDRAM_MEMODE_RTT_MASK           0x00000044
 628 #define SDRAM_MEMODE_RTT_DISABLED       0x00000000
 629 #define SDRAM_MEMODE_RTT_75OHM          0x00000004
 630 #define SDRAM_MEMODE_RTT_150OHM         0x00000040
 631 #define SDRAM_MEMODE_DQS_MASK           0x00000400
 632 #define SDRAM_MEMODE_DQS_DISABLE        0x00000400
 633 #define SDRAM_MEMODE_DQS_ENABLE         0x00000000
 634
 635 /*
 636  * SDRAM Clock Timing Register
 637  */
 638 #define SDRAM_CLKTR_CLKP_MASK           0xC0000000
 639 #define SDRAM_CLKTR_CLKP_0_DEG          0x00000000
 640 #define SDRAM_CLKTR_CLKP_180_DEG_ADV    0x80000000
 641 #define SDRAM_CLKTR_CLKP_90_DEG_ADV     0x40000000
 642 #define SDRAM_CLKTR_CLKP_270_DEG_ADV    0xC0000000
 643
 644 /*
 645  * SDRAM Write Timing Register
 646  */
 647 #define SDRAM_WRDTR_LLWP_MASK           0x10000000
 648 #define SDRAM_WRDTR_LLWP_DIS            0x10000000
 649 #define SDRAM_WRDTR_LLWP_1_CYC          0x00000000
 650 #define SDRAM_WRDTR_WTR_MASK            0x0E000000
 651 #define SDRAM_WRDTR_WTR_0_DEG           0x06000000
 652 #define SDRAM_WRDTR_WTR_90_DEG_ADV      0x04000000
 653 #define SDRAM_WRDTR_WTR_180_DEG_ADV     0x02000000
 654 #define SDRAM_WRDTR_WTR_270_DEG_ADV     0x00000000
 655
 656 /*
 657  * SDRAM SDTR1 Options
 658  */
 659 #define SDRAM_SDTR1_LDOF_MASK           0x80000000
 660 #define SDRAM_SDTR1_LDOF_1_CLK          0x00000000
 661 #define SDRAM_SDTR1_LDOF_2_CLK          0x80000000
 662 #define SDRAM_SDTR1_RTW_MASK            0x00F00000
 663 #define SDRAM_SDTR1_RTW_2_CLK           0x00200000
 664 #define SDRAM_SDTR1_RTW_3_CLK           0x00300000
 665 #define SDRAM_SDTR1_WTWO_MASK           0x000F0000
 666 #define SDRAM_SDTR1_WTWO_0_CLK          0x00000000
 667 #define SDRAM_SDTR1_WTWO_1_CLK          0x00010000
 668 #define SDRAM_SDTR1_RTRO_MASK           0x0000F000
 669 #define SDRAM_SDTR1_RTRO_1_CLK          0x00001000
 670 #define SDRAM_SDTR1_RTRO_2_CLK          0x00002000
 671
 672 /*
 673  * SDRAM SDTR2 Options
 674  */
 675 #define SDRAM_SDTR2_RCD_MASK            0xF0000000
 676 #define SDRAM_SDTR2_RCD_1_CLK           0x10000000
 677 #define SDRAM_SDTR2_RCD_2_CLK           0x20000000
 678 #define SDRAM_SDTR2_RCD_3_CLK           0x30000000
 679 #define SDRAM_SDTR2_RCD_4_CLK           0x40000000
 680 #define SDRAM_SDTR2_RCD_5_CLK           0x50000000
 681 #define SDRAM_SDTR2_WTR_MASK            0x0F000000
 682 #define SDRAM_SDTR2_WTR_1_CLK           0x01000000
 683 #define SDRAM_SDTR2_WTR_2_CLK           0x02000000
 684 #define SDRAM_SDTR2_WTR_3_CLK           0x03000000
 685 #define SDRAM_SDTR2_WTR_4_CLK           0x04000000
 686 #define SDRAM_SDTR3_WTR_ENCODE(n)       ((((u32)(n))&0xF)<<24)
 687 #define SDRAM_SDTR2_XSNR_MASK           0x00FF0000
 688 #define SDRAM_SDTR2_XSNR_8_CLK          0x00080000
 689 #define SDRAM_SDTR2_XSNR_16_CLK         0x00100000
 690 #define SDRAM_SDTR2_XSNR_32_CLK         0x00200000
 691 #define SDRAM_SDTR2_XSNR_64_CLK         0x00400000
 692 #define SDRAM_SDTR2_WPC_MASK            0x0000F000
 693 #define SDRAM_SDTR2_WPC_2_CLK           0x00002000
 694 #define SDRAM_SDTR2_WPC_3_CLK           0x00003000
 695 #define SDRAM_SDTR2_WPC_4_CLK           0x00004000
 696 #define SDRAM_SDTR2_WPC_5_CLK           0x00005000
 697 #define SDRAM_SDTR2_WPC_6_CLK           0x00006000
 698 #define SDRAM_SDTR3_WPC_ENCODE(n)       ((((u32)(n))&0xF)<<12)
 699 #define SDRAM_SDTR2_RPC_MASK            0x00000F00
 700 #define SDRAM_SDTR2_RPC_2_CLK           0x00000200
 701 #define SDRAM_SDTR2_RPC_3_CLK           0x00000300
 702 #define SDRAM_SDTR2_RPC_4_CLK           0x00000400
 703 #define SDRAM_SDTR2_RP_MASK             0x000000F0
 704 #define SDRAM_SDTR2_RP_3_CLK            0x00000030
 705 #define SDRAM_SDTR2_RP_4_CLK            0x00000040
 706 #define SDRAM_SDTR2_RP_5_CLK            0x00000050
 707 #define SDRAM_SDTR2_RP_6_CLK            0x00000060
 708 #define SDRAM_SDTR2_RP_7_CLK            0x00000070
 709 #define SDRAM_SDTR2_RRD_MASK            0x0000000F
 710 #define SDRAM_SDTR2_RRD_2_CLK           0x00000002
 711 #define SDRAM_SDTR2_RRD_3_CLK           0x00000003
 712
 713 /*
 714  * SDRAM SDTR3 Options
 715  */
 716 #define SDRAM_SDTR3_RAS_MASK            0x1F000000
 717 #define SDRAM_SDTR3_RAS_ENCODE(n)       ((((u32)(n))&0x1F)<<24)
 718 #define SDRAM_SDTR3_RC_MASK             0x001F0000
 719 #define SDRAM_SDTR3_RC_ENCODE(n)        ((((u32)(n))&0x1F)<<16)
 720 #define SDRAM_SDTR3_XCS_MASK            0x00001F00
 721 #define SDRAM_SDTR3_XCS                 0x00000D00
 722 #define SDRAM_SDTR3_RFC_MASK            0x0000003F
 723 #define SDRAM_SDTR3_RFC_ENCODE(n)       ((((u32)(n))&0x3F)<<0)
 724
 725 /*
 726  * ECC Error Status
 727  */
 728 #define SDRAM_ECCES_MASK                 PPC_REG_VAL(21, 0x3FFFFF)
 729 #define SDRAM_ECCES_BNCE_MASK            PPC_REG_VAL(15, 0xFFFF)
 730 #define SDRAM_ECCES_BNCE_ENCODE(lane)    PPC_REG_VAL(((lane) & 0xF), 1)
 731 #define SDRAM_ECCES_CKBER_MASK           PPC_REG_VAL(17, 0x3)
 732 #define SDRAM_ECCES_CKBER_NONE           PPC_REG_VAL(17, 0)
 733 #define SDRAM_ECCES_CKBER_16_ECC_0_3     PPC_REG_VAL(17, 2)
 734 #define SDRAM_ECCES_CKBER_32_ECC_0_3     PPC_REG_VAL(17, 1)
 735 #define SDRAM_ECCES_CKBER_32_ECC_4_8     PPC_REG_VAL(17, 2)
 736 #define SDRAM_ECCES_CKBER_32_ECC_0_8     PPC_REG_VAL(17, 3)
 737 #define SDRAM_ECCES_CE                   PPC_REG_VAL(18, 1)
 738 #define SDRAM_ECCES_UE                   PPC_REG_VAL(19, 1)
 739 #define SDRAM_ECCES_BKNER_MASK           PPC_REG_VAL(21, 0x3)
 740 #define SDRAM_ECCES_BK0ER                PPC_REG_VAL(20, 1)
 741 #define SDRAM_ECCES_BK1ER                PPC_REG_VAL(21, 1)
 742
 743 /*
 744  * Memory Bank 0-1 configuration
 745  */
 746 #define SDRAM_BXCF_M_AM_MASK            0x00000F00      /* Addressing mode      */
 747 #define SDRAM_BXCF_M_AM_0               0x00000000      /*   Mode 0             */
 748 #define SDRAM_BXCF_M_AM_1               0x00000100      /*   Mode 1             */
 749 #define SDRAM_BXCF_M_AM_2               0x00000200      /*   Mode 2             */
 750 #define SDRAM_BXCF_M_AM_3               0x00000300      /*   Mode 3             */
 751 #define SDRAM_BXCF_M_AM_4               0x00000400      /*   Mode 4             */
 752 #define SDRAM_BXCF_M_AM_5               0x00000500      /*   Mode 5             */
 753 #define SDRAM_BXCF_M_AM_6               0x00000600      /*   Mode 6             */
 754 #define SDRAM_BXCF_M_AM_7               0x00000700      /*   Mode 7             */
 755 #define SDRAM_BXCF_M_AM_8               0x00000800      /*   Mode 8             */
 756 #define SDRAM_BXCF_M_AM_9               0x00000900      /*   Mode 9             */
 757 #define SDRAM_BXCF_M_BE_MASK            0x00000001      /* Memory Bank Enable   */
 758 #define SDRAM_BXCF_M_BE_DISABLE         0x00000000      /* Memory Bank Enable   */
 759 #define SDRAM_BXCF_M_BE_ENABLE          0x00000001      /* Memory Bank Enable   */
 760
 761 #define SDRAM_RTSR_TRK1SM_MASK          0xC0000000      /* Tracking State Mach 1*/
 762 #define SDRAM_RTSR_TRK1SM_ATBASE        0x00000000      /* atbase state         */
 763 #define SDRAM_RTSR_TRK1SM_MISSED        0x40000000      /* missed state         */
 764 #define SDRAM_RTSR_TRK1SM_ATPLS1        0x80000000      /* atpls1 state         */
 765 #define SDRAM_RTSR_TRK1SM_RESET         0xC0000000      /* reset  state         */
 766
 767 #define SDR0_MFR_FIXD                   0x10000000      /* Workaround for PCI/DMA */
 768
 769 #endif /* CONFIG_SDRAM_PPC4xx_IBM_DDR2 */
 770
 771 #if defined(CONFIG_SDRAM_PPC4xx_DENALI_DDR2)
 772 /*
 773  * SDRAM Controller
 774  */
 775 #define DDR0_00                         0x00
 776 #define DDR0_00_INT_ACK_MASK            0x7F000000      /* Write only */
 777 #define DDR0_00_INT_ACK_ALL             0x7F000000
 778 #define DDR0_00_INT_ACK_ENCODE(n)       ((((u32)(n))&0x7F)<<24)
 779 #define DDR0_00_INT_ACK_DECODE(n)       ((((u32)(n))>>24)&0x7F)
 780 /* Status */
 781 #define DDR0_00_INT_STATUS_MASK         0x00FF0000      /* Read only */
 782 /* Bit0. A single access outside the defined PHYSICAL memory space detected. */
 783 #define DDR0_00_INT_STATUS_BIT0         0x00010000
 784 /* Bit1. Multiple accesses outside the defined PHYSICAL memory space detected. */
 785 #define DDR0_00_INT_STATUS_BIT1         0x00020000
 786 /* Bit2. Single correctable ECC event detected */
 787 #define DDR0_00_INT_STATUS_BIT2         0x00040000
 788 /* Bit3. Multiple correctable ECC events detected. */
 789 #define DDR0_00_INT_STATUS_BIT3         0x00080000
 790 /* Bit4. Single uncorrectable ECC event detected. */
 791 #define DDR0_00_INT_STATUS_BIT4         0x00100000
 792 /* Bit5. Multiple uncorrectable ECC events detected. */
 793 #define DDR0_00_INT_STATUS_BIT5         0x00200000
 794 /* Bit6. DRAM initialization complete. */
 795 #define DDR0_00_INT_STATUS_BIT6         0x00400000
 796 /* Bit7. Logical OR of all lower bits. */
 797 #define DDR0_00_INT_STATUS_BIT7         0x00800000
 798
 799 #define DDR0_00_INT_STATUS_ENCODE(n)    ((((u32)(n))&0xFF)<<16)
 800 #define DDR0_00_INT_STATUS_DECODE(n)    ((((u32)(n))>>16)&0xFF)
 801 #define DDR0_00_DLL_INCREMENT_MASK      0x00007F00
 802 #define DDR0_00_DLL_INCREMENT_ENCODE(n) ((((u32)(n))&0x7F)<<8)
 803 #define DDR0_00_DLL_INCREMENT_DECODE(n) ((((u32)(n))>>8)&0x7F)
 804 #define DDR0_00_DLL_START_POINT_MASK    0x0000007F
 805 #define DDR0_00_DLL_START_POINT_ENCODE(n) ((((u32)(n))&0x7F)<<0)
 806 #define DDR0_00_DLL_START_POINT_DECODE(n) ((((u32)(n))>>0)&0x7F)
 807
 808 #define DDR0_01                         0x01
 809 #define DDR0_01_PLB0_DB_CS_LOWER_MASK   0x1F000000
 810 #define DDR0_01_PLB0_DB_CS_LOWER_ENCODE(n) ((((u32)(n))&0x1F)<<24)
 811 #define DDR0_01_PLB0_DB_CS_LOWER_DECODE(n) ((((u32)(n))>>24)&0x1F)
 812 #define DDR0_01_PLB0_DB_CS_UPPER_MASK   0x001F0000
 813 #define DDR0_01_PLB0_DB_CS_UPPER_ENCODE(n) ((((u32)(n))&0x1F)<<16)
 814 #define DDR0_01_PLB0_DB_CS_UPPER_DECODE(n) ((((u32)(n))>>16)&0x1F)
 815 #define DDR0_01_OUT_OF_RANGE_TYPE_MASK  0x00000700      /* Read only */
 816 #define DDR0_01_OUT_OF_RANGE_TYPE_ENCODE(n) ((((u32)(n))&0x7)<<8)
 817 #define DDR0_01_OUT_OF_RANGE_TYPE_DECODE(n) ((((u32)(n))>>8)&0x7)
 818 #define DDR0_01_INT_MASK_MASK           0x000000FF
 819 #define DDR0_01_INT_MASK_ENCODE(n)      ((((u32)(n))&0xFF)<<0)
 820 #define DDR0_01_INT_MASK_DECODE(n)      ((((u32)(n))>>0)&0xFF)
 821 #define DDR0_01_INT_MASK_ALL_ON         0x000000FF
 822 #define DDR0_01_INT_MASK_ALL_OFF        0x00000000
 823
 824 #define DDR0_02                         0x02
 825 #define DDR0_02_MAX_CS_REG_MASK         0x02000000      /* Read only */
 826 #define DDR0_02_MAX_CS_REG_ENCODE(n)    ((((u32)(n))&0x2)<<24)
 827 #define DDR0_02_MAX_CS_REG_DECODE(n)    ((((u32)(n))>>24)&0x2)
 828 #define DDR0_02_MAX_COL_REG_MASK        0x000F0000      /* Read only */
 829 #define DDR0_02_MAX_COL_REG_ENCODE(n)   ((((u32)(n))&0xF)<<16)
 830 #define DDR0_02_MAX_COL_REG_DECODE(n)   ((((u32)(n))>>16)&0xF)
 831 #define DDR0_02_MAX_ROW_REG_MASK        0x00000F00      /* Read only */
 832 #define DDR0_02_MAX_ROW_REG_ENCODE(n)   ((((u32)(n))&0xF)<<8)
 833 #define DDR0_02_MAX_ROW_REG_DECODE(n)   ((((u32)(n))>>8)&0xF)
 834 #define DDR0_02_START_MASK              0x00000001
 835 #define DDR0_02_START_ENCODE(n)         ((((u32)(n))&0x1)<<0)
 836 #define DDR0_02_START_DECODE(n)         ((((u32)(n))>>0)&0x1)
 837 #define DDR0_02_START_OFF               0x00000000
 838 #define DDR0_02_START_ON                0x00000001
 839
 840 #define DDR0_03                         0x03
 841 #define DDR0_03_BSTLEN_MASK             0x07000000
 842 #define DDR0_03_BSTLEN_ENCODE(n)        ((((u32)(n))&0x7)<<24)
 843 #define DDR0_03_BSTLEN_DECODE(n)        ((((u32)(n))>>24)&0x7)
 844 #define DDR0_03_CASLAT_MASK             0x00070000
 845 #define DDR0_03_CASLAT_ENCODE(n)        ((((u32)(n))&0x7)<<16)
 846 #define DDR0_03_CASLAT_DECODE(n)        ((((u32)(n))>>16)&0x7)
 847 #define DDR0_03_CASLAT_LIN_MASK         0x00000F00
 848 #define DDR0_03_CASLAT_LIN_ENCODE(n)    ((((u32)(n))&0xF)<<8)
 849 #define DDR0_03_CASLAT_LIN_DECODE(n)    ((((u32)(n))>>8)&0xF)
 850 #define DDR0_03_INITAREF_MASK           0x0000000F
 851 #define DDR0_03_INITAREF_ENCODE(n)      ((((u32)(n))&0xF)<<0)
 852 #define DDR0_03_INITAREF_DECODE(n)      ((((u32)(n))>>0)&0xF)
 853
 854 #define DDR0_04                         0x04
 855 #define DDR0_04_TRC_MASK                0x1F000000
 856 #define DDR0_04_TRC_ENCODE(n)           ((((u32)(n))&0x1F)<<24)
 857 #define DDR0_04_TRC_DECODE(n)           ((((u32)(n))>>24)&0x1F)
 858 #define DDR0_04_TRRD_MASK               0x00070000
 859 #define DDR0_04_TRRD_ENCODE(n)          ((((u32)(n))&0x7)<<16)
 860 #define DDR0_04_TRRD_DECODE(n)          ((((u32)(n))>>16)&0x7)
 861 #define DDR0_04_TRTP_MASK               0x00000700
 862 #define DDR0_04_TRTP_ENCODE(n)          ((((u32)(n))&0x7)<<8)
 863 #define DDR0_04_TRTP_DECODE(n)          ((((u32)(n))>>8)&0x7)
 864
 865 #define DDR0_05                         0x05
 866 #define DDR0_05_TMRD_MASK               0x1F000000
 867 #define DDR0_05_TMRD_ENCODE(n)          ((((u32)(n))&0x1F)<<24)
 868 #define DDR0_05_TMRD_DECODE(n)          ((((u32)(n))>>24)&0x1F)
 869 #define DDR0_05_TEMRS_MASK              0x00070000
 870 #define DDR0_05_TEMRS_ENCODE(n)         ((((u32)(n))&0x7)<<16)
 871 #define DDR0_05_TEMRS_DECODE(n)         ((((u32)(n))>>16)&0x7)
 872 #define DDR0_05_TRP_MASK                0x00000F00
 873 #define DDR0_05_TRP_ENCODE(n)           ((((u32)(n))&0xF)<<8)
 874 #define DDR0_05_TRP_DECODE(n)           ((((u32)(n))>>8)&0xF)
 875 #define DDR0_05_TRAS_MIN_MASK           0x000000FF
 876 #define DDR0_05_TRAS_MIN_ENCODE(n)      ((((u32)(n))&0xFF)<<0)
 877 #define DDR0_05_TRAS_MIN_DECODE(n)      ((((u32)(n))>>0)&0xFF)
 878
 879 #define DDR0_06                         0x06
 880 #define DDR0_06_WRITEINTERP_MASK        0x01000000
 881 #define DDR0_06_WRITEINTERP_ENCODE(n)   ((((u32)(n))&0x1)<<24)
 882 #define DDR0_06_WRITEINTERP_DECODE(n)   ((((u32)(n))>>24)&0x1)
 883 #define DDR0_06_TWTR_MASK               0x00070000
 884 #define DDR0_06_TWTR_ENCODE(n)          ((((u32)(n))&0x7)<<16)
 885 #define DDR0_06_TWTR_DECODE(n)          ((((u32)(n))>>16)&0x7)
 886 #define DDR0_06_TDLL_MASK               0x0000FF00
 887 #define DDR0_06_TDLL_ENCODE(n)          ((((u32)(n))&0xFF)<<8)
 888 #define DDR0_06_TDLL_DECODE(n)          ((((u32)(n))>>8)&0xFF)
 889 #define DDR0_06_TRFC_MASK               0x0000007F
 890 #define DDR0_06_TRFC_ENCODE(n)          ((((u32)(n))&0x7F)<<0)
 891 #define DDR0_06_TRFC_DECODE(n)          ((((u32)(n))>>0)&0x7F)
 892
 893 #define DDR0_07                         0x07
 894 #define DDR0_07_NO_CMD_INIT_MASK        0x01000000
 895 #define DDR0_07_NO_CMD_INIT_ENCODE(n)   ((((u32)(n))&0x1)<<24)
 896 #define DDR0_07_NO_CMD_INIT_DECODE(n)   ((((u32)(n))>>24)&0x1)
 897 #define DDR0_07_TFAW_MASK               0x001F0000
 898 #define DDR0_07_TFAW_ENCODE(n)          ((((u32)(n))&0x1F)<<16)
 899 #define DDR0_07_TFAW_DECODE(n)          ((((u32)(n))>>16)&0x1F)
 900 #define DDR0_07_AUTO_REFRESH_MODE_MASK  0x00000100
 901 #define DDR0_07_AUTO_REFRESH_MODE_ENCODE(n) ((((u32)(n))&0x1)<<8)
 902 #define DDR0_07_AUTO_REFRESH_MODE_DECODE(n) ((((u32)(n))>>8)&0x1)
 903 #define DDR0_07_AREFRESH_MASK           0x00000001
 904 #define DDR0_07_AREFRESH_ENCODE(n)      ((((u32)(n))&0x1)<<0)
 905 #define DDR0_07_AREFRESH_DECODE(n)      ((((u32)(n))>>0)&0x1)
 906
 907 #define DDR0_08                         0x08
 908 #define DDR0_08_WRLAT_MASK              0x07000000
 909 #define DDR0_08_WRLAT_ENCODE(n)         ((((u32)(n))&0x7)<<24)
 910 #define DDR0_08_WRLAT_DECODE(n)         ((((u32)(n))>>24)&0x7)
 911 #define DDR0_08_TCPD_MASK               0x00FF0000
 912 #define DDR0_08_TCPD_ENCODE(n)          ((((u32)(n))&0xFF)<<16)
 913 #define DDR0_08_TCPD_DECODE(n)          ((((u32)(n))>>16)&0xFF)
 914 #define DDR0_08_DQS_N_EN_MASK           0x00000100
 915 #define DDR0_08_DQS_N_EN_ENCODE(n)      ((((u32)(n))&0x1)<<8)
 916 #define DDR0_08_DQS_N_EN_DECODE(n)      ((((u32)(n))>>8)&0x1)
 917 #define DDR0_08_DDRII_SDRAM_MODE_MASK   0x00000001
 918 #define DDR0_08_DDRII_ENCODE(n)         ((((u32)(n))&0x1)<<0)
 919 #define DDR0_08_DDRII_DECODE(n)         ((((u32)(n))>>0)&0x1)
 920
 921 #define DDR0_09                         0x09
 922 #define DDR0_09_OCD_ADJUST_PDN_CS_0_MASK 0x1F000000
 923 #define DDR0_09_OCD_ADJUST_PDN_CS_0_ENCODE(n) ((((u32)(n))&0x1F)<<24)
 924 #define DDR0_09_OCD_ADJUST_PDN_CS_0_DECODE(n) ((((u32)(n))>>24)&0x1F)
 925 #define DDR0_09_RTT_0_MASK              0x00030000
 926 #define DDR0_09_RTT_0_ENCODE(n)         ((((u32)(n))&0x3)<<16)
 927 #define DDR0_09_RTT_0_DECODE(n)         ((((u32)(n))>>16)&0x3)
 928 #define DDR0_09_WR_DQS_SHIFT_BYPASS_MASK  0x00007F00
 929 #define DDR0_09_WR_DQS_SHIFT_BYPASS_ENCODE(n) ((((u32)(n))&0x7F)<<8)
 930 #define DDR0_09_WR_DQS_SHIFT_BYPASS_DECODE(n) ((((u32)(n))>>8)&0x7F)
 931 #define DDR0_09_WR_DQS_SHIFT_MASK       0x0000007F
 932 #define DDR0_09_WR_DQS_SHIFT_ENCODE(n)  ((((u32)(n))&0x7F)<<0)
 933 #define DDR0_09_WR_DQS_SHIFT_DECODE(n)  ((((u32)(n))>>0)&0x7F)
 934
 935 #define DDR0_10                         0x0A
 936 #define DDR0_10_WRITE_MODEREG_MASK      0x00010000      /* Write only */
 937 #define DDR0_10_WRITE_MODEREG_ENCODE(n) ((((u32)(n))&0x1)<<16)
 938 #define DDR0_10_WRITE_MODEREG_DECODE(n) ((((u32)(n))>>16)&0x1)
 939 #define DDR0_10_CS_MAP_MASK             0x00000300
 940 #define DDR0_10_CS_MAP_NO_MEM           0x00000000
 941 #define DDR0_10_CS_MAP_RANK0_INSTALLED  0x00000100
 942 #define DDR0_10_CS_MAP_RANK1_INSTALLED  0x00000200
 943 #define DDR0_10_CS_MAP_ENCODE(n)        ((((u32)(n))&0x3)<<8)
 944 #define DDR0_10_CS_MAP_DECODE(n)        ((((u32)(n))>>8)&0x3)
 945 #define DDR0_10_OCD_ADJUST_PUP_CS_0_MASK  0x0000001F
 946 #define DDR0_10_OCD_ADJUST_PUP_CS_0_ENCODE(n) ((((u32)(n))&0x1F)<<0)
 947 #define DDR0_10_OCD_ADJUST_PUP_CS_0_DECODE(n) ((((u32)(n))>>0)&0x1F)
 948
 949 #define DDR0_11                         0x0B
 950 #define DDR0_11_SREFRESH_MASK           0x01000000
 951 #define DDR0_11_SREFRESH_ENCODE(n)      ((((u32)(n))&0x1)<<24)
 952 #define DDR0_11_SREFRESH_DECODE(n)      ((((u32)(n))>>24)&0x1F)
 953 #define DDR0_11_TXSNR_MASK              0x00FF0000
 954 #define DDR0_11_TXSNR_ENCODE(n)         ((((u32)(n))&0xFF)<<16)
 955 #define DDR0_11_TXSNR_DECODE(n)         ((((u32)(n))>>16)&0xFF)
 956 #define DDR0_11_TXSR_MASK               0x0000FF00
 957 #define DDR0_11_TXSR_ENCODE(n)          ((((u32)(n))&0xFF)<<8)
 958 #define DDR0_11_TXSR_DECODE(n)          ((((u32)(n))>>8)&0xFF)
 959
 960 #define DDR0_12                         0x0C
 961 #define DDR0_12_TCKE_MASK               0x0000007
 962 #define DDR0_12_TCKE_ENCODE(n)          ((((u32)(n))&0x7)<<0)
 963 #define DDR0_12_TCKE_DECODE(n)          ((((u32)(n))>>0)&0x7)
 964
 965 #define DDR0_14                         0x0E
 966 #define DDR0_14_DLL_BYPASS_MODE_MASK    0x01000000
 967 #define DDR0_14_DLL_BYPASS_MODE_ENCODE(n) ((((u32)(n))&0x1)<<24)
 968 #define DDR0_14_DLL_BYPASS_MODE_DECODE(n) ((((u32)(n))>>24)&0x1)
 969 #define DDR0_14_REDUC_MASK              0x00010000
 970 #define DDR0_14_REDUC_64BITS            0x00000000
 971 #define DDR0_14_REDUC_32BITS            0x00010000
 972 #define DDR0_14_REDUC_ENCODE(n)         ((((u32)(n))&0x1)<<16)
 973 #define DDR0_14_REDUC_DECODE(n)         ((((u32)(n))>>16)&0x1)
 974 #define DDR0_14_REG_DIMM_ENABLE_MASK    0x00000100
 975 #define DDR0_14_REG_DIMM_ENABLE_ENCODE(n) ((((u32)(n))&0x1)<<8)
 976 #define DDR0_14_REG_DIMM_ENABLE_DECODE(n) ((((u32)(n))>>8)&0x1)
 977
 978 #define DDR0_17                         0x11
 979 #define DDR0_17_DLL_DQS_DELAY_0_MASK    0x7F000000
 980 #define DDR0_17_DLL_DQS_DELAY_0_ENCODE(n) ((((u32)(n))&0x7F)<<24)
 981 #define DDR0_17_DLL_DQS_DELAY_0_DECODE(n) ((((u32)(n))>>24)&0x7F)
 982 #define DDR0_17_DLLLOCKREG_MASK         0x00010000      /* Read only */
 983 #define DDR0_17_DLLLOCKREG_LOCKED       0x00010000
 984 #define DDR0_17_DLLLOCKREG_UNLOCKED     0x00000000
 985 #define DDR0_17_DLLLOCKREG_ENCODE(n)    ((((u32)(n))&0x1)<<16)
 986 #define DDR0_17_DLLLOCKREG_DECODE(n)    ((((u32)(n))>>16)&0x1)
 987 #define DDR0_17_DLL_LOCK_MASK           0x00007F00      /* Read only */
 988 #define DDR0_17_DLL_LOCK_ENCODE(n)      ((((u32)(n))&0x7F)<<8)
 989 #define DDR0_17_DLL_LOCK_DECODE(n)      ((((u32)(n))>>8)&0x7F)
 990
 991 #define DDR0_18                         0x12
 992 #define DDR0_18_DLL_DQS_DELAY_X_MASK    0x7F7F7F7F
 993 #define DDR0_18_DLL_DQS_DELAY_4_MASK    0x7F000000
 994 #define DDR0_18_DLL_DQS_DELAY_4_ENCODE(n) ((((u32)(n))&0x7F)<<24)
 995 #define DDR0_18_DLL_DQS_DELAY_4_DECODE(n) ((((u32)(n))>>24)&0x7F)
 996 #define DDR0_18_DLL_DQS_DELAY_3_MASK    0x007F0000
 997 #define DDR0_18_DLL_DQS_DELAY_3_ENCODE(n) ((((u32)(n))&0x7F)<<16)
 998 #define DDR0_18_DLL_DQS_DELAY_3_DECODE(n) ((((u32)(n))>>16)&0x7F)
 999 #define DDR0_18_DLL_DQS_DELAY_2_MASK    0x00007F00
1000 #define DDR0_18_DLL_DQS_DELAY_2_ENCODE(n) ((((u32)(n))&0x7F)<<8)
1001 #define DDR0_18_DLL_DQS_DELAY_2_DECODE(n) ((((u32)(n))>>8)&0x7F)
1002 #define DDR0_18_DLL_DQS_DELAY_1_MASK    0x0000007F
1003 #define DDR0_18_DLL_DQS_DELAY_1_ENCODE(n) ((((u32)(n))&0x7F)<<0)
1004 #define DDR0_18_DLL_DQS_DELAY_1_DECODE(n) ((((u32)(n))>>0)&0x7F)
1005
1006 #define DDR0_19                         0x13
1007 #define DDR0_19_DLL_DQS_DELAY_X_MASK    0x7F7F7F7F
1008 #define DDR0_19_DLL_DQS_DELAY_8_MASK    0x7F000000
1009 #define DDR0_19_DLL_DQS_DELAY_8_ENCODE(n) ((((u32)(n))&0x7F)<<24)
1010 #define DDR0_19_DLL_DQS_DELAY_8_DECODE(n) ((((u32)(n))>>24)&0x7F)
1011 #define DDR0_19_DLL_DQS_DELAY_7_MASK    0x007F0000
1012 #define DDR0_19_DLL_DQS_DELAY_7_ENCODE(n) ((((u32)(n))&0x7F)<<16)
1013 #define DDR0_19_DLL_DQS_DELAY_7_DECODE(n) ((((u32)(n))>>16)&0x7F)
1014 #define DDR0_19_DLL_DQS_DELAY_6_MASK    0x00007F00
1015 #define DDR0_19_DLL_DQS_DELAY_6_ENCODE(n) ((((u32)(n))&0x7F)<<8)
1016 #define DDR0_19_DLL_DQS_DELAY_6_DECODE(n) ((((u32)(n))>>8)&0x7F)
1017 #define DDR0_19_DLL_DQS_DELAY_5_MASK    0x0000007F
1018 #define DDR0_19_DLL_DQS_DELAY_5_ENCODE(n) ((((u32)(n))&0x7F)<<0)
1019 #define DDR0_19_DLL_DQS_DELAY_5_DECODE(n) ((((u32)(n))>>0)&0x7F)
1020
1021 #define DDR0_20                         0x14
1022 #define DDR0_20_DLL_DQS_BYPASS_3_MASK   0x7F000000
1023 #define DDR0_20_DLL_DQS_BYPASS_3_ENCODE(n) ((((u32)(n))&0x7F)<<24)
1024 #define DDR0_20_DLL_DQS_BYPASS_3_DECODE(n) ((((u32)(n))>>24)&0x7F)
1025 #define DDR0_20_DLL_DQS_BYPASS_2_MASK   0x007F0000
1026 #define DDR0_20_DLL_DQS_BYPASS_2_ENCODE(n) ((((u32)(n))&0x7F)<<16)
1027 #define DDR0_20_DLL_DQS_BYPASS_2_DECODE(n) ((((u32)(n))>>16)&0x7F)
1028 #define DDR0_20_DLL_DQS_BYPASS_1_MASK   0x00007F00
1029 #define DDR0_20_DLL_DQS_BYPASS_1_ENCODE(n) ((((u32)(n))&0x7F)<<8)
1030 #define DDR0_20_DLL_DQS_BYPASS_1_DECODE(n) ((((u32)(n))>>8)&0x7F)
1031 #define DDR0_20_DLL_DQS_BYPASS_0_MASK   0x0000007F
1032 #define DDR0_20_DLL_DQS_BYPASS_0_ENCODE(n) ((((u32)(n))&0x7F)<<0)
1033 #define DDR0_20_DLL_DQS_BYPASS_0_DECODE(n) ((((u32)(n))>>0)&0x7F)
1034
1035 #define DDR0_21                         0x15
1036 #define DDR0_21_DLL_DQS_BYPASS_7_MASK   0x7F000000
1037 #define DDR0_21_DLL_DQS_BYPASS_7_ENCODE(n) ((((u32)(n))&0x7F)<<24)
1038 #define DDR0_21_DLL_DQS_BYPASS_7_DECODE(n) ((((u32)(n))>>24)&0x7F)
1039 #define DDR0_21_DLL_DQS_BYPASS_6_MASK   0x007F0000
1040 #define DDR0_21_DLL_DQS_BYPASS_6_ENCODE(n) ((((u32)(n))&0x7F)<<16)
1041 #define DDR0_21_DLL_DQS_BYPASS_6_DECODE(n) ((((u32)(n))>>16)&0x7F)
1042 #define DDR0_21_DLL_DQS_BYPASS_5_MASK   0x00007F00
1043 #define DDR0_21_DLL_DQS_BYPASS_5_ENCODE(n) ((((u32)(n))&0x7F)<<8)
1044 #define DDR0_21_DLL_DQS_BYPASS_5_DECODE(n) ((((u32)(n))>>8)&0x7F)
1045 #define DDR0_21_DLL_DQS_BYPASS_4_MASK   0x0000007F
1046 #define DDR0_21_DLL_DQS_BYPASS_4_ENCODE(n) ((((u32)(n))&0x7F)<<0)
1047 #define DDR0_21_DLL_DQS_BYPASS_4_DECODE(n) ((((u32)(n))>>0)&0x7F)
1048
1049 #define DDR0_22                         0x16
1050 #define DDR0_22_CTRL_RAW_MASK           0x03000000
1051 #define DDR0_22_CTRL_RAW_ECC_DISABLE    0x00000000
1052 #define DDR0_22_CTRL_RAW_ECC_CHECK_ONLY 0x01000000
1053 #define DDR0_22_CTRL_RAW_NO_ECC_RAM     0x02000000
1054 #define DDR0_22_CTRL_RAW_ECC_ENABLE     0x03000000
1055 #define DDR0_22_CTRL_RAW_ENCODE(n)      ((((u32)(n))&0x3)<<24)
1056 #define DDR0_22_CTRL_RAW_DECODE(n)      ((((u32)(n))>>24)&0x3)
1057 #define DDR0_22_DQS_OUT_SHIFT_BYPASS_MASK 0x007F0000
1058 #define DDR0_22_DQS_OUT_SHIFT_BYPASS_ENCODE(n) ((((u32)(n))&0x7F)<<16)
1059 #define DDR0_22_DQS_OUT_SHIFT_BYPASS_DECODE(n) ((((u32)(n))>>16)&0x7F)
1060 #define DDR0_22_DQS_OUT_SHIFT_MASK      0x00007F00
1061 #define DDR0_22_DQS_OUT_SHIFT_ENCODE(n) ((((u32)(n))&0x7F)<<8)
1062 #define DDR0_22_DQS_OUT_SHIFT_DECODE(n) ((((u32)(n))>>8)&0x7F)
1063 #define DDR0_22_DLL_DQS_BYPASS_8_MASK   0x0000007F
1064 #define DDR0_22_DLL_DQS_BYPASS_8_ENCODE(n) ((((u32)(n))&0x7F)<<0)
1065 #define DDR0_22_DLL_DQS_BYPASS_8_DECODE(n) ((((u32)(n))>>0)&0x7F)
1066
1067 #define DDR0_23                         0x17
1068 #define DDR0_23_ODT_RD_MAP_CS0_MASK     0x03000000
1069 #define DDR0_23_ODT_RD_MAP_CS0_ENCODE(n) ((((u32)(n))&0x3)<<24)
1070 #define DDR0_23_ODT_RD_MAP_CS0_DECODE(n) ((((u32)(n))>>24)&0x3)
1071 #define DDR0_23_ECC_C_SYND_MASK         0x00FF0000      /* Read only */
1072 #define DDR0_23_ECC_C_SYND_ENCODE(n)    ((((u32)(n))&0xFF)<<16)
1073 #define DDR0_23_ECC_C_SYND_DECODE(n)    ((((u32)(n))>>16)&0xFF)
1074 #define DDR0_23_ECC_U_SYND_MASK         0x0000FF00      /* Read only */
1075 #define DDR0_23_ECC_U_SYND_ENCODE(n)    ((((u32)(n))&0xFF)<<8)
1076 #define DDR0_23_ECC_U_SYND_DECODE(n)    ((((u32)(n))>>8)&0xFF)
1077 #define DDR0_23_FWC_MASK                0x00000001      /* Write only */
1078 #define DDR0_23_FWC_ENCODE(n)           ((((u32)(n))&0x1)<<0)
1079 #define DDR0_23_FWC_DECODE(n)           ((((u32)(n))>>0)&0x1)
1080
1081 #define DDR0_24                         0x18
1082 #define DDR0_24_RTT_PAD_TERMINATION_MASK 0x03000000
1083 #define DDR0_24_RTT_PAD_TERMINATION_ENCODE(n) ((((u32)(n))&0x3)<<24)
1084 #define DDR0_24_RTT_PAD_TERMINATION_DECODE(n) ((((u32)(n))>>24)&0x3)
1085 #define DDR0_24_ODT_WR_MAP_CS1_MASK     0x00030000
1086 #define DDR0_24_ODT_WR_MAP_CS1_ENCODE(n) ((((u32)(n))&0x3)<<16)
1087 #define DDR0_24_ODT_WR_MAP_CS1_DECODE(n) ((((u32)(n))>>16)&0x3)
1088 #define DDR0_24_ODT_RD_MAP_CS1_MASK     0x00000300
1089 #define DDR0_24_ODT_RD_MAP_CS1_ENCODE(n) ((((u32)(n))&0x3)<<8)
1090 #define DDR0_24_ODT_RD_MAP_CS1_DECODE(n) ((((u32)(n))>>8)&0x3)
1091 #define DDR0_24_ODT_WR_MAP_CS0_MASK     0x00000003
1092 #define DDR0_24_ODT_WR_MAP_CS0_ENCODE(n) ((((u32)(n))&0x3)<<0)
1093 #define DDR0_24_ODT_WR_MAP_CS0_DECODE(n) ((((u32)(n))>>0)&0x3)
1094
1095 #define DDR0_25                         0x19
1096 #define DDR0_25_VERSION_MASK            0xFFFF0000      /* Read only */
1097 #define DDR0_25_VERSION_ENCODE(n)       ((((u32)(n))&0xFFFF)<<16)
1098 #define DDR0_25_VERSION_DECODE(n)       ((((u32)(n))>>16)&0xFFFF)
1099 #define DDR0_25_OUT_OF_RANGE_LENGTH_MASK  0x000003FF    /* Read only */
1100 #define DDR0_25_OUT_OF_RANGE_LENGTH_ENCODE(n) ((((u32)(n))&0x3FF)<<0)
1101 #define DDR0_25_OUT_OF_RANGE_LENGTH_DECODE(n) ((((u32)(n))>>0)&0x3FF)
1102
1103 #define DDR0_26                         0x1A
1104 #define DDR0_26_TRAS_MAX_MASK           0xFFFF0000
1105 #define DDR0_26_TRAS_MAX_ENCODE(n)      ((((u32)(n))&0xFFFF)<<16)
1106 #define DDR0_26_TRAS_MAX_DECODE(n)      ((((u32)(n))>>16)&0xFFFF)
1107 #define DDR0_26_TREF_MASK               0x00003FFF
1108 #define DDR0_26_TREF_ENCODE(n)          ((((u32)(n))&0x3FFF)<<0)
1109 #define DDR0_26_TREF_DECODE(n)          ((((u32)(n))>>0)&0x3FFF)
1110
1111 #define DDR0_27                         0x1B
1112 #define DDR0_27_EMRS_DATA_MASK          0x3FFF0000
1113 #define DDR0_27_EMRS_DATA_ENCODE(n)     ((((u32)(n))&0x3FFF)<<16)
1114 #define DDR0_27_EMRS_DATA_DECODE(n)     ((((u32)(n))>>16)&0x3FFF)
1115 #define DDR0_27_TINIT_MASK              0x0000FFFF
1116 #define DDR0_27_TINIT_ENCODE(n)         ((((u32)(n))&0xFFFF)<<0)
1117 #define DDR0_27_TINIT_DECODE(n)         ((((u32)(n))>>0)&0xFFFF)
1118
1119 #define DDR0_28                         0x1C
1120 #define DDR0_28_EMRS3_DATA_MASK         0x3FFF0000
1121 #define DDR0_28_EMRS3_DATA_ENCODE(n)    ((((u32)(n))&0x3FFF)<<16)
1122 #define DDR0_28_EMRS3_DATA_DECODE(n)    ((((u32)(n))>>16)&0x3FFF)
1123 #define DDR0_28_EMRS2_DATA_MASK         0x00003FFF
1124 #define DDR0_28_EMRS2_DATA_ENCODE(n)    ((((u32)(n))&0x3FFF)<<0)
1125 #define DDR0_28_EMRS2_DATA_DECODE(n)    ((((u32)(n))>>0)&0x3FFF)
1126
1127 #define DDR0_31                         0x1F
1128 #define DDR0_31_XOR_CHECK_BITS_MASK     0x0000FFFF
1129 #define DDR0_31_XOR_CHECK_BITS_ENCODE(n) ((((u32)(n))&0xFFFF)<<0)
1130 #define DDR0_31_XOR_CHECK_BITS_DECODE(n) ((((u32)(n))>>0)&0xFFFF)
1131
1132 #define DDR0_32                         0x20
1133 #define DDR0_32_OUT_OF_RANGE_ADDR_MASK  0xFFFFFFFF      /* Read only */
1134 #define DDR0_32_OUT_OF_RANGE_ADDR_ENCODE(n) ((((u32)(n))&0xFFFFFFFF)<<0)
1135 #define DDR0_32_OUT_OF_RANGE_ADDR_DECODE(n) ((((u32)(n))>>0)&0xFFFFFFFF)
1136
1137 #define DDR0_33                         0x21
1138 #define DDR0_33_OUT_OF_RANGE_ADDR_MASK  0x00000001      /* Read only */
1139 #define DDR0_33_OUT_OF_RANGE_ADDR_ENCODE(n) ((((u32)(n))&0x1)<<0)
1140 #define DDR0_33_OUT_OF_RANGE_ADDR_DECODE(n) ((((u32)(n))>>0)&0x1)
1141
1142 #define DDR0_34                         0x22
1143 #define DDR0_34_ECC_U_ADDR_MASK         0xFFFFFFFF      /* Read only */
1144 #define DDR0_34_ECC_U_ADDR_ENCODE(n)    ((((u32)(n))&0xFFFFFFFF)<<0)
1145 #define DDR0_34_ECC_U_ADDR_DECODE(n)    ((((u32)(n))>>0)&0xFFFFFFFF)
1146
1147 #define DDR0_35                         0x23
1148 #define DDR0_35_ECC_U_ADDR_MASK         0x00000001      /* Read only */
1149 #define DDR0_35_ECC_U_ADDR_ENCODE(n)    ((((u32)(n))&0x1)<<0)
1150 #define DDR0_35_ECC_U_ADDR_DECODE(n)    ((((u32)(n))>>0)&0x1)
1151
1152 #define DDR0_36                         0x24
1153 #define DDR0_36_ECC_U_DATA_MASK         0xFFFFFFFF      /* Read only */
1154 #define DDR0_36_ECC_U_DATA_ENCODE(n)    ((((u32)(n))&0xFFFFFFFF)<<0)
1155 #define DDR0_36_ECC_U_DATA_DECODE(n)    ((((u32)(n))>>0)&0xFFFFFFFF)
1156
1157 #define DDR0_37                         0x25
1158 #define DDR0_37_ECC_U_DATA_MASK         0xFFFFFFFF      /* Read only */
1159 #define DDR0_37_ECC_U_DATA_ENCODE(n)    ((((u32)(n))&0xFFFFFFFF)<<0)
1160 #define DDR0_37_ECC_U_DATA_DECODE(n)    ((((u32)(n))>>0)&0xFFFFFFFF)
1161
1162 #define DDR0_38                         0x26
1163 #define DDR0_38_ECC_C_ADDR_MASK         0xFFFFFFFF      /* Read only */
1164 #define DDR0_38_ECC_C_ADDR_ENCODE(n)    ((((u32)(n))&0xFFFFFFFF)<<0)
1165 #define DDR0_38_ECC_C_ADDR_DECODE(n)    ((((u32)(n))>>0)&0xFFFFFFFF)
1166
1167 #define DDR0_39                         0x27
1168 #define DDR0_39_ECC_C_ADDR_MASK         0x00000001      /* Read only */
1169 #define DDR0_39_ECC_C_ADDR_ENCODE(n)    ((((u32)(n))&0x1)<<0)
1170 #define DDR0_39_ECC_C_ADDR_DECODE(n)    ((((u32)(n))>>0)&0x1)
1171
1172 #define DDR0_40                         0x28
1173 #define DDR0_40_ECC_C_DATA_MASK         0xFFFFFFFF      /* Read only */
1174 #define DDR0_40_ECC_C_DATA_ENCODE(n)    ((((u32)(n))&0xFFFFFFFF)<<0)
1175 #define DDR0_40_ECC_C_DATA_DECODE(n)    ((((u32)(n))>>0)&0xFFFFFFFF)
1176
1177 #define DDR0_41                         0x29
1178 #define DDR0_41_ECC_C_DATA_MASK         0xFFFFFFFF      /* Read only */
1179 #define DDR0_41_ECC_C_DATA_ENCODE(n)    ((((u32)(n))&0xFFFFFFFF)<<0)
1180 #define DDR0_41_ECC_C_DATA_DECODE(n)    ((((u32)(n))>>0)&0xFFFFFFFF)
1181
1182 #define DDR0_42                         0x2A
1183 #define DDR0_42_ADDR_PINS_MASK          0x07000000
1184 #define DDR0_42_ADDR_PINS_ENCODE(n)     ((((u32)(n))&0x7)<<24)
1185 #define DDR0_42_ADDR_PINS_DECODE(n)     ((((u32)(n))>>24)&0x7)
1186 #define DDR0_42_CASLAT_LIN_GATE_MASK    0x0000000F
1187 #define DDR0_42_CASLAT_LIN_GATE_ENCODE(n) ((((u32)(n))&0xF)<<0)
1188 #define DDR0_42_CASLAT_LIN_GATE_DECODE(n) ((((u32)(n))>>0)&0xF)
1189
1190 #define DDR0_43                         0x2B
1191 #define DDR0_43_TWR_MASK                0x07000000
1192 #define DDR0_43_TWR_ENCODE(n)           ((((u32)(n))&0x7)<<24)
1193 #define DDR0_43_TWR_DECODE(n)           ((((u32)(n))>>24)&0x7)
1194 #define DDR0_43_APREBIT_MASK            0x000F0000
1195 #define DDR0_43_APREBIT_ENCODE(n)       ((((u32)(n))&0xF)<<16)
1196 #define DDR0_43_APREBIT_DECODE(n)       ((((u32)(n))>>16)&0xF)
1197 #define DDR0_43_COLUMN_SIZE_MASK        0x00000700
1198 #define DDR0_43_COLUMN_SIZE_ENCODE(n)   ((((u32)(n))&0x7)<<8)
1199 #define DDR0_43_COLUMN_SIZE_DECODE(n)   ((((u32)(n))>>8)&0x7)
1200 #define DDR0_43_EIGHT_BANK_MODE_MASK    0x00000001
1201 #define DDR0_43_EIGHT_BANK_MODE_8_BANKS 0x00000001
1202 #define DDR0_43_EIGHT_BANK_MODE_4_BANKS 0x00000000
1203 #define DDR0_43_EIGHT_BANK_MODE_ENCODE(n) ((((u32)(n))&0x1)<<0)
1204 #define DDR0_43_EIGHT_BANK_MODE_DECODE(n) ((((u32)(n))>>0)&0x1)
1205
1206 #define DDR0_44                         0x2C
1207 #define DDR0_44_TRCD_MASK               0x000000FF
1208 #define DDR0_44_TRCD_ENCODE(n)          ((((u32)(n))&0xFF)<<0)
1209 #define DDR0_44_TRCD_DECODE(n)          ((((u32)(n))>>0)&0xFF)
1210
1211 #endif /* CONFIG_SDRAM_PPC4xx_DENALI_DDR2 */
1212
1213 #endif /* _PPC4xx_SDRAM_H_ */