git.sur5r.net Git - u-boot/blob - include/configs/BUBINGA405EP.h

   1 /*
   2  * (C) Copyright 2000, 2001
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /* Debug options */
  32 /*#define __DEBUG_START_FROM_SRAM__ */
  33
  34
  35
  36 /*
  37  * High Level Configuration Options
  38  * (easy to change)
  39  */
  40
  41 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
  42 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
  43 #define CONFIG_BUBINGA405EP     1       /* ...on a BUBINGA405EP board   */
  44
  45 #define CONFIG_BOARD_PRE_INIT   1       /* Call board_pre_init  */
  46
  47 #define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
  48
  49 #define CONFIG_NO_SERIAL_EEPROM
  50 /*#undef CONFIG_NO_SERIAL_EEPROM*/
  51 /*----------------------------------------------------------------------------*/
  52 /*----------------------------------------------------------------------------*/
  53 /*----------------------------------------------------------------------------*/
  54 #ifdef CONFIG_NO_SERIAL_EEPROM
  55
  56 /*
  57 !-------------------------------------------------------------------------------
  58 ! Defines for entry options.
  59 ! Note: Because the 405EP SDRAM controller does not support ECC, ECC DIMMs that
  60 !       are plugged in the board will be utilized as non-ECC DIMMs.
  61 !-------------------------------------------------------------------------------
  62 */
  63 #define        AUTO_MEMORY_CONFIG
  64 #define        DIMM_READ_ADDR 0xAB
  65 #define        DIMM_WRITE_ADDR 0xAA
  66
  67 /*
  68 !-------------------------------------------------------------------------------
  69 ! PLL settings for 266MHz CPU, 133MHz PLB/SDRAM, 66MHz EBC, 33MHz PCI,
  70 ! assuming a 33MHz input clock to the 405EP from the C9531.
  71 !-------------------------------------------------------------------------------
  72 */
  73 #define PLLMR0_DEFAULT   PLLMR0_266_133_66
  74 #define PLLMR1_DEFAULT   PLLMR1_266_133_66
  75
  76 #endif
  77 /*----------------------------------------------------------------------------*/
  78 /*----------------------------------------------------------------------------*/
  79 /*----------------------------------------------------------------------------*/
  80
  81 /*#define CFG_ENV_IS_IN_FLASH     1*/   /* use FLASH for environment vars       */
  82 #define CFG_ENV_IS_IN_NVRAM     1       /* use NVRAM for environment vars       */
  83
  84 #ifdef CFG_ENV_IS_IN_NVRAM
  85 #undef CFG_ENV_IS_IN_FLASH
  86 #else
  87 #ifdef CFG_ENV_IS_IN_FLASH
  88 #undef CFG_ENV_IS_IN_NVRAM
  89 #endif
  90 #endif
  91
  92 #define CONFIG_BAUDRATE         115200
  93 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
  94
  95 #if 1
  96 #define CONFIG_BOOTCOMMAND      "" /* autoboot command  */
  97 #else
  98 #define CONFIG_BOOTCOMMAND      "bootp" /* autoboot command             */
  99 #endif
 100
 101 /* Size (bytes) of interrupt driven serial port buffer.
 102  * Set to 0 to use polling instead of interrupts.
 103  * Setting to 0 will also disable RTS/CTS handshaking.
 104  */
 105 #if 0
 106 #define CONFIG_SERIAL_SOFTWARE_FIFO 4000
 107 #else
 108 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
 109 #endif
 110
 111 #if 0
 112 #define CONFIG_BOOTARGS         "root=/dev/nfs "                        \
 113     "ip=192.168.2.176:192.168.2.190:192.168.2.79:255.255.255.0 "        \
 114     "nfsroot=192.168.2.190:/home/stefan/cpci405/target_ftest4"
 115 #else
 116 #define CONFIG_BOOTARGS         "root=/dev/hda1 "                       \
 117    "ip=192.168.2.176:192.168.2.190:192.168.2.79:255.255.255.0"
 118
 119 #endif
 120
 121 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 122 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
 123
 124 #define CONFIG_MII              1       /* MII PHY management           */
 125 #define CONFIG_PHY_ADDR         1       /* PHY address                  */
 126
 127 #define CONFIG_RTC_DS174x       1       /* use DS1743 RTC in Bubinga    */
 128
 129 /*
 130 #ifndef __DEBUG_START_FROM_SRAM__
 131 #define CONFIG_COMMANDS        (CONFIG_CMD_DFL  | \
 132                                 CFG_CMD_PCI     | \
 133                                 CFG_CMD_IRQ     | \
 134                                 CFG_CMD_KGDB    | \
 135                                 CFG_CMD_DHCP    | \
 136                                 CFG_CMD_DATE    | \
 137                                 CFG_CMD_BEDBUG  | \
 138                                 CFG_CMD_ELF     )
 139 #else
 140 #define CONFIG_COMMANDS        (CONFIG_CMD_DFL  | \
 141                                 CFG_CMD_PCI     | \
 142                                 CFG_CMD_IRQ     | \
 143                                 CFG_CMD_KGDB    | \
 144                                 CFG_CMD_DHCP    | \
 145                                 CFG_CMD_DATE    | \
 146                                 CFG_CMD_DATE    | \
 147                                 CFG_CMD_ELF     )
 148 #endif
 149 */
 150
 151 #define CONFIG_COMMANDS        (CONFIG_CMD_DFL  | \
 152                                 CFG_CMD_PCI     | \
 153                                 CFG_CMD_IRQ     | \
 154                                 CFG_CMD_KGDB    | \
 155                                 CFG_CMD_DHCP    | \
 156                                 CFG_CMD_DATE    | \
 157                                 CFG_CMD_DATE    | \
 158                                 CFG_CMD_ELF     )
 159
 160 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 161 #include <cmd_confdefs.h>
 162
 163 #undef CONFIG_WATCHDOG                  /* watchdog disabled            */
 164
 165 #define CONFIG_SPD_EEPROM      1       /* use SPD EEPROM for setup    */
 166
 167 /*
 168  * Miscellaneous configurable options
 169  */
 170 #define CFG_LONGHELP                    /* undef to save memory         */
 171 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
 172 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 173 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 174 #else
 175 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 176 #endif
 177 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 178 #define CFG_MAXARGS     16              /* max number of command args   */
 179 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 180
 181 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 182 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 183
 184 /*
 185  * If CFG_EXT_SERIAL_CLOCK, then the UART divisor is 1.
 186  * If CFG_405_UART_ERRATA_59, then UART divisor is 31.
 187  * Otherwise, UART divisor is determined by CPU Clock and CFG_BASE_BAUD value.
 188  * The Linux BASE_BAUD define should match this configuration.
 189  *    baseBaud = cpuClock/(uartDivisor*16)
 190  * If CFG_405_UART_ERRATA_59 and 200MHz CPU clock,
 191  * set Linux BASE_BAUD to 403200.
 192  */
 193 #undef  CFG_EXT_SERIAL_CLOCK           /* external serial clock */
 194 #undef  CFG_405_UART_ERRATA_59         /* 405GP/CR Rev. D silicon */
 195 #define CFG_BASE_BAUD       691200
 196
 197 /* The following table includes the supported baudrates */
 198 #define CFG_BAUDRATE_TABLE  \
 199     {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200, 230400}
 200
 201 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 202 #define CFG_EXTBDINFO           1       /* To use extended board_into (bd_t) */
 203
 204 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 205
 206 #define CONFIG_HARD_I2C         1       /* I2C with hardware support    */
 207 #undef  CONFIG_SOFT_I2C                 /* I2C bit-banged               */
 208 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 209 #define CFG_I2C_SLAVE           0x7F
 210
 211
 212 /*-----------------------------------------------------------------------
 213  * PCI stuff
 214  *-----------------------------------------------------------------------
 215  */
 216 #define PCI_HOST_ADAPTER 0              /* configure ar pci adapter     */
 217 #define PCI_HOST_FORCE  1               /* configure as pci host        */
 218 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 219
 220 #define CONFIG_PCI                      /* include pci support          */
 221 #define CONFIG_PCI_HOST PCI_HOST_FORCE  /* select pci host function     */
 222 #define CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 223                                         /* resource configuration       */
 224
 225 #define CFG_PCI_SUBSYS_VENDORID 0x0000  /* PCI Vendor ID: to-do!!!      */
 226 #define CFG_PCI_SUBSYS_DEVICEID 0x0000  /* PCI Device ID: to-do!!!      */
 227 #define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
 228 #define CFG_PCI_PTM1MS  0x80000001      /* 2GB, enable hard-wired to 1  */
 229 #define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
 230 #define CFG_PCI_PTM2LA  0x00000000      /* disabled                     */
 231 #define CFG_PCI_PTM2MS  0x00000000      /* disabled                     */
 232 #define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
 233
 234 /*-----------------------------------------------------------------------
 235  * External peripheral base address
 236  *-----------------------------------------------------------------------
 237  */
 238 #undef  CONFIG_IDE_LED                  /* no led for ide supported     */
 239 #undef  CONFIG_IDE_RESET                /* no reset for ide supported   */
 240
 241 #define CFG_KEY_REG_BASE_ADDR   0xF0100000
 242 #define CFG_IR_REG_BASE_ADDR    0xF0200000
 243 #define CFG_FPGA_REG_BASE_ADDR  0xF0300000
 244
 245 /*-----------------------------------------------------------------------
 246  * Start addresses for the final memory configuration
 247  * (Set up by the startup code)
 248  * Please note that CFG_SDRAM_BASE _must_ start at 0
 249  */
 250 #define CFG_SDRAM_BASE          0x00000000
 251 #ifdef __DEBUG_START_FROM_SRAM__
 252 #define CFG_SRAM_BASE           0xFFF80000
 253 #define CFG_FLASH_BASE          0xFFF00000
 254 #define CFG_MONITOR_BASE        CFG_SRAM_BASE
 255 #else
 256 #define CFG_SRAM_BASE           0xFFF00000
 257 #define CFG_FLASH_BASE          0xFFF80000
 258 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 259 #endif
 260
 261
 262 /*#define CFG_MONITOR_LEN               (200 * 1024)    /XXX* Reserve 200 kB for Monitor        */
 263 #define CFG_MONITOR_LEN         (192 * 1024)    /* Reserve 200 kB for Monitor   */
 264 #define CFG_MALLOC_LEN          (128 * 1024)    /* Reserve 128 kB for malloc()  */
 265
 266 /*
 267  * For booting Linux, the board info and command line data
 268  * have to be in the first 8 MB of memory, since this is
 269  * the maximum mapped by the Linux kernel during initialization.
 270  */
 271 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 272 /*-----------------------------------------------------------------------
 273  * FLASH organization
 274  */
 275 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 276 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
 277
 278 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 279 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 280
 281 /* BEG ENVIRONNEMENT FLASH */
 282 #ifdef CFG_ENV_IS_IN_FLASH
 283 #define CFG_ENV_OFFSET          0x00050000 /* Offset of Environment Sector  */
 284 #define CFG_ENV_SIZE            0x10000 /* Total Size of Environment Sector     */
 285 #define CFG_ENV_SECT_SIZE       0x10000 /* see README - env sector total size   */
 286 #endif
 287 /* END ENVIRONNEMENT FLASH */
 288 /*-----------------------------------------------------------------------
 289  * NVRAM organization
 290  */
 291 #define CFG_NVRAM_BASE_ADDR     0xf0000000      /* NVRAM base address   */
 292 #define CFG_NVRAM_SIZE          0x1ff8          /* NVRAM size   */
 293
 294 #ifdef CFG_ENV_IS_IN_NVRAM
 295 #define CFG_ENV_SIZE            0x1000          /* Size of Environment vars     */
 296 #define CFG_ENV_ADDR            \
 297         (CFG_NVRAM_BASE_ADDR+CFG_NVRAM_SIZE-CFG_ENV_SIZE)       /* Env  */
 298 #endif
 299 /*-----------------------------------------------------------------------
 300  * Cache Configuration
 301  */
 302 #define CFG_DCACHE_SIZE         16384   /* For IBM 405EP CPU                    */
 303 #define CFG_CACHELINE_SIZE      32      /* ...                  */
 304 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 305 #define CFG_CACHELINE_SHIFT     5       /* log base 2 of the above value        */
 306 #endif
 307
 308 /*
 309  * Init Memory Controller:
 310  *
 311  * BR0/1 and OR0/1 (FLASH)
 312  */
 313
 314 #define FLASH_BASE0_PRELIM      CFG_FLASH_BASE  /* FLASH bank #0        */
 315 #define FLASH_BASE1_PRELIM      0               /* FLASH bank #1        */
 316
 317
 318 /* Configuration Port location */
 319 #define CONFIG_PORT_ADDR        0xF0000500
 320
 321 /*-----------------------------------------------------------------------
 322  * Definitions for initial stack pointer and data area (in data cache)
 323  */
 324 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 325 #define CFG_TEMP_STACK_OCM        1
 326
 327 /* On Chip Memory location */
 328 #define CFG_OCM_DATA_ADDR       0xF8000000
 329 #define CFG_OCM_DATA_SIZE       0x1000
 330 #define CFG_INIT_RAM_ADDR       CFG_OCM_DATA_ADDR /* inside of SDRAM            */
 331 #define CFG_INIT_RAM_END        CFG_OCM_DATA_SIZE /* End of used area in RAM    */
 332
 333 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 334 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 335 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 336
 337 /*-----------------------------------------------------------------------
 338  * External Bus Controller (EBC) Setup
 339  */
 340
 341 /* Memory Bank 0 (Flash/SRAM) initialization                                    */
 342 #define CFG_EBC_PB0AP           0x04006000
 343 #define CFG_EBC_PB0CR           0xFFF18000  /* BAS=0xFFF,BS=1MB,BU=R/W,BW=8bit  */
 344
 345 /* Memory Bank 1 (NVRAM/RTC) initialization                                     */
 346 #define CFG_EBC_PB1AP           0x04041000
 347 #define CFG_EBC_PB1CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 348
 349 /* Memory Bank 2 (not used) initialization                                      */
 350 #define CFG_EBC_PB2AP           0x00000000
 351 #define CFG_EBC_PB2CR           0x00000000
 352
 353 /* Memory Bank 2 (not used) initialization                                      */
 354 #define CFG_EBC_PB3AP           0x00000000
 355 #define CFG_EBC_PB3CR           0x00000000
 356
 357 /* Memory Bank 4 (FPGA regs) initialization                                     */
 358 #define CFG_EBC_PB4AP           0x01815000
 359 #define CFG_EBC_PB4CR           0xF0318000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=8bit  */
 360
 361 /*-----------------------------------------------------------------------
 362  * Definitions for Serial Presence Detect EEPROM address
 363  * (to get SDRAM settings)
 364  */
 365 #define SPD_EEPROM_ADDRESS      0x55
 366
 367 /*-----------------------------------------------------------------------
 368  * Definitions for GPIO setup (PPC405EP specific)
 369  *
 370  * GPIO0[0]     - External Bus Controller BLAST output
 371  * GPIO0[1-9]   - Instruction trace outputs
 372  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
 373  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs
 374  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
 375  * GPIO0[24-27] - UART0 control signal inputs/outputs
 376  * GPIO0[28-29] - UART1 data signal input/output
 377  * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
 378  */
 379 #define CFG_GPIO0_OSRH          0x55555555
 380 #define CFG_GPIO0_OSRL          0x40000110
 381 #define CFG_GPIO0_ISR1H         0x00000000
 382 #define CFG_GPIO0_ISR1L         0x15555445
 383 #define CFG_GPIO0_TSRH          0x00000000
 384 #define CFG_GPIO0_TSRL          0x00000000
 385 #define CFG_GPIO0_TCR           0xFFFF8014
 386
 387 /*-----------------------------------------------------------------------
 388  * Some BUBINGA stuff...
 389  */
 390 #define NVRAM_BASE      0xF0000000
 391 #define FPGA_REG0       0xF0300000    /* FPGA Reg 0              */
 392 #define FPGA_REG1       0xF0300001    /* FPGA Reg 1              */
 393 #define NVRVFY1     0x4f532d4f    /* used to determine if state data in */
 394 #define NVRVFY2     0x50454e00    /* NVRAM initialized (ascii for OS-OPEN)*/
 395
 396 #define FPGA_REG0_F_RANGE     0x80       /* SDRAM PLL freq range              */
 397 #define FPGA_REG0_EXT_INT_DIS 0x20       /* External interface disable        */
 398 #define FPGA_REG0_LED_MASK    0x07       /* Board LEDs DS9, DS10, and DS11    */
 399 #define FPGA_REG0_LED0        0x04       /* Turn on LED0                      */
 400 #define FPGA_REG0_LED1        0x02       /* Turn on LED1                      */
 401 #define FPGA_REG0_LED2        0x01       /* Turn on LED2                      */
 402
 403 #define FPGA_REG1_SSPEC_DIS   0x80       /* C9531 Spread Spectrum disabled    */
 404 #define FPGA_REG1_OFFBD_PCICLK 0x40      /* Onboard PCI clock selected       */
 405 #define FPGA_REG1_CLOCK_MASK  0x30       /* Mask for C9531 output freq select */
 406 #define FPGA_REG1_CLOCK_BIT_SHIFT  4
 407 #define FPGA_REG1_PCI_INT_ARB 0x08       /* PCI Internal arbiter selected     */
 408 #define FPGA_REG1_PCI_FREQ    0x04       /* PCI Frequency select              */
 409 #define FPGA_REG1_OFFB_FLASH  0x02       /* Off board flash                   */
 410 #define FPGA_REG1_SRAM_BOOT   0x01       /* SRAM at 0xFFF80000 not Flash      */
 411
 412
 413 /*
 414  * Internal Definitions
 415  *
 416  * Boot Flags
 417  */
 418 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 419 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 420
 421 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 422 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 423 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 424 #endif
 425
 426 #endif  /* __CONFIG_H */