]> git.sur5r.net Git - u-boot/blob - include/configs/MPC8536DS.h
x86: Remove CONFIG_SYS_EARLY_PCI_INIT
[u-boot] / include / configs / MPC8536DS.h
1 /*
2  * Copyright 2007-2009,2010-2012 Freescale Semiconductor, Inc.
3  *
4  * SPDX-License-Identifier:     GPL-2.0+
5  */
6
7 /*
8  * mpc8536ds board configuration file
9  *
10  */
11 #ifndef __CONFIG_H
12 #define __CONFIG_H
13
14 #define CONFIG_DISPLAY_BOARDINFO
15 #include "../board/freescale/common/ics307_clk.h"
16
17 #ifdef CONFIG_36BIT
18 #define CONFIG_PHYS_64BIT       1
19 #endif
20
21 #ifdef CONFIG_SDCARD
22 #define CONFIG_RAMBOOT_SDCARD           1
23 #define CONFIG_SYS_TEXT_BASE    0xf8f40000
24 #define CONFIG_RESET_VECTOR_ADDRESS     0xf8fffffc
25 #endif
26
27 #ifdef CONFIG_SPIFLASH
28 #define CONFIG_RAMBOOT_SPIFLASH         1
29 #define CONFIG_SYS_TEXT_BASE    0xf8f40000
30 #define CONFIG_RESET_VECTOR_ADDRESS     0xf8fffffc
31 #endif
32
33 #ifndef CONFIG_SYS_TEXT_BASE
34 #define CONFIG_SYS_TEXT_BASE    0xeff40000
35 #endif
36
37 #ifndef CONFIG_RESET_VECTOR_ADDRESS
38 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
39 #endif
40
41 #ifndef CONFIG_SYS_MONITOR_BASE
42 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
43 #endif
44
45 /* High Level Configuration Options */
46 #define CONFIG_BOOKE            1       /* BOOKE */
47 #define CONFIG_E500             1       /* BOOKE e500 family */
48 #define CONFIG_MPC8536          1
49 #define CONFIG_MPC8536DS        1
50
51 #define CONFIG_FSL_ELBC         1       /* Has Enhanced localbus controller */
52 #define CONFIG_PCI              1       /* Enable PCI/PCIE */
53 #define CONFIG_PCI1             1       /* Enable PCI controller 1 */
54 #define CONFIG_PCIE1            1       /* PCIE controler 1 (slot 1) */
55 #define CONFIG_PCIE2            1       /* PCIE controler 2 (slot 2) */
56 #define CONFIG_PCIE3            1       /* PCIE controler 3 (ULI bridge) */
57 #define CONFIG_FSL_PCI_INIT     1       /* Use common FSL init code */
58 #define CONFIG_PCI_INDIRECT_BRIDGE 1    /* indirect PCI bridge support */
59 #define CONFIG_FSL_PCIE_RESET   1       /* need PCIe reset errata */
60 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
61
62 #define CONFIG_FSL_LAW          1       /* Use common FSL init code */
63
64 #define CONFIG_TSEC_ENET                /* tsec ethernet support */
65 #define CONFIG_ENV_OVERWRITE
66
67 #define CONFIG_SYS_CLK_FREQ     get_board_sys_clk() /* sysclk for MPC85xx */
68 #define CONFIG_DDR_CLK_FREQ     get_board_ddr_clk()
69 #define CONFIG_ICS307_REFCLK_HZ 33333000  /* ICS307 clock chip ref freq */
70
71 /*
72  * These can be toggled for performance analysis, otherwise use default.
73  */
74 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
75 #define CONFIG_BTB                      /* toggle branch predition */
76
77 #define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_pre_init */
78
79 #define CONFIG_ENABLE_36BIT_PHYS        1
80
81 #ifdef CONFIG_PHYS_64BIT
82 #define CONFIG_ADDR_MAP                 1
83 #define CONFIG_SYS_NUM_ADDR_MAP         16      /* number of TLB1 entries */
84 #endif
85
86 #define CONFIG_SYS_MEMTEST_START 0x00010000     /* skip exception vectors */
87 #define CONFIG_SYS_MEMTEST_END   0x1f000000     /* skip u-boot at top of RAM */
88 #define CONFIG_PANIC_HANG       /* do not reset board on panic */
89
90 /*
91  * Config the L2 Cache as L2 SRAM
92  */
93 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
94 #ifdef CONFIG_PHYS_64BIT
95 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    0xff8f80000ull
96 #else
97 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
98 #endif
99 #define CONFIG_SYS_L2_SIZE              (512 << 10)
100 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
101
102 #define CONFIG_SYS_CCSRBAR              0xffe00000
103 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
104
105 #if defined(CONFIG_NAND_SPL)
106 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
107 #endif
108
109 /* DDR Setup */
110 #define CONFIG_VERY_BIG_RAM
111 #define CONFIG_SYS_FSL_DDR2
112 #undef CONFIG_FSL_DDR_INTERACTIVE
113 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup */
114 #define CONFIG_DDR_SPD
115
116 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER       /* DDR controller or DMA? */
117 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
118
119 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
120 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
121
122 #define CONFIG_NUM_DDR_CONTROLLERS      1
123 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
124 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
125
126 /* I2C addresses of SPD EEPROMs */
127 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
128 #define CONFIG_SYS_SPD_BUS_NUM          1
129
130 /* These are used when DDR doesn't use SPD. */
131 #define CONFIG_SYS_SDRAM_SIZE           256     /* DDR is 256MB */
132 #define CONFIG_SYS_DDR_CS0_BNDS 0x0000001F
133 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80010102 /* Enable, no interleaving */
134 #define CONFIG_SYS_DDR_TIMING_3 0x00000000
135 #define CONFIG_SYS_DDR_TIMING_0 0x00260802
136 #define CONFIG_SYS_DDR_TIMING_1 0x3935d322
137 #define CONFIG_SYS_DDR_TIMING_2 0x14904cc8
138 #define CONFIG_SYS_DDR_MODE_1           0x00480432
139 #define CONFIG_SYS_DDR_MODE_2           0x00000000
140 #define CONFIG_SYS_DDR_INTERVAL 0x06180100
141 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
142 #define CONFIG_SYS_DDR_CLK_CTRL 0x03800000
143 #define CONFIG_SYS_DDR_OCD_CTRL 0x00000000
144 #define CONFIG_SYS_DDR_OCD_STATUS       0x00000000
145 #define CONFIG_SYS_DDR_CONTROL  0xC3008000      /* Type = DDR2 */
146 #define CONFIG_SYS_DDR_CONTROL2 0x04400010
147
148 #define CONFIG_SYS_DDR_ERR_INT_EN       0x0000000d
149 #define CONFIG_SYS_DDR_ERR_DIS          0x00000000
150 #define CONFIG_SYS_DDR_SBE              0x00010000
151
152 /* Make sure required options are set */
153 #ifndef CONFIG_SPD_EEPROM
154 #error ("CONFIG_SPD_EEPROM is required")
155 #endif
156
157 #undef CONFIG_CLOCKS_IN_MHZ
158
159
160 /*
161  * Memory map -- xxx -this is wrong, needs updating
162  *
163  * 0x0000_0000  0x7fff_ffff     DDR                     2G Cacheable
164  * 0x8000_0000  0xbfff_ffff     PCI Express Mem         1G non-cacheable
165  * 0xc000_0000  0xdfff_ffff     PCI                     512M non-cacheable
166  * 0xe100_0000  0xe3ff_ffff     PCI IO range            4M non-cacheable
167  *
168  * Localbus cacheable (TBD)
169  * 0xXXXX_XXXX  0xXXXX_XXXX     SRAM                    YZ M Cacheable
170  *
171  * Localbus non-cacheable
172  * 0xe000_0000  0xe7ff_ffff     Promjet/free            128M non-cacheable
173  * 0xe800_0000  0xefff_ffff     FLASH                   128M non-cacheable
174  * 0xffa0_0000  0xffaf_ffff     NAND                    1M non-cacheable
175  * 0xffdf_0000  0xffdf_7fff     PIXIS                   32K non-cacheable TLB0
176  * 0xffd0_0000  0xffd0_3fff     L1 for stack            16K Cacheable TLB0
177  * 0xffe0_0000  0xffef_ffff     CCSR                    1M non-cacheable
178  */
179
180 /*
181  * Local Bus Definitions
182  */
183 #define CONFIG_SYS_FLASH_BASE           0xe0000000      /* start of FLASH 128M */
184 #ifdef CONFIG_PHYS_64BIT
185 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfe0000000ull
186 #else
187 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
188 #endif
189
190 #define CONFIG_FLASH_BR_PRELIM \
191         (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000) | BR_PS_16 | BR_V)
192 #define CONFIG_FLASH_OR_PRELIM  0xf8000ff7
193
194 #define CONFIG_SYS_BR1_PRELIM \
195                 (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
196                  | BR_PS_16 | BR_V)
197 #define CONFIG_SYS_OR1_PRELIM   0xf8000ff7
198
199 #define CONFIG_SYS_FLASH_BANKS_LIST { CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000, \
200                                       CONFIG_SYS_FLASH_BASE_PHYS }
201 #define CONFIG_SYS_FLASH_QUIET_TEST
202 #define CONFIG_FLASH_SHOW_PROGRESS 45 /* count down from 45/5: 9..1 */
203
204 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* number of banks */
205 #define CONFIG_SYS_MAX_FLASH_SECT       1024    /* sectors per device */
206 #undef  CONFIG_SYS_FLASH_CHECKSUM
207 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
208 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
209
210 #if defined(CONFIG_RAMBOOT_SDCARD) || defined(CONFIG_RAMBOOT_SPIFLASH)
211 #define CONFIG_SYS_RAMBOOT
212 #define CONFIG_SYS_EXTRA_ENV_RELOC
213 #else
214 #undef CONFIG_SYS_RAMBOOT
215 #endif
216
217 #define CONFIG_FLASH_CFI_DRIVER
218 #define CONFIG_SYS_FLASH_CFI
219 #define CONFIG_SYS_FLASH_EMPTY_INFO
220 #define CONFIG_SYS_FLASH_AMD_CHECK_DQ7
221
222 #define CONFIG_BOARD_EARLY_INIT_R       /* call board_early_init_r function */
223
224 #define CONFIG_HWCONFIG                 /* enable hwconfig */
225 #define CONFIG_FSL_PIXIS        1       /* use common PIXIS code */
226 #define PIXIS_BASE      0xffdf0000      /* PIXIS registers */
227 #ifdef CONFIG_PHYS_64BIT
228 #define PIXIS_BASE_PHYS 0xfffdf0000ull
229 #else
230 #define PIXIS_BASE_PHYS PIXIS_BASE
231 #endif
232
233 #define CONFIG_SYS_BR3_PRELIM   (BR_PHYS_ADDR(PIXIS_BASE_PHYS) | BR_PS_8 | BR_V)
234 #define CONFIG_SYS_OR3_PRELIM   0xffffeff7      /* 32KB but only 4k mapped */
235
236 #define PIXIS_ID                0x0     /* Board ID at offset 0 */
237 #define PIXIS_VER               0x1     /* Board version at offset 1 */
238 #define PIXIS_PVER              0x2     /* PIXIS FPGA version at offset 2 */
239 #define PIXIS_CSR               0x3     /* PIXIS General control/status register */
240 #define PIXIS_RST               0x4     /* PIXIS Reset Control register */
241 #define PIXIS_PWR               0x5     /* PIXIS Power status register */
242 #define PIXIS_AUX               0x6     /* Auxiliary 1 register */
243 #define PIXIS_SPD               0x7     /* Register for SYSCLK speed */
244 #define PIXIS_AUX2              0x8     /* Auxiliary 2 register */
245 #define PIXIS_VCTL              0x10    /* VELA Control Register */
246 #define PIXIS_VSTAT             0x11    /* VELA Status Register */
247 #define PIXIS_VCFGEN0           0x12    /* VELA Config Enable 0 */
248 #define PIXIS_VCFGEN1           0x13    /* VELA Config Enable 1 */
249 #define PIXIS_VCORE0            0x14    /* VELA VCORE0 Register */
250 #define PIXIS_VBOOT             0x16    /* VELA VBOOT Register */
251 #define PIXIS_VBOOT_LBMAP       0xe0    /* VBOOT - CFG_LBMAP */
252 #define PIXIS_VBOOT_LBMAP_NOR0  0x00    /* cfg_lbmap - boot from NOR 0 */
253 #define PIXIS_VBOOT_LBMAP_NOR1  0x01    /* cfg_lbmap - boot from NOR 1 */
254 #define PIXIS_VBOOT_LBMAP_NOR2  0x02    /* cfg_lbmap - boot from NOR 2 */
255 #define PIXIS_VBOOT_LBMAP_NOR3  0x03    /* cfg_lbmap - boot from NOR 3 */
256 #define PIXIS_VBOOT_LBMAP_PJET  0x04    /* cfg_lbmap - boot from projet */
257 #define PIXIS_VBOOT_LBMAP_NAND  0x05    /* cfg_lbmap - boot from NAND */
258 #define PIXIS_VSPEED0           0x17    /* VELA VSpeed 0 */
259 #define PIXIS_VSPEED1           0x18    /* VELA VSpeed 1 */
260 #define PIXIS_VSPEED2           0x19    /* VELA VSpeed 2 */
261 #define PIXIS_VSYSCLK0          0x1A    /* VELA SYSCLK0 Register */
262 #define PIXIS_VSYSCLK1          0x1B    /* VELA SYSCLK1 Register */
263 #define PIXIS_VSYSCLK2          0x1C    /* VELA SYSCLK2 Register */
264 #define PIXIS_VDDRCLK0          0x1D    /* VELA DDRCLK0 Register */
265 #define PIXIS_VDDRCLK1          0x1E    /* VELA DDRCLK1 Register */
266 #define PIXIS_VDDRCLK2          0x1F    /* VELA DDRCLK2 Register */
267 #define PIXIS_VWATCH            0x24    /* Watchdog Register */
268 #define PIXIS_LED               0x25    /* LED Register */
269
270 #define PIXIS_SPD_SYSCLK        0x7     /* SYSCLK option */
271
272 /* old pixis referenced names */
273 #define PIXIS_VCLKH             0x19    /* VELA VCLKH register */
274 #define PIXIS_VCLKL             0x1A    /* VELA VCLKL register */
275 #define CONFIG_SYS_PIXIS_VBOOT_MASK     0x4e
276
277 #define CONFIG_SYS_INIT_RAM_LOCK        1
278 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000      /* Initial L1 address */
279 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000      /* Size of used area in RAM */
280
281 #define CONFIG_SYS_GBL_DATA_OFFSET \
282                 (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
283 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
284
285 #define CONFIG_SYS_MONITOR_LEN  (256 * 1024) /* Reserve 256 kB for Mon */
286 #define CONFIG_SYS_MALLOC_LEN   (1024 * 1024)   /* Reserved for malloc */
287
288 #ifndef CONFIG_NAND_SPL
289 #define CONFIG_SYS_NAND_BASE            0xffa00000
290 #ifdef CONFIG_PHYS_64BIT
291 #define CONFIG_SYS_NAND_BASE_PHYS       0xfffa00000ull
292 #else
293 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
294 #endif
295 #else
296 #define CONFIG_SYS_NAND_BASE            0xfff00000
297 #ifdef CONFIG_PHYS_64BIT
298 #define CONFIG_SYS_NAND_BASE_PHYS       0xffff00000ull
299 #else
300 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
301 #endif
302 #endif
303 #define CONFIG_SYS_NAND_BASE_LIST     { CONFIG_SYS_NAND_BASE,\
304                                 CONFIG_SYS_NAND_BASE + 0x40000, \
305                                 CONFIG_SYS_NAND_BASE + 0x80000, \
306                                 CONFIG_SYS_NAND_BASE + 0xC0000}
307 #define CONFIG_SYS_MAX_NAND_DEVICE      4
308 #define CONFIG_CMD_NAND         1
309 #define CONFIG_NAND_FSL_ELBC    1
310 #define CONFIG_SYS_NAND_BLOCK_SIZE      (128 * 1024)
311
312 /* NAND boot: 4K NAND loader config */
313 #define CONFIG_SYS_NAND_SPL_SIZE        0x1000
314 #define CONFIG_SYS_NAND_U_BOOT_SIZE     ((768 << 10) - 0x2000)
315 #define CONFIG_SYS_NAND_U_BOOT_DST      (CONFIG_SYS_INIT_L2_ADDR)
316 #define CONFIG_SYS_NAND_U_BOOT_START \
317                 (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_NAND_SPL_SIZE)
318 #define CONFIG_SYS_NAND_U_BOOT_OFFS     (0)
319 #define CONFIG_SYS_NAND_U_BOOT_RELOC    (CONFIG_SYS_INIT_L2_END - 0x2000)
320 #define CONFIG_SYS_NAND_U_BOOT_RELOC_SP ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
321
322 /* NAND flash config */
323 #define CONFIG_SYS_NAND_BR_PRELIM \
324                 (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
325                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
326                 | BR_PS_8               /* Port Size = 8 bit */ \
327                 | BR_MS_FCM             /* MSEL = FCM */ \
328                 | BR_V)                 /* valid */
329 #define CONFIG_SYS_NAND_OR_PRELIM       (0xFFFC0000     /* length 256K */ \
330                 | OR_FCM_PGS            /* Large Page*/ \
331                 | OR_FCM_CSCT \
332                 | OR_FCM_CST \
333                 | OR_FCM_CHT \
334                 | OR_FCM_SCY_1 \
335                 | OR_FCM_TRLX \
336                 | OR_FCM_EHTR)
337
338 #define CONFIG_SYS_BR0_PRELIM  CONFIG_FLASH_BR_PRELIM   /* NOR Base Address */
339 #define CONFIG_SYS_OR0_PRELIM  CONFIG_FLASH_OR_PRELIM   /* NOR Options */
340 #define CONFIG_SYS_BR2_PRELIM  CONFIG_SYS_NAND_BR_PRELIM /* NAND Base Address */
341 #define CONFIG_SYS_OR2_PRELIM  CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
342
343 #define CONFIG_SYS_BR4_PRELIM \
344                 (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS + 0x40000) \
345                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
346                 | BR_PS_8               /* Port Size = 8 bit */ \
347                 | BR_MS_FCM             /* MSEL = FCM */ \
348                 | BR_V)                 /* valid */
349 #define CONFIG_SYS_OR4_PRELIM   CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
350 #define CONFIG_SYS_BR5_PRELIM \
351                 (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS + 0x80000) \
352                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
353                 | BR_PS_8               /* Port Size = 8 bit */ \
354                 | BR_MS_FCM             /* MSEL = FCM */ \
355                 | BR_V)                 /* valid */
356 #define CONFIG_SYS_OR5_PRELIM   CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
357
358 #define CONFIG_SYS_BR6_PRELIM \
359                 (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS + 0xc0000) \
360                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
361                 | BR_PS_8               /* Port Size = 8 bit */ \
362                 | BR_MS_FCM             /* MSEL = FCM */ \
363                 | BR_V)                 /* valid */
364 #define CONFIG_SYS_OR6_PRELIM   CONFIG_SYS_NAND_OR_PRELIM       /* NAND Options */
365
366 /* Serial Port - controlled on board with jumper J8
367  * open - index 2
368  * shorted - index 1
369  */
370 #define CONFIG_CONS_INDEX       1
371 #define CONFIG_SYS_NS16550
372 #define CONFIG_SYS_NS16550_SERIAL
373 #define CONFIG_SYS_NS16550_REG_SIZE     1
374 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
375 #ifdef CONFIG_NAND_SPL
376 #define CONFIG_NS16550_MIN_FUNCTIONS
377 #endif
378
379 #define CONFIG_SYS_BAUDRATE_TABLE       \
380         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
381
382 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR + 0x4500)
383 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR + 0x4600)
384
385 /* Use the HUSH parser */
386 #define CONFIG_SYS_HUSH_PARSER
387
388 /*
389  * Pass open firmware flat tree
390  */
391 #define CONFIG_OF_LIBFDT                1
392 #define CONFIG_OF_BOARD_SETUP           1
393 #define CONFIG_OF_STDOUT_VIA_ALIAS      1
394
395 /*
396  * I2C
397  */
398 #define CONFIG_SYS_I2C
399 #define CONFIG_SYS_I2C_FSL
400 #define CONFIG_SYS_FSL_I2C_SPEED        400000
401 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
402 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
403 #define CONFIG_SYS_FSL_I2C2_SPEED       400000
404 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
405 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
406 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
407
408 /*
409  * I2C2 EEPROM
410  */
411 #define CONFIG_ID_EEPROM
412 #ifdef CONFIG_ID_EEPROM
413 #define CONFIG_SYS_I2C_EEPROM_NXID
414 #endif
415 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
416 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN  1
417 #define CONFIG_SYS_EEPROM_BUS_NUM       1
418
419 /*
420  * eSPI - Enhanced SPI
421  */
422 #define CONFIG_HARD_SPI
423 #define CONFIG_FSL_ESPI
424
425 #if defined(CONFIG_SPI_FLASH)
426 #define CONFIG_SPI_FLASH_SPANSION
427 #define CONFIG_CMD_SF
428 #define CONFIG_SF_DEFAULT_SPEED 10000000
429 #define CONFIG_SF_DEFAULT_MODE  0
430 #endif
431
432 /*
433  * General PCI
434  * Memory space is mapped 1-1, but I/O space must start from 0.
435  */
436
437 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
438 #ifdef CONFIG_PHYS_64BIT
439 #define CONFIG_SYS_PCI1_MEM_BUS         0xf0000000
440 #define CONFIG_SYS_PCI1_MEM_PHYS        0xc00000000ull
441 #else
442 #define CONFIG_SYS_PCI1_MEM_BUS         0x80000000
443 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
444 #endif
445 #define CONFIG_SYS_PCI1_MEM_SIZE        0x10000000      /* 256M */
446 #define CONFIG_SYS_PCI1_IO_VIRT         0xffc00000
447 #define CONFIG_SYS_PCI1_IO_BUS          0x00000000
448 #ifdef CONFIG_PHYS_64BIT
449 #define CONFIG_SYS_PCI1_IO_PHYS         0xfffc00000ull
450 #else
451 #define CONFIG_SYS_PCI1_IO_PHYS         0xffc00000
452 #endif
453 #define CONFIG_SYS_PCI1_IO_SIZE         0x00010000      /* 64k */
454
455 /* controller 1, Slot 1, tgtid 1, Base address a000 */
456 #define CONFIG_SYS_PCIE1_NAME           "Slot 1"
457 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x90000000
458 #ifdef CONFIG_PHYS_64BIT
459 #define CONFIG_SYS_PCIE1_MEM_BUS        0xf8000000
460 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc10000000ull
461 #else
462 #define CONFIG_SYS_PCIE1_MEM_BUS        0x90000000
463 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x90000000
464 #endif
465 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x08000000      /* 128M */
466 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc10000
467 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
468 #ifdef CONFIG_PHYS_64BIT
469 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc10000ull
470 #else
471 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc10000
472 #endif
473 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
474
475 /* controller 2, Slot 2, tgtid 2, Base address 9000 */
476 #define CONFIG_SYS_PCIE2_NAME           "Slot 2"
477 #define CONFIG_SYS_PCIE2_MEM_VIRT       0x98000000
478 #ifdef CONFIG_PHYS_64BIT
479 #define CONFIG_SYS_PCIE2_MEM_BUS        0xf8000000
480 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc18000000ull
481 #else
482 #define CONFIG_SYS_PCIE2_MEM_BUS        0x98000000
483 #define CONFIG_SYS_PCIE2_MEM_PHYS       0x98000000
484 #endif
485 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x08000000      /* 128M */
486 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc20000
487 #define CONFIG_SYS_PCIE2_IO_BUS         0x00000000
488 #ifdef CONFIG_PHYS_64BIT
489 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc20000ull
490 #else
491 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc20000
492 #endif
493 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
494
495 /* controller 3, direct to uli, tgtid 3, Base address 8000 */
496 #define CONFIG_SYS_PCIE3_NAME           "Slot 3"
497 #define CONFIG_SYS_PCIE3_MEM_VIRT       0xa0000000
498 #ifdef CONFIG_PHYS_64BIT
499 #define CONFIG_SYS_PCIE3_MEM_BUS        0xe0000000
500 #define CONFIG_SYS_PCIE3_MEM_PHYS       0xc20000000ull
501 #else
502 #define CONFIG_SYS_PCIE3_MEM_BUS        0xa0000000
503 #define CONFIG_SYS_PCIE3_MEM_PHYS       0xa0000000
504 #endif
505 #define CONFIG_SYS_PCIE3_MEM_SIZE       0x20000000      /* 512M */
506 #define CONFIG_SYS_PCIE3_IO_VIRT        0xffc30000
507 #define CONFIG_SYS_PCIE3_IO_BUS         0x00000000
508 #ifdef CONFIG_PHYS_64BIT
509 #define CONFIG_SYS_PCIE3_IO_PHYS        0xfffc30000ull
510 #else
511 #define CONFIG_SYS_PCIE3_IO_PHYS        0xffc30000
512 #endif
513 #define CONFIG_SYS_PCIE3_IO_SIZE        0x00010000      /* 64k */
514
515 #if defined(CONFIG_PCI)
516
517 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
518
519 /*PCIE video card used*/
520 #define VIDEO_IO_OFFSET         CONFIG_SYS_PCIE3_IO_VIRT
521
522 /*PCI video card used*/
523 /*#define VIDEO_IO_OFFSET       CONFIG_SYS_PCI1_IO_VIRT*/
524
525 /* video */
526 #define CONFIG_VIDEO
527
528 #if defined(CONFIG_VIDEO)
529 #define CONFIG_BIOSEMU
530 #define CONFIG_CFB_CONSOLE
531 #define CONFIG_VIDEO_SW_CURSOR
532 #define CONFIG_VGA_AS_SINGLE_DEVICE
533 #define CONFIG_ATI_RADEON_FB
534 #define CONFIG_VIDEO_LOGO
535 /*#define CONFIG_CONSOLE_CURSOR*/
536 #define CONFIG_SYS_ISA_IO_BASE_ADDRESS CONFIG_SYS_PCIE3_IO_VIRT
537 #endif
538
539 #undef CONFIG_EEPRO100
540 #undef CONFIG_TULIP
541 #undef CONFIG_RTL8139
542
543 #ifndef CONFIG_PCI_PNP
544         #define PCI_ENET0_IOADDR        CONFIG_SYS_PCI1_IO_BUS
545         #define PCI_ENET0_MEMADDR       CONFIG_SYS_PCI1_IO_BUS
546         #define PCI_IDSEL_NUMBER        0x11    /* IDSEL = AD11 */
547 #endif
548
549 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
550
551 #endif  /* CONFIG_PCI */
552
553 /* SATA */
554 #define CONFIG_LIBATA
555 #define CONFIG_FSL_SATA
556
557 #define CONFIG_SYS_SATA_MAX_DEVICE      2
558 #define CONFIG_SATA1
559 #define CONFIG_SYS_SATA1                CONFIG_SYS_MPC85xx_SATA1_ADDR
560 #define CONFIG_SYS_SATA1_FLAGS          FLAGS_DMA
561 #define CONFIG_SATA2
562 #define CONFIG_SYS_SATA2                CONFIG_SYS_MPC85xx_SATA2_ADDR
563 #define CONFIG_SYS_SATA2_FLAGS          FLAGS_DMA
564
565 #ifdef CONFIG_FSL_SATA
566 #define CONFIG_LBA48
567 #define CONFIG_CMD_SATA
568 #define CONFIG_DOS_PARTITION
569 #define CONFIG_CMD_EXT2
570 #endif
571
572 #if defined(CONFIG_TSEC_ENET)
573
574 #define CONFIG_MII              1       /* MII PHY management */
575 #define CONFIG_MII_DEFAULT_TSEC 1       /* Allow unregistered phys */
576 #define CONFIG_TSEC1    1
577 #define CONFIG_TSEC1_NAME       "eTSEC1"
578 #define CONFIG_TSEC3    1
579 #define CONFIG_TSEC3_NAME       "eTSEC3"
580
581 #define CONFIG_FSL_SGMII_RISER  1
582 #define SGMII_RISER_PHY_OFFSET  0x1c
583
584 #define TSEC1_PHY_ADDR          1       /* TSEC1 -> PHY1 */
585 #define TSEC3_PHY_ADDR          0       /* TSEC3 -> PHY0 */
586
587 #define TSEC1_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
588 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
589
590 #define TSEC1_PHYIDX            0
591 #define TSEC3_PHYIDX            0
592
593 #define CONFIG_ETHPRIME         "eTSEC1"
594
595 #define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
596
597 #endif  /* CONFIG_TSEC_ENET */
598
599 /*
600  * Environment
601  */
602
603 #if defined(CONFIG_SYS_RAMBOOT)
604 #if defined(CONFIG_RAMBOOT_SPIFLASH)
605 #define CONFIG_ENV_IS_IN_SPI_FLASH
606 #define CONFIG_ENV_SPI_BUS      0
607 #define CONFIG_ENV_SPI_CS       0
608 #define CONFIG_ENV_SPI_MAX_HZ   10000000
609 #define CONFIG_ENV_SPI_MODE     0
610 #define CONFIG_ENV_SIZE         0x2000  /* 8KB */
611 #define CONFIG_ENV_OFFSET       0xF0000
612 #define CONFIG_ENV_SECT_SIZE    0x10000
613 #elif defined(CONFIG_RAMBOOT_SDCARD)
614 #define CONFIG_ENV_IS_IN_MMC
615 #define CONFIG_FSL_FIXED_MMC_LOCATION
616 #define CONFIG_ENV_SIZE         0x2000
617 #define CONFIG_SYS_MMC_ENV_DEV  0
618 #else
619         #define CONFIG_ENV_IS_NOWHERE   1       /* Store ENV in memory only */
620         #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
621         #define CONFIG_ENV_SIZE         0x2000
622 #endif
623 #else
624         #define CONFIG_ENV_IS_IN_FLASH  1
625         #define CONFIG_ENV_ADDR (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
626         #define CONFIG_ENV_SIZE         0x2000
627         #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
628 #endif
629
630 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
631 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
632
633 /*
634  * Command line configuration.
635  */
636 #define CONFIG_CMD_IRQ
637 #define CONFIG_CMD_PING
638 #define CONFIG_CMD_I2C
639 #define CONFIG_CMD_MII
640 #define CONFIG_CMD_IRQ
641 #define CONFIG_CMD_REGINFO
642
643 #if defined(CONFIG_PCI)
644 #define CONFIG_CMD_PCI
645 #endif
646
647 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
648
649 #define CONFIG_MMC     1
650
651 #ifdef CONFIG_MMC
652 #define CONFIG_FSL_ESDHC
653 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
654 #define CONFIG_CMD_MMC
655 #define CONFIG_GENERIC_MMC
656 #endif
657
658 /*
659  * USB
660  */
661 #define CONFIG_HAS_FSL_MPH_USB
662 #ifdef CONFIG_HAS_FSL_MPH_USB
663 #define CONFIG_USB_EHCI
664
665 #ifdef CONFIG_USB_EHCI
666 #define CONFIG_CMD_USB
667 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
668 #define CONFIG_USB_EHCI_FSL
669 #define CONFIG_USB_STORAGE
670 #endif
671 #endif
672
673 #if defined(CONFIG_MMC) || defined(CONFIG_USB_EHCI)
674 #define CONFIG_CMD_EXT2
675 #define CONFIG_CMD_FAT
676 #define CONFIG_DOS_PARTITION
677 #endif
678
679 /*
680  * Miscellaneous configurable options
681  */
682 #define CONFIG_SYS_LONGHELP                     /* undef to save memory */
683 #define CONFIG_CMDLINE_EDITING                  /* Command-line editing */
684 #define CONFIG_AUTO_COMPLETE                    /* add autocompletion support */
685 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
686 #if defined(CONFIG_CMD_KGDB)
687 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size */
688 #else
689 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size */
690 #endif
691 #define CONFIG_SYS_PBSIZE       (CONFIG_SYS_CBSIZE \
692                 + sizeof(CONFIG_SYS_PROMPT) + 16) /* Print Buffer Size */
693 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
694 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE /* Boot Argument Buffer Size */
695
696 /*
697  * For booting Linux, the board info and command line data
698  * have to be in the first 64 MB of memory, since this is
699  * the maximum mapped by the Linux kernel during initialization.
700  */
701 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20) /* Initial Memory map for Linux */
702 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
703
704 #if defined(CONFIG_CMD_KGDB)
705 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
706 #endif
707
708 /*
709  * Environment Configuration
710  */
711
712 /* The mac addresses for all ethernet interface */
713 #if defined(CONFIG_TSEC_ENET)
714 #define CONFIG_HAS_ETH0
715 #define CONFIG_HAS_ETH1
716 #define CONFIG_HAS_ETH2
717 #define CONFIG_HAS_ETH3
718 #endif
719
720 #define CONFIG_IPADDR           192.168.1.254
721
722 #define CONFIG_HOSTNAME         unknown
723 #define CONFIG_ROOTPATH         "/opt/nfsroot"
724 #define CONFIG_BOOTFILE         "uImage"
725 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
726
727 #define CONFIG_SERVERIP         192.168.1.1
728 #define CONFIG_GATEWAYIP        192.168.1.1
729 #define CONFIG_NETMASK          255.255.255.0
730
731 /* default location for tftp and bootm */
732 #define CONFIG_LOADADDR         1000000
733
734 #define CONFIG_BOOTDELAY 10     /* -1 disables auto-boot */
735 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
736
737 #define CONFIG_BAUDRATE 115200
738
739 #define CONFIG_EXTRA_ENV_SETTINGS                               \
740 "netdev=eth0\0"                                         \
741 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"                     \
742 "tftpflash=tftpboot $loadaddr $uboot; "                 \
743         "protect off " __stringify(CONFIG_SYS_TEXT_BASE)        \
744                 " +$filesize; " \
745         "erase " __stringify(CONFIG_SYS_TEXT_BASE)              \
746                 " +$filesize; " \
747         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)     \
748                 " $filesize; "  \
749         "protect on " __stringify(CONFIG_SYS_TEXT_BASE)         \
750                 " +$filesize; " \
751         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)    \
752                 " $filesize\0"  \
753 "consoledev=ttyS0\0"                            \
754 "ramdiskaddr=2000000\0"                 \
755 "ramdiskfile=8536ds/ramdisk.uboot\0"            \
756 "fdtaddr=c00000\0"                              \
757 "fdtfile=8536ds/mpc8536ds.dtb\0"                \
758 "bdev=sda3\0"                                   \
759 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"
760
761 #define CONFIG_HDBOOT                           \
762  "setenv bootargs root=/dev/$bdev rw "          \
763  "console=$consoledev,$baudrate $othbootargs;"  \
764  "tftp $loadaddr $bootfile;"                    \
765  "tftp $fdtaddr $fdtfile;"                      \
766  "bootm $loadaddr - $fdtaddr"
767
768 #define CONFIG_NFSBOOTCOMMAND           \
769  "setenv bootargs root=/dev/nfs rw "    \
770  "nfsroot=$serverip:$rootpath "         \
771  "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
772  "console=$consoledev,$baudrate $othbootargs;"  \
773  "tftp $loadaddr $bootfile;"            \
774  "tftp $fdtaddr $fdtfile;"              \
775  "bootm $loadaddr - $fdtaddr"
776
777 #define CONFIG_RAMBOOTCOMMAND           \
778  "setenv bootargs root=/dev/ram rw "    \
779  "console=$consoledev,$baudrate $othbootargs;"  \
780  "tftp $ramdiskaddr $ramdiskfile;"      \
781  "tftp $loadaddr $bootfile;"            \
782  "tftp $fdtaddr $fdtfile;"              \
783  "bootm $loadaddr $ramdiskaddr $fdtaddr"
784
785 #define CONFIG_BOOTCOMMAND              CONFIG_HDBOOT
786
787 #endif  /* __CONFIG_H */