git.sur5r.net Git - u-boot/blob - include/configs/PPChameleonEVB.h

   1 /*
   2  * (C) Copyright 2001-2003
   3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * Debug stuff
  33  */
  34 #undef  __DEBUG_START_FROM_SRAM__
  35 #define __DISABLE_MACHINE_EXCEPTION__
  36
  37 #ifdef __DEBUG_START_FROM_SRAM__
  38 #define CFG_DUMMY_FLASH_SIZE            1024*1024*4
  39 #endif
  40
  41 /*
  42  * High Level Configuration Options
  43  * (easy to change)
  44  */
  45
  46 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
  47 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
  48 #define CONFIG_PPCHAMELEONEVB   1       /* ...on a PPChameleonEVB board         */
  49
  50 #define CONFIG_BOARD_PRE_INIT   1       /* call board_pre_init()        */
  51 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
  52
  53 #define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
  54
  55 #define CONFIG_BAUDRATE         115200
  56 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  57
  58 #if 0
  59 #define CONFIG_PREBOOT                                                          \
  60         "crc32 f0207004 ffc 0;"                                                 \
  61         "if cmp 0 f0207000 1;"                                                  \
  62         "then;echo Old CRC is correct;crc32 f0207004 ff4 f0207000;"             \
  63         "else;echo Old CRC is bad;fi"
  64 #endif
  65
  66 #undef  CONFIG_BOOTARGS
  67 #define CONFIG_RAMBOOTCOMMAND                                                   \
  68         "setenv bootargs root=/dev/ram rw "     \
  69         "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname):$(netdev):off;"   \
  70         "bootm ffc00000 ffca0000"
  71 #define CONFIG_NFSBOOTCOMMAND                                                   \
  72         "setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath) "     \
  73         "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname):$(netdev):off;"   \
  74         "bootm ffc00000"
  75
  76 #define CONFIG_PELK_NOR_KERNEL_NOR_RAMDISK_BOOTCOMMAND                          \
  77         "setenv ipaddr 192.168.10.203;"                                         \
  78     "setenv serverip 192.168.10.6;"                                             \
  79         "setenv netmask 255.255.255.0;"                                         \
  80         "setenv bootargs root=/dev/ram rw console=ttyS0,9600;"                  \
  81         "setenv autostart yes;"                                                 \
  82         "bootm ffc00000 ffd00000"
  83 /*
  84         "setenv ethaddr 00:50:c2:1e:af:fe;"                                             \
  85         "setenv eth1addr 00:50:c2:1e:af:fd;"                                            \
  86 */
  87
  88 #define CONFIG_BOOTCOMMAND CONFIG_PELK_NOR_KERNEL_NOR_RAMDISK_BOOTCOMMAND
  89
  90 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  91 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
  92
  93
  94 /* EThernet stuff */
  95 #define CONFIG_ENV_OVERWRITE /* Let the user to change the Ethernet MAC addresses */
  96 #define CONFIG_ETHADDR  00:50:c2:1e:af:fe
  97 #define CONFIG_ETH1ADDR 00:50:c2:1e:af:fd
  98
  99 #undef CONFIG_EXT_PHY
 100
 101 #define CONFIG_MII              1       /* MII PHY management           */
 102 #ifndef  CONFIG_EXT_PHY
 103 #define CONFIG_PHY_ADDR         1       /* PHY address                  */
 104 #else
 105 #define CONFIG_PHY_ADDR         2       /* PHY address                  */
 106 #endif
 107 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ
 108
 109 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
 110                                 CFG_CMD_DATE    | \
 111                                 CFG_CMD_ELF     | \
 112                                 CFG_CMD_EEPROM  | \
 113                                 CFG_CMD_I2C     | \
 114                                 CFG_CMD_IRQ     | \
 115                                 CFG_CMD_MII     | \
 116                                 CFG_CMD_NAND    )
 117
 118 #define CONFIG_MAC_PARTITION
 119 #define CONFIG_DOS_PARTITION
 120
 121 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 122 #include <cmd_confdefs.h>
 123
 124 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 125
 126 #define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
 127 #define CFG_RTC_REG_BASE_ADDR    0xF0000500 /* RTC Base Address         */
 128
 129 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
 130
 131 /*
 132  * Miscellaneous configurable options
 133  */
 134 #define CFG_LONGHELP                    /* undef to save memory         */
 135 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 136
 137 #undef  CFG_HUSH_PARSER                 /* use "hush" command parser    */
 138 #ifdef  CFG_HUSH_PARSER
 139 #define CFG_PROMPT_HUSH_PS2     "> "
 140 #endif
 141
 142 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 143 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 144 #else
 145 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 146 #endif
 147 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 148 #define CFG_MAXARGS     16              /* max number of command args   */
 149 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 150
 151 #define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
 152
 153 #define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
 154
 155 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 156 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 157
 158 #undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
 159 #define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
 160 #define CFG_BASE_BAUD       691200
 161
 162 /* The following table includes the supported baudrates */
 163 #define CFG_BAUDRATE_TABLE      \
 164         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 165          57600, 115200, 230400, 460800, 921600 }
 166
 167 #define CFG_LOAD_ADDR   0x100000        /* default load address */
 168 #define CFG_EXTBDINFO   1               /* To use extended board_into (bd_t) */
 169
 170 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 171
 172 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 173
 174 /*-----------------------------------------------------------------------
 175  * NAND-FLASH stuff
 176  *-----------------------------------------------------------------------
 177  */
 178 #define CFG_NAND0_BASE 0xFF400000
 179 #define CFG_NAND1_BASE 0xFF000000
 180
 181 #define CFG_MAX_NAND_DEVICE     2       /* Max number of NAND devices           */
 182 #define SECTORSIZE 512
 183
 184 #define ADDR_COLUMN 1
 185 #define ADDR_PAGE 2
 186 #define ADDR_COLUMN_PAGE 3
 187
 188 #define NAND_ChipID_UNKNOWN     0x00
 189 #define NAND_MAX_FLOORS 1
 190 #define NAND_MAX_CHIPS 1
 191
 192 #define CFG_NAND0_CE  (0x80000000 >> 1)  /* our CE is GPIO1 */
 193 #define CFG_NAND0_CLE (0x80000000 >> 2)  /* our CLE is GPIO2 */
 194 #define CFG_NAND0_ALE (0x80000000 >> 3)  /* our ALE is GPIO3 */
 195 #define CFG_NAND0_RDY (0x80000000 >> 4)  /* our RDY is GPIO4 */
 196
 197 #define CFG_NAND1_CE  (0x80000000 >> 14)  /* our CE is GPIO14 */
 198 #define CFG_NAND1_CLE (0x80000000 >> 15)  /* our CLE is GPIO15 */
 199 #define CFG_NAND1_ALE (0x80000000 >> 16)  /* our ALE is GPIO16 */
 200 #define CFG_NAND1_RDY (0x80000000 >> 31)  /* our RDY is GPIO31 */
 201
 202
 203 #define NAND_DISABLE_CE(nand) do \
 204 { \
 205         switch((unsigned long)(((struct nand_chip *)nand)->IO_ADDR)) \
 206         { \
 207             case CFG_NAND0_BASE: \
 208                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND0_CE); \
 209                 break; \
 210             case CFG_NAND1_BASE: \
 211                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND1_CE); \
 212                 break; \
 213         } \
 214 } while(0)
 215
 216 #define NAND_ENABLE_CE(nand) do \
 217 { \
 218         switch((unsigned long)(((struct nand_chip *)nand)->IO_ADDR)) \
 219         { \
 220             case CFG_NAND0_BASE: \
 221                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND0_CE); \
 222                 break; \
 223             case CFG_NAND1_BASE: \
 224                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND1_CE); \
 225                 break; \
 226         } \
 227 } while(0)
 228
 229
 230
 231 #define NAND_CTL_CLRALE(nandptr) do \
 232 { \
 233         switch((unsigned long)nandptr) \
 234         { \
 235             case CFG_NAND0_BASE: \
 236                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND0_ALE); \
 237                 break; \
 238             case CFG_NAND1_BASE: \
 239                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND1_ALE); \
 240                 break; \
 241         } \
 242 } while(0)
 243
 244 #define NAND_CTL_SETALE(nandptr) do \
 245 { \
 246         switch((unsigned long)nandptr) \
 247         { \
 248             case CFG_NAND0_BASE: \
 249                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND0_ALE); \
 250                 break; \
 251             case CFG_NAND1_BASE: \
 252                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND1_ALE); \
 253                 break; \
 254         } \
 255 } while(0)
 256
 257 #define NAND_CTL_CLRCLE(nandptr) do \
 258 { \
 259         switch((unsigned long)nandptr) \
 260         { \
 261             case CFG_NAND0_BASE: \
 262                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND0_CLE); \
 263                 break; \
 264             case CFG_NAND1_BASE: \
 265                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND1_CLE); \
 266                 break; \
 267         } \
 268 } while(0)
 269
 270 #define NAND_CTL_SETCLE(nandptr) do { \
 271         switch((unsigned long)nandptr) { \
 272         case CFG_NAND0_BASE: \
 273                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND0_CLE); \
 274                 break; \
 275         case CFG_NAND1_BASE: \
 276                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND1_CLE); \
 277                 break; \
 278         } \
 279 } while(0)
 280
 281 #define NAND_WAIT_READY(nand) do { \
 282         ulong mask = 0; \
 283         switch ((ulong)(((struct nand_chip *)nand)->IO_ADDR)) { \
 284         case CFG_NAND0_BASE: \
 285                 mask = CFG_NAND0_RDY; \
 286                 break; \
 287         case CFG_NAND1_BASE: \
 288                 mask = CFG_NAND1_RDY; \
 289                 break; \
 290         } \
 291         while (!(in32(GPIO0_IR) & mask)) \
 292                 ; \
 293 } while (0)
 294
 295 #define WRITE_NAND_COMMAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 296 #define WRITE_NAND_ADDRESS(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 297 #define WRITE_NAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)d; } while(0)
 298 #define READ_NAND(adr) ((volatile unsigned char)(*(volatile __u8 *)(unsigned long)adr))
 299
 300 /*-----------------------------------------------------------------------
 301  * PCI stuff
 302  *-----------------------------------------------------------------------
 303  */
 304 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 305 #define PCI_HOST_FORCE  1               /* configure as pci host        */
 306 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 307
 308 #define CONFIG_PCI                      /* include pci support          */
 309 #define CONFIG_PCI_HOST PCI_HOST_HOST   /* select pci host function     */
 310 #undef  CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 311                                         /* resource configuration       */
 312
 313 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 314
 315 #define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
 316 #define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
 317 #define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
 318 #define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
 319 #define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
 320 #define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
 321 #define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
 322 #define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
 323 #define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
 324
 325 /*-----------------------------------------------------------------------
 326  * Start addresses for the final memory configuration
 327  * (Set up by the startup code)
 328  * Please note that CFG_SDRAM_BASE _must_ start at 0
 329  */
 330 #define CFG_SDRAM_BASE          0x00000000
 331 #define CFG_FLASH_BASE          0xFFFC0000
 332 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 333 #define CFG_MONITOR_LEN         (256 * 1024)    /* Reserve 256 kB for Monitor   */
 334 #define CFG_MALLOC_LEN          (256 * 1024)    /* Reserve 256 kB for malloc()  */
 335
 336 /*
 337  * For booting Linux, the board info and command line data
 338  * have to be in the first 8 MB of memory, since this is
 339  * the maximum mapped by the Linux kernel during initialization.
 340  */
 341 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 342 /*-----------------------------------------------------------------------
 343  * FLASH organization
 344  */
 345 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 346 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
 347
 348 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 349 #define CFG_FLASH_WRITE_TOUT    1000    /* Timeout for Flash Write (in ms)      */
 350
 351 #define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
 352 #define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
 353 #define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
 354 /*
 355  * The following defines are added for buggy IOP480 byte interface.
 356  * All other boards should use the standard values (CPCI405 etc.)
 357  */
 358 #define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
 359 #define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
 360 #define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
 361
 362 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 363
 364 #if 0 /* test-only */
 365 #define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
 366 #define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
 367 #endif
 368
 369 /*-----------------------------------------------------------------------
 370  * Environment Variable setup
 371  */
 372 #define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
 373 #define CFG_ENV_OFFSET          0x100   /* environment starts at the beginning of the EEPROM */
 374 #define CFG_ENV_SIZE            0x700   /* 2048 bytes may be used for env vars*/
 375                                    /* total size of a CAT24WC16 is 2048 bytes */
 376
 377 #define CFG_NVRAM_BASE_ADDR     0xF0000500              /* NVRAM base address   */
 378 #define CFG_NVRAM_SIZE          242                     /* NVRAM size           */
 379
 380 /*-----------------------------------------------------------------------
 381  * I2C EEPROM (CAT24WC16) for environment
 382  */
 383 #define CONFIG_HARD_I2C                 /* I2c with hardware support */
 384 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address */
 385 #define CFG_I2C_SLAVE           0x7F
 386
 387 #define CFG_I2C_EEPROM_ADDR     0x50    /* EEPROM CAT28WC08             */
 388 #define CFG_I2C_EEPROM_ADDR_LEN 1       /* Bytes of address             */
 389 /* mask of address bits that overflow into the "EEPROM chip address"    */
 390 /*#define CFG_I2C_EEPROM_ADDR_OVERFLOW  0x07*/
 391 #define CFG_EEPROM_PAGE_WRITE_BITS 4    /* The Catalyst CAT24WC08 has   */
 392                                         /* 16 byte page write mode using*/
 393                                         /* last 4 bits of the address   */
 394 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10   /* and takes up to 10 msec */
 395 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 396
 397 /*-----------------------------------------------------------------------
 398  * Cache Configuration
 399  */
 400 #define CFG_DCACHE_SIZE         16384   /* For IBM 405 CPUs, older 405 ppc's    */
 401                                         /* have only 8kB, 16kB is save here     */
 402 #define CFG_CACHELINE_SIZE      32      /* ...                  */
 403 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 404 #define CFG_CACHELINE_SHIFT     5       /* log base 2 of the above value        */
 405 #endif
 406
 407 /*
 408  * Init Memory Controller:
 409  *
 410  * BR0/1 and OR0/1 (FLASH)
 411  */
 412
 413 #define FLASH_BASE0_PRELIM      0xFFC00000      /* FLASH bank #0        */
 414
 415 /*-----------------------------------------------------------------------
 416  * External Bus Controller (EBC) Setup
 417  */
 418
 419 /* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
 420 #define CFG_EBC_PB0AP           0x92015480
 421 #define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 422
 423 /* Memory Bank 1 (External SRAM) initialization                                 */
 424 /* Since this must replace NOR Flash, we use the same settings for CS0          */
 425 #define CFG_EBC_PB1AP           0x92015480
 426 #define CFG_EBC_PB1CR           0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 427
 428 /* Memory Bank 2 (Flash Bank 1, NAND-FLASH) initialization                      */
 429 #define CFG_EBC_PB2AP           0x92015480
 430 #define CFG_EBC_PB2CR           0xFF458000  /* BAS=0xFF4,BS=4MB,BU=R/W,BW=8bit  */
 431
 432 /* Memory Bank 3 (Flash Bank 2, NAND-FLASH) initialization                      */
 433 #define CFG_EBC_PB3AP           0x92015480
 434 #define CFG_EBC_PB3CR           0xFF058000  /* BAS=0xFF0,BS=4MB,BU=R/W,BW=8bit  */
 435
 436
 437 #if 0 /* Roese */
 438 /* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                      */
 439 #define CFG_EBC_PB1AP           0x92015480
 440 #define CFG_EBC_PB1CR           0xFF858000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 441
 442 /* Memory Bank 2 (CAN0, 1) initialization                                       */
 443 #define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 444 #define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 445
 446 /* Memory Bank 3 (CompactFlash IDE) initialization                              */
 447 #define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 448 #define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 449
 450 /* Memory Bank 4 (NVRAM/RTC) initialization                                     */
 451 #define CFG_EBC_PB4AP           0x01005280  /* TWT=2,WBN=1,WBF=1,TH=1,SOR=1     */
 452 #define CFG_EBC_PB4CR           0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
 453 #endif
 454
 455 /*-----------------------------------------------------------------------
 456  * FPGA stuff
 457  */
 458 /* FPGA internal regs */
 459 #define CFG_FPGA_MODE           0x00
 460 #define CFG_FPGA_STATUS         0x02
 461 #define CFG_FPGA_TS             0x04
 462 #define CFG_FPGA_TS_LOW         0x06
 463 #define CFG_FPGA_TS_CAP0        0x10
 464 #define CFG_FPGA_TS_CAP0_LOW    0x12
 465 #define CFG_FPGA_TS_CAP1        0x14
 466 #define CFG_FPGA_TS_CAP1_LOW    0x16
 467 #define CFG_FPGA_TS_CAP2        0x18
 468 #define CFG_FPGA_TS_CAP2_LOW    0x1a
 469 #define CFG_FPGA_TS_CAP3        0x1c
 470 #define CFG_FPGA_TS_CAP3_LOW    0x1e
 471
 472 /* FPGA Mode Reg */
 473 #define CFG_FPGA_MODE_CF_RESET  0x0001
 474 #define CFG_FPGA_MODE_TS_IRQ_ENABLE 0x0100
 475 #define CFG_FPGA_MODE_TS_IRQ_CLEAR  0x1000
 476 #define CFG_FPGA_MODE_TS_CLEAR  0x2000
 477
 478 /* FPGA Status Reg */
 479 #define CFG_FPGA_STATUS_DIP0    0x0001
 480 #define CFG_FPGA_STATUS_DIP1    0x0002
 481 #define CFG_FPGA_STATUS_DIP2    0x0004
 482 #define CFG_FPGA_STATUS_FLASH   0x0008
 483 #define CFG_FPGA_STATUS_TS_IRQ  0x1000
 484
 485 #define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
 486 #define CFG_FPGA_MAX_SIZE       128*1024    /* 128kByte is enough for XC2S50E*/
 487
 488 /* FPGA program pin configuration */
 489 #define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
 490 #define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
 491 #define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
 492 #define CFG_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
 493 #define CFG_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
 494
 495 /*-----------------------------------------------------------------------
 496  * Definitions for initial stack pointer and data area (in data cache)
 497  */
 498 #if 0 /* test-only */
 499 #define CFG_INIT_DCACHE_CS      4       /* use cs # 4 for data cache memory    */
 500
 501 #define CFG_INIT_RAM_ADDR       0x40000000  /* use data cache                  */
 502 #define CFG_INIT_RAM_END        0x2000  /* End of used area in RAM             */
 503 #else
 504 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 505 #define CFG_TEMP_STACK_OCM        1
 506
 507 /* On Chip Memory location */
 508 #define CFG_OCM_DATA_ADDR       0xF8000000
 509 #define CFG_OCM_DATA_SIZE       0x1000
 510 #define CFG_INIT_RAM_ADDR       CFG_OCM_DATA_ADDR /* inside of SDRAM            */
 511 #define CFG_INIT_RAM_END        CFG_OCM_DATA_SIZE /* End of used area in RAM    */
 512 #endif
 513
 514 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 515 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 516 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 517
 518 /*-----------------------------------------------------------------------
 519  * Definitions for GPIO setup (PPC405EP specific)
 520  *
 521  * GPIO0[0]     - External Bus Controller BLAST output
 522  * GPIO0[1-9]   - Instruction trace outputs -> GPIO
 523  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
 524  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
 525  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
 526  * GPIO0[24-27] - UART0 control signal inputs/outputs
 527  * GPIO0[28-29] - UART1 data signal input/output
 528  * GPIO0[30]    - EMAC0 input
 529  * GPIO0[31]    - EMAC1 reject packet as output
 530  */
 531 #define CFG_GPIO0_OSRH          0x40000550
 532 #define CFG_GPIO0_OSRL          0x00000110
 533 #define CFG_GPIO0_ISR1H         0x00000000
 534 /*#define CFG_GPIO0_ISR1L         0x15555445*/
 535 #define CFG_GPIO0_ISR1L         0x15555444
 536 #define CFG_GPIO0_TSRH          0x00000000
 537 #define CFG_GPIO0_TSRL          0x00000000
 538 #define CFG_GPIO0_TCR           0xF7FF8014
 539
 540 /*
 541  * Internal Definitions
 542  *
 543  * Boot Flags
 544  */
 545 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 546 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 547
 548 #if 1 /* test-only */
 549 #define CONFIG_NO_SERIAL_EEPROM
 550 /*#undef CONFIG_NO_SERIAL_EEPROM*/
 551 /*----------------------------------------------------------------------------*/
 552 /*----------------------------------------------------------------------------*/
 553 /*----------------------------------------------------------------------------*/
 554 #ifdef CONFIG_NO_SERIAL_EEPROM
 555
 556
 557 /*
 558 !-------------------------------------------------------------------------------
 559 ! Defines for entry options.
 560 ! Note: Because the 405EP SDRAM controller does not support ECC, ECC DIMMs that
 561 !       are plugged in the board will be utilized as non-ECC DIMMs.
 562 !-------------------------------------------------------------------------------
 563 */
 564 #undef        AUTO_MEMORY_CONFIG
 565 #define        DIMM_READ_ADDR 0xAB
 566 #define        DIMM_WRITE_ADDR 0xAA
 567
 568
 569 #define CPC0_PLLMR0  (CNTRL_DCR_BASE+0x0)  /* PLL mode 0 register          */
 570 #define CPC0_BOOT    (CNTRL_DCR_BASE+0x1)  /* Chip Clock Status register   */
 571 #define CPC0_CR1     (CNTRL_DCR_BASE+0x2)  /* Chip Control 1 register      */
 572 #define CPC0_EPRCSR  (CNTRL_DCR_BASE+0x3)  /* EMAC PHY Rcv Clk Src register*/
 573 #define CPC0_PLLMR1  (CNTRL_DCR_BASE+0x4)  /* PLL mode 1 register          */
 574 #define CPC0_UCR     (CNTRL_DCR_BASE+0x5)  /* UART Control register        */
 575 #define CPC0_SRR     (CNTRL_DCR_BASE+0x6)  /* Soft Reset register          */
 576 #define CPC0_JTAGID  (CNTRL_DCR_BASE+0x7)  /* JTAG ID register             */
 577 #define CPC0_SPARE   (CNTRL_DCR_BASE+0x8)  /* Spare DCR                    */
 578 #define CPC0_PCI     (CNTRL_DCR_BASE+0x9)  /* PCI Control register         */
 579
 580 /* Defines for CPC0_PLLMR1 Register fields */
 581 #define PLL_ACTIVE                 0x80000000
 582 #define CPC0_PLLMR1_SSCS           0x80000000
 583 #define PLL_RESET                  0x40000000
 584 #define CPC0_PLLMR1_PLLR           0x40000000
 585     /* Feedback multiplier */
 586 #define PLL_FBKDIV                 0x00F00000
 587 #define CPC0_PLLMR1_FBDV           0x00F00000
 588 #define PLL_FBKDIV_16              0x00000000
 589 #define PLL_FBKDIV_1               0x00100000
 590 #define PLL_FBKDIV_2               0x00200000
 591 #define PLL_FBKDIV_3               0x00300000
 592 #define PLL_FBKDIV_4               0x00400000
 593 #define PLL_FBKDIV_5               0x00500000
 594 #define PLL_FBKDIV_6               0x00600000
 595 #define PLL_FBKDIV_7               0x00700000
 596 #define PLL_FBKDIV_8               0x00800000
 597 #define PLL_FBKDIV_9               0x00900000
 598 #define PLL_FBKDIV_10              0x00A00000
 599 #define PLL_FBKDIV_11              0x00B00000
 600 #define PLL_FBKDIV_12              0x00C00000
 601 #define PLL_FBKDIV_13              0x00D00000
 602 #define PLL_FBKDIV_14              0x00E00000
 603 #define PLL_FBKDIV_15              0x00F00000
 604     /* Forward A divisor */
 605 #define PLL_FWDDIVA                0x00070000
 606 #define CPC0_PLLMR1_FWDVA          0x00070000
 607 #define PLL_FWDDIVA_8              0x00000000
 608 #define PLL_FWDDIVA_7              0x00010000
 609 #define PLL_FWDDIVA_6              0x00020000
 610 #define PLL_FWDDIVA_5              0x00030000
 611 #define PLL_FWDDIVA_4              0x00040000
 612 #define PLL_FWDDIVA_3              0x00050000
 613 #define PLL_FWDDIVA_2              0x00060000
 614 #define PLL_FWDDIVA_1              0x00070000
 615     /* Forward B divisor */
 616 #define PLL_FWDDIVB                0x00007000
 617 #define CPC0_PLLMR1_FWDVB          0x00007000
 618 #define PLL_FWDDIVB_8              0x00000000
 619 #define PLL_FWDDIVB_7              0x00001000
 620 #define PLL_FWDDIVB_6              0x00002000
 621 #define PLL_FWDDIVB_5              0x00003000
 622 #define PLL_FWDDIVB_4              0x00004000
 623 #define PLL_FWDDIVB_3              0x00005000
 624 #define PLL_FWDDIVB_2              0x00006000
 625 #define PLL_FWDDIVB_1              0x00007000
 626     /* PLL tune bits */
 627 #define PLL_TUNE_MASK            0x000003FF
 628 #define PLL_TUNE_2_M_3           0x00000133     /*  2 <= M <= 3               */
 629 #define PLL_TUNE_4_M_6           0x00000134     /*  3 <  M <= 6               */
 630 #define PLL_TUNE_7_M_10          0x00000138     /*  6 <  M <= 10              */
 631 #define PLL_TUNE_11_M_14         0x0000013C     /* 10 <  M <= 14              */
 632 #define PLL_TUNE_15_M_40         0x0000023E     /* 14 <  M <= 40              */
 633 #define PLL_TUNE_VCO_LOW         0x00000000     /* 500MHz <= VCO <=  800MHz   */
 634 #define PLL_TUNE_VCO_HI          0x00000080     /* 800MHz <  VCO <= 1000MHz   */
 635
 636 /* Defines for CPC0_PLLMR0 Register fields */
 637     /* CPU divisor */
 638 #define PLL_CPUDIV                 0x00300000
 639 #define CPC0_PLLMR0_CCDV           0x00300000
 640 #define PLL_CPUDIV_1               0x00000000
 641 #define PLL_CPUDIV_2               0x00100000
 642 #define PLL_CPUDIV_3               0x00200000
 643 #define PLL_CPUDIV_4               0x00300000
 644     /* PLB divisor */
 645 #define PLL_PLBDIV                 0x00030000
 646 #define CPC0_PLLMR0_CBDV           0x00030000
 647 #define PLL_PLBDIV_1               0x00000000
 648 #define PLL_PLBDIV_2               0x00010000
 649 #define PLL_PLBDIV_3               0x00020000
 650 #define PLL_PLBDIV_4               0x00030000
 651     /* OPB divisor */
 652 #define PLL_OPBDIV                 0x00003000
 653 #define CPC0_PLLMR0_OPDV           0x00003000
 654 #define PLL_OPBDIV_1               0x00000000
 655 #define PLL_OPBDIV_2               0x00001000
 656 #define PLL_OPBDIV_3               0x00002000
 657 #define PLL_OPBDIV_4               0x00003000
 658     /* EBC divisor */
 659 #define PLL_EXTBUSDIV              0x00000300
 660 #define CPC0_PLLMR0_EPDV           0x00000300
 661 #define PLL_EXTBUSDIV_2            0x00000000
 662 #define PLL_EXTBUSDIV_3            0x00000100
 663 #define PLL_EXTBUSDIV_4            0x00000200
 664 #define PLL_EXTBUSDIV_5            0x00000300
 665     /* MAL divisor */
 666 #define PLL_MALDIV                 0x00000030
 667 #define CPC0_PLLMR0_MPDV           0x00000030
 668 #define PLL_MALDIV_1               0x00000000
 669 #define PLL_MALDIV_2               0x00000010
 670 #define PLL_MALDIV_3               0x00000020
 671 #define PLL_MALDIV_4               0x00000030
 672     /* PCI divisor */
 673 #define PLL_PCIDIV                 0x00000003
 674 #define CPC0_PLLMR0_PPFD           0x00000003
 675 #define PLL_PCIDIV_1               0x00000000
 676 #define PLL_PCIDIV_2               0x00000001
 677 #define PLL_PCIDIV_3               0x00000002
 678 #define PLL_PCIDIV_4               0x00000003
 679
 680 /*
 681 !-------------------------------------------------------------------------------
 682 ! PLL settings for 266MHz CPU, 133MHz PLB/SDRAM, 66MHz EBC, 33MHz PCI,
 683 ! assuming a 33.3MHz input clock to the 405EP.
 684 !-------------------------------------------------------------------------------
 685 */
 686 #define PLLMR0_133_66_66_33  (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
 687                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 688                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 689 #define PLLMR1_133_66_66_33  (PLL_FBKDIV_4  |  \
 690                               PLL_FWDDIVA_6 | PLL_FWDDIVB_6 |  \
 691                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 692 #define PLLMR0_200_100_50_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 693                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
 694                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 695 #define PLLMR1_200_100_50_33 (PLL_FBKDIV_6  |  \
 696                               PLL_FWDDIVA_4 | PLL_FWDDIVB_4 |  \
 697                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 698 #define PLLMR0_266_133_66_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 699                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 700                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 701 #define PLLMR1_266_133_66_33 (PLL_FBKDIV_8  |  \
 702                               PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
 703                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 704 #if 0 /* test-only */
 705 #define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
 706 #define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
 707 #endif
 708 #if 0 /* test-only */
 709 #define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
 710 #define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
 711 #endif
 712 #if 1 /* test-only */
 713 #define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
 714 #define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
 715 #endif
 716
 717 #endif
 718 #endif
 719
 720 #endif  /* __CONFIG_H */