git.sur5r.net Git - u-boot/blob - include/configs/PPChameleonEVB.h

   1 /*
   2  * (C) Copyright 2003
   3  * DAVE Srl
   4  *
   5  * http://www.dave-tech.it
   6  * http://www.wawnet.biz
   7  * mailto:info@wawnet.biz
   8  *
   9  * Credits: Stefan Roese, Wolfgang Denk
  10  *
  11  * This program is free software; you can redistribute it and/or
  12  * modify it under the terms of the GNU General Public License as
  13  * published by the Free Software Foundation; either version 2 of
  14  * the License, or (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  24  * MA 02111-1307 USA
  25  */
  26
  27 /*
  28  * board/config.h - configuration options, board specific
  29  */
  30
  31 #ifndef __CONFIG_H
  32 #define __CONFIG_H
  33
  34 #define CONFIG_PPCHAMELEON_MODULE_BA    0       /* Basic    Model */
  35 #define CONFIG_PPCHAMELEON_MODULE_ME    1       /* Medium   Model */
  36 #define CONFIG_PPCHAMELEON_MODULE_HI    2       /* High-End Model */
  37 #ifndef CONFIG_PPCHAMELEON_MODULE_MODEL
  38 #define CONFIG_PPCHAMELEON_MODULE_MODEL CONFIG_PPCHAMELEON_MODULE_BA
  39 #endif
  40
  41 /*
  42  * Debug stuff
  43  */
  44 #undef  __DEBUG_START_FROM_SRAM__
  45 #define __DISABLE_MACHINE_EXCEPTION__
  46
  47 #ifdef __DEBUG_START_FROM_SRAM__
  48 #define CFG_DUMMY_FLASH_SIZE            1024*1024*4
  49 #endif
  50
  51 /*
  52  * High Level Configuration Options
  53  * (easy to change)
  54  */
  55
  56 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
  57 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
  58 #define CONFIG_PPCHAMELEONEVB   1       /* ...on a PPChameleonEVB board */
  59
  60 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
  61 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
  62
  63 #define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
  64
  65 #define CONFIG_BAUDRATE         115200
  66 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  67
  68 #undef  CONFIG_BOOTARGS
  69
  70 /* Ethernet stuff */
  71 #define CONFIG_ENV_OVERWRITE /* Let the user to change the Ethernet MAC addresses */
  72 #define CONFIG_ETHADDR  00:50:c2:1e:af:fe
  73 #define CONFIG_ETH1ADDR 00:50:c2:1e:af:fd
  74
  75 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  76 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
  77
  78
  79 #undef CONFIG_EXT_PHY
  80
  81 #define CONFIG_MII              1       /* MII PHY management           */
  82 #ifndef  CONFIG_EXT_PHY
  83 #define CONFIG_PHY_ADDR         1       /* PHY address                  */
  84 #else
  85 #define CONFIG_PHY_ADDR         2       /* PHY address                  */
  86 #endif
  87 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ
  88
  89 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
  90                                 CFG_CMD_DATE    | \
  91                                 CFG_CMD_ELF     | \
  92                                 CFG_CMD_EEPROM  | \
  93                                 CFG_CMD_I2C     | \
  94                                 CFG_CMD_IRQ     | \
  95                                 CFG_CMD_JFFS2   | \
  96                                 CFG_CMD_MII     | \
  97                                 CFG_CMD_NAND    | \
  98                                 CFG_CMD_PCI     )
  99
 100 #define CONFIG_MAC_PARTITION
 101 #define CONFIG_DOS_PARTITION
 102
 103 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 104 #include <cmd_confdefs.h>
 105
 106 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 107
 108 #define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
 109 #define CFG_RTC_REG_BASE_ADDR    0xF0000500 /* RTC Base Address         */
 110
 111 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
 112
 113 /*
 114  * Miscellaneous configurable options
 115  */
 116 #define CFG_LONGHELP                    /* undef to save memory         */
 117 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 118
 119 #undef  CFG_HUSH_PARSER                 /* use "hush" command parser    */
 120 #ifdef  CFG_HUSH_PARSER
 121 #define CFG_PROMPT_HUSH_PS2     "> "
 122 #endif
 123
 124 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 125 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 126 #else
 127 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 128 #endif
 129 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 130 #define CFG_MAXARGS     16              /* max number of command args   */
 131 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 132
 133 #define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
 134
 135 #define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
 136
 137 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 138 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 139
 140 #undef  CFG_EXT_SERIAL_CLOCK            /* no external serial clock used */
 141 #define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
 142 #define CFG_BASE_BAUD           691200
 143
 144 /* The following table includes the supported baudrates */
 145 #define CFG_BAUDRATE_TABLE      \
 146         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 147          57600, 115200, 230400, 460800, 921600 }
 148
 149 #define CFG_LOAD_ADDR   0x100000        /* default load address */
 150 #define CFG_EXTBDINFO   1               /* To use extended board_into (bd_t) */
 151
 152 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 153
 154 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 155
 156 /*-----------------------------------------------------------------------
 157  * NAND-FLASH stuff
 158  *-----------------------------------------------------------------------
 159  */
 160 #define CFG_NAND0_BASE 0xFF400000
 161 #define CFG_NAND1_BASE 0xFF000000
 162
 163 #define CFG_MAX_NAND_DEVICE     2       /* Max number of NAND devices           */
 164 #define SECTORSIZE 512
 165 #define NAND_NO_RB
 166
 167 #define ADDR_COLUMN 1
 168 #define ADDR_PAGE 2
 169 #define ADDR_COLUMN_PAGE 3
 170
 171 #define NAND_ChipID_UNKNOWN     0x00
 172 #define NAND_MAX_FLOORS 1
 173 #define NAND_MAX_CHIPS 1
 174
 175 #define CFG_NAND0_CE  (0x80000000 >> 1)  /* our CE is GPIO1 */
 176 #define CFG_NAND0_CLE (0x80000000 >> 2)  /* our CLE is GPIO2 */
 177 #define CFG_NAND0_ALE (0x80000000 >> 3)  /* our ALE is GPIO3 */
 178 #define CFG_NAND0_RDY (0x80000000 >> 4)  /* our RDY is GPIO4 */
 179
 180 #define CFG_NAND1_CE  (0x80000000 >> 14)  /* our CE is GPIO14 */
 181 #define CFG_NAND1_CLE (0x80000000 >> 15)  /* our CLE is GPIO15 */
 182 #define CFG_NAND1_ALE (0x80000000 >> 16)  /* our ALE is GPIO16 */
 183 #define CFG_NAND1_RDY (0x80000000 >> 31)  /* our RDY is GPIO31 */
 184
 185
 186 #define NAND_DISABLE_CE(nand) do \
 187 { \
 188         switch((unsigned long)(((struct nand_chip *)nand)->IO_ADDR)) \
 189         { \
 190             case CFG_NAND0_BASE: \
 191                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND0_CE); \
 192                 break; \
 193             case CFG_NAND1_BASE: \
 194                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND1_CE); \
 195                 break; \
 196         } \
 197 } while(0)
 198
 199 #define NAND_ENABLE_CE(nand) do \
 200 { \
 201         switch((unsigned long)(((struct nand_chip *)nand)->IO_ADDR)) \
 202         { \
 203             case CFG_NAND0_BASE: \
 204                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND0_CE); \
 205                 break; \
 206             case CFG_NAND1_BASE: \
 207                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND1_CE); \
 208                 break; \
 209         } \
 210 } while(0)
 211
 212
 213 #define NAND_CTL_CLRALE(nandptr) do \
 214 { \
 215         switch((unsigned long)nandptr) \
 216         { \
 217             case CFG_NAND0_BASE: \
 218                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND0_ALE); \
 219                 break; \
 220             case CFG_NAND1_BASE: \
 221                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND1_ALE); \
 222                 break; \
 223         } \
 224 } while(0)
 225
 226 #define NAND_CTL_SETALE(nandptr) do \
 227 { \
 228         switch((unsigned long)nandptr) \
 229         { \
 230             case CFG_NAND0_BASE: \
 231                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND0_ALE); \
 232                 break; \
 233             case CFG_NAND1_BASE: \
 234                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND1_ALE); \
 235                 break; \
 236         } \
 237 } while(0)
 238
 239 #define NAND_CTL_CLRCLE(nandptr) do \
 240 { \
 241         switch((unsigned long)nandptr) \
 242         { \
 243             case CFG_NAND0_BASE: \
 244                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND0_CLE); \
 245                 break; \
 246             case CFG_NAND1_BASE: \
 247                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND1_CLE); \
 248                 break; \
 249         } \
 250 } while(0)
 251
 252 #define NAND_CTL_SETCLE(nandptr) do { \
 253         switch((unsigned long)nandptr) { \
 254         case CFG_NAND0_BASE: \
 255                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND0_CLE); \
 256                 break; \
 257         case CFG_NAND1_BASE: \
 258                 out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND1_CLE); \
 259                 break; \
 260         } \
 261 } while(0)
 262
 263 #ifdef NAND_NO_RB
 264 /* constant delay (see also tR in the datasheet) */
 265 #define NAND_WAIT_READY(nand) do { \
 266         udelay(12); \
 267 } while (0)
 268 #else
 269 /* use the R/B pin */
 270 /* TBD */
 271 #endif
 272
 273 #define WRITE_NAND_COMMAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 274 #define WRITE_NAND_ADDRESS(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 275 #define WRITE_NAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)d; } while(0)
 276 #define READ_NAND(adr) ((volatile unsigned char)(*(volatile __u8 *)(unsigned long)adr))
 277
 278 /*-----------------------------------------------------------------------
 279  * PCI stuff
 280  *-----------------------------------------------------------------------
 281  */
 282 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 283 #define PCI_HOST_FORCE  1               /* configure as pci host        */
 284 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 285
 286 #define CONFIG_PCI                      /* include pci support          */
 287 #define CONFIG_PCI_HOST PCI_HOST_FORCE   /* select pci host function     */
 288 #undef  CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 289                                         /* resource configuration       */
 290
 291 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 292
 293 #define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
 294 #define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
 295 #define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
 296 #define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
 297 #define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
 298 #define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
 299 #define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
 300 #define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
 301 #define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
 302
 303 /*-----------------------------------------------------------------------
 304  * Start addresses for the final memory configuration
 305  * (Set up by the startup code)
 306  * Please note that CFG_SDRAM_BASE _must_ start at 0
 307  */
 308 #define CFG_SDRAM_BASE          0x00000000
 309 #define CFG_FLASH_BASE          0xFFFC0000
 310 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 311 #define CFG_MONITOR_LEN         (256 * 1024)    /* Reserve 256 kB for Monitor   */
 312 #define CFG_MALLOC_LEN          (256 * 1024)    /* Reserve 256 kB for malloc()  */
 313
 314 /*
 315  * For booting Linux, the board info and command line data
 316  * have to be in the first 8 MB of memory, since this is
 317  * the maximum mapped by the Linux kernel during initialization.
 318  */
 319 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 320 /*-----------------------------------------------------------------------
 321  * FLASH organization
 322  */
 323 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 324 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
 325
 326 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 327 #define CFG_FLASH_WRITE_TOUT    1000    /* Timeout for Flash Write (in ms)      */
 328
 329 #define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
 330 #define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
 331 #define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
 332 /*
 333  * The following defines are added for buggy IOP480 byte interface.
 334  * All other boards should use the standard values (CPCI405 etc.)
 335  */
 336 #define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
 337 #define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
 338 #define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
 339
 340 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 341
 342 #if 0 /* test-only */
 343 #define CFG_JFFS2_FIRST_BANK    0        /* use for JFFS2 */
 344 #define CFG_JFFS2_NUM_BANKS     1        /* ! second bank contains U-Boot */
 345 #endif
 346
 347 /*-----------------------------------------------------------------------
 348  * Environment Variable setup
 349  */
 350 #define CFG_ENV_IS_IN_FLASH     1       /* use FLASH for environment vars */
 351 #define CFG_ENV_ADDR            0xFFFF8000      /* environment starts at the first small sector */
 352 #define CFG_ENV_SECT_SIZE       0x2000  /* 8196 bytes may be used for env vars*/
 353 #define CFG_ENV_ADDR_REDUND     0xFFFFA000
 354 #define CFG_ENV_SIZE_REDUND     0x2000
 355
 356 #define CFG_NVRAM_BASE_ADDR     0xF0000500              /* NVRAM base address   */
 357 #define CFG_NVRAM_SIZE          242                     /* NVRAM size           */
 358
 359 /*-----------------------------------------------------------------------
 360  * I2C EEPROM (CAT24WC16) for environment
 361  */
 362 #define CONFIG_HARD_I2C                 /* I2c with hardware support */
 363 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address */
 364 #define CFG_I2C_SLAVE           0x7F
 365
 366 #define CFG_I2C_EEPROM_ADDR     0x50    /* EEPROM CAT28WC08             */
 367 #define CFG_I2C_EEPROM_ADDR_LEN 1       /* Bytes of address             */
 368 /* mask of address bits that overflow into the "EEPROM chip address"    */
 369 /*#define CFG_I2C_EEPROM_ADDR_OVERFLOW  0x07*/
 370 #define CFG_EEPROM_PAGE_WRITE_BITS 4    /* The Catalyst CAT24WC08 has   */
 371                                         /* 16 byte page write mode using*/
 372                                         /* last 4 bits of the address   */
 373 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10   /* and takes up to 10 msec */
 374 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 375
 376 /*-----------------------------------------------------------------------
 377  * Cache Configuration
 378  */
 379 #define CFG_DCACHE_SIZE         16384   /* For IBM 405 CPUs, older 405 ppc's    */
 380                                         /* have only 8kB, 16kB is save here     */
 381 #define CFG_CACHELINE_SIZE      32      /* ...                  */
 382 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 383 #define CFG_CACHELINE_SHIFT     5       /* log base 2 of the above value        */
 384 #endif
 385
 386 /*
 387  * Init Memory Controller:
 388  *
 389  * BR0/1 and OR0/1 (FLASH)
 390  */
 391
 392 #define FLASH_BASE0_PRELIM      0xFFC00000      /* FLASH bank #0        */
 393
 394 /*-----------------------------------------------------------------------
 395  * External Bus Controller (EBC) Setup
 396  */
 397
 398 /* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
 399 #define CFG_EBC_PB0AP           0x92015480
 400 #define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 401
 402 /* Memory Bank 1 (External SRAM) initialization                                 */
 403 /* Since this must replace NOR Flash, we use the same settings for CS0          */
 404 #define CFG_EBC_PB1AP           0x92015480
 405 #define CFG_EBC_PB1CR           0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 406
 407 /* Memory Bank 2 (Flash Bank 1, NAND-FLASH) initialization                      */
 408 #define CFG_EBC_PB2AP           0x92015480
 409 #define CFG_EBC_PB2CR           0xFF458000  /* BAS=0xFF4,BS=4MB,BU=R/W,BW=8bit  */
 410
 411 /* Memory Bank 3 (Flash Bank 2, NAND-FLASH) initialization                      */
 412 #define CFG_EBC_PB3AP           0x92015480
 413 #define CFG_EBC_PB3CR           0xFF058000  /* BAS=0xFF0,BS=4MB,BU=R/W,BW=8bit  */
 414
 415
 416 #if 0 /* Roese */
 417 /* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                      */
 418 #define CFG_EBC_PB1AP           0x92015480
 419 #define CFG_EBC_PB1CR           0xFF858000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 420
 421 /* Memory Bank 2 (CAN0, 1) initialization                                       */
 422 #define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 423 #define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 424
 425 /* Memory Bank 3 (CompactFlash IDE) initialization                              */
 426 #define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 427 #define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 428
 429 /* Memory Bank 4 (NVRAM/RTC) initialization                                     */
 430 #define CFG_EBC_PB4AP           0x01005280  /* TWT=2,WBN=1,WBF=1,TH=1,SOR=1     */
 431 #define CFG_EBC_PB4CR           0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
 432 #endif
 433
 434 /*-----------------------------------------------------------------------
 435  * FPGA stuff
 436  */
 437 /* FPGA internal regs */
 438 #define CFG_FPGA_MODE           0x00
 439 #define CFG_FPGA_STATUS         0x02
 440 #define CFG_FPGA_TS             0x04
 441 #define CFG_FPGA_TS_LOW         0x06
 442 #define CFG_FPGA_TS_CAP0        0x10
 443 #define CFG_FPGA_TS_CAP0_LOW    0x12
 444 #define CFG_FPGA_TS_CAP1        0x14
 445 #define CFG_FPGA_TS_CAP1_LOW    0x16
 446 #define CFG_FPGA_TS_CAP2        0x18
 447 #define CFG_FPGA_TS_CAP2_LOW    0x1a
 448 #define CFG_FPGA_TS_CAP3        0x1c
 449 #define CFG_FPGA_TS_CAP3_LOW    0x1e
 450
 451 /* FPGA Mode Reg */
 452 #define CFG_FPGA_MODE_CF_RESET  0x0001
 453 #define CFG_FPGA_MODE_TS_IRQ_ENABLE 0x0100
 454 #define CFG_FPGA_MODE_TS_IRQ_CLEAR  0x1000
 455 #define CFG_FPGA_MODE_TS_CLEAR  0x2000
 456
 457 /* FPGA Status Reg */
 458 #define CFG_FPGA_STATUS_DIP0    0x0001
 459 #define CFG_FPGA_STATUS_DIP1    0x0002
 460 #define CFG_FPGA_STATUS_DIP2    0x0004
 461 #define CFG_FPGA_STATUS_FLASH   0x0008
 462 #define CFG_FPGA_STATUS_TS_IRQ  0x1000
 463
 464 #define CFG_FPGA_SPARTAN2       1               /* using Xilinx Spartan 2 now    */
 465 #define CFG_FPGA_MAX_SIZE       128*1024        /* 128kByte is enough for XC2S50E*/
 466
 467 /* FPGA program pin configuration */
 468 #define CFG_FPGA_PRG            0x04000000      /* FPGA program pin (ppc output) */
 469 #define CFG_FPGA_CLK            0x02000000      /* FPGA clk pin (ppc output)     */
 470 #define CFG_FPGA_DATA           0x01000000      /* FPGA data pin (ppc output)    */
 471 #define CFG_FPGA_INIT           0x00010000      /* FPGA init pin (ppc input)     */
 472 #define CFG_FPGA_DONE           0x00008000      /* FPGA done pin (ppc input)     */
 473
 474 /*-----------------------------------------------------------------------
 475  * Definitions for initial stack pointer and data area (in data cache)
 476  */
 477 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 478 #define CFG_TEMP_STACK_OCM      1
 479
 480 /* On Chip Memory location */
 481 #define CFG_OCM_DATA_ADDR       0xF8000000
 482 #define CFG_OCM_DATA_SIZE       0x1000
 483 #define CFG_INIT_RAM_ADDR       CFG_OCM_DATA_ADDR /* inside of SDRAM            */
 484 #define CFG_INIT_RAM_END        CFG_OCM_DATA_SIZE /* End of used area in RAM    */
 485
 486 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 487 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 488 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 489
 490 /*-----------------------------------------------------------------------
 491  * Definitions for GPIO setup (PPC405EP specific)
 492  *
 493  * GPIO0[0]     - External Bus Controller BLAST output
 494  * GPIO0[1-9]   - Instruction trace outputs -> GPIO
 495  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
 496  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
 497  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
 498  * GPIO0[24-27] - UART0 control signal inputs/outputs
 499  * GPIO0[28-29] - UART1 data signal input/output
 500  * GPIO0[30]    - EMAC0 input
 501  * GPIO0[31]    - EMAC1 reject packet as output
 502  */
 503 #define CFG_GPIO0_OSRH          0x40000550
 504 #define CFG_GPIO0_OSRL          0x00000110
 505 #define CFG_GPIO0_ISR1H         0x00000000
 506 /*#define CFG_GPIO0_ISR1L         0x15555445*/
 507 #define CFG_GPIO0_ISR1L         0x15555444
 508 #define CFG_GPIO0_TSRH          0x00000000
 509 #define CFG_GPIO0_TSRL          0x00000000
 510 #define CFG_GPIO0_TCR           0xF7FF8014
 511
 512 /*
 513  * Internal Definitions
 514  *
 515  * Boot Flags
 516  */
 517 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 518 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 519
 520
 521 #define CONFIG_NO_SERIAL_EEPROM
 522 /*#undef CONFIG_NO_SERIAL_EEPROM*/
 523 /*--------------------------------------------------------------------*/
 524 #ifdef CONFIG_NO_SERIAL_EEPROM
 525
 526
 527 /*
 528 !-----------------------------------------------------------------------
 529 ! Defines for entry options.
 530 ! Note: Because the 405EP SDRAM controller does not support ECC, ECC DIMMs that
 531 !       are plugged in the board will be utilized as non-ECC DIMMs.
 532 !-----------------------------------------------------------------------
 533 */
 534 #undef          AUTO_MEMORY_CONFIG
 535 #define         DIMM_READ_ADDR 0xAB
 536 #define         DIMM_WRITE_ADDR 0xAA
 537
 538
 539 #define CPC0_PLLMR0  (CNTRL_DCR_BASE+0x0)  /* PLL mode 0 register               */
 540 #define CPC0_BOOT    (CNTRL_DCR_BASE+0x1)  /* Chip Clock Status register        */
 541 #define CPC0_CR1     (CNTRL_DCR_BASE+0x2)  /* Chip Control 1 register           */
 542 #define CPC0_EPRCSR  (CNTRL_DCR_BASE+0x3)  /* EMAC PHY Rcv Clk Src register     */
 543 #define CPC0_PLLMR1  (CNTRL_DCR_BASE+0x4)  /* PLL mode 1 register               */
 544 #define CPC0_UCR     (CNTRL_DCR_BASE+0x5)  /* UART Control register             */
 545 #define CPC0_SRR     (CNTRL_DCR_BASE+0x6)  /* Soft Reset register               */
 546 #define CPC0_JTAGID  (CNTRL_DCR_BASE+0x7)  /* JTAG ID register                  */
 547 #define CPC0_SPARE   (CNTRL_DCR_BASE+0x8)  /* Spare DCR                         */
 548 #define CPC0_PCI     (CNTRL_DCR_BASE+0x9)  /* PCI Control register              */
 549
 550 /* Defines for CPC0_PLLMR1 Register fields */
 551 #define PLL_ACTIVE              0x80000000
 552 #define CPC0_PLLMR1_SSCS        0x80000000
 553 #define PLL_RESET               0x40000000
 554 #define CPC0_PLLMR1_PLLR        0x40000000
 555     /* Feedback multiplier */
 556 #define PLL_FBKDIV              0x00F00000
 557 #define CPC0_PLLMR1_FBDV        0x00F00000
 558 #define PLL_FBKDIV_16           0x00000000
 559 #define PLL_FBKDIV_1            0x00100000
 560 #define PLL_FBKDIV_2            0x00200000
 561 #define PLL_FBKDIV_3            0x00300000
 562 #define PLL_FBKDIV_4            0x00400000
 563 #define PLL_FBKDIV_5            0x00500000
 564 #define PLL_FBKDIV_6            0x00600000
 565 #define PLL_FBKDIV_7            0x00700000
 566 #define PLL_FBKDIV_8            0x00800000
 567 #define PLL_FBKDIV_9            0x00900000
 568 #define PLL_FBKDIV_10           0x00A00000
 569 #define PLL_FBKDIV_11           0x00B00000
 570 #define PLL_FBKDIV_12           0x00C00000
 571 #define PLL_FBKDIV_13           0x00D00000
 572 #define PLL_FBKDIV_14           0x00E00000
 573 #define PLL_FBKDIV_15           0x00F00000
 574     /* Forward A divisor */
 575 #define PLL_FWDDIVA             0x00070000
 576 #define CPC0_PLLMR1_FWDVA       0x00070000
 577 #define PLL_FWDDIVA_8           0x00000000
 578 #define PLL_FWDDIVA_7           0x00010000
 579 #define PLL_FWDDIVA_6           0x00020000
 580 #define PLL_FWDDIVA_5           0x00030000
 581 #define PLL_FWDDIVA_4           0x00040000
 582 #define PLL_FWDDIVA_3           0x00050000
 583 #define PLL_FWDDIVA_2           0x00060000
 584 #define PLL_FWDDIVA_1           0x00070000
 585     /* Forward B divisor */
 586 #define PLL_FWDDIVB             0x00007000
 587 #define CPC0_PLLMR1_FWDVB       0x00007000
 588 #define PLL_FWDDIVB_8           0x00000000
 589 #define PLL_FWDDIVB_7           0x00001000
 590 #define PLL_FWDDIVB_6           0x00002000
 591 #define PLL_FWDDIVB_5           0x00003000
 592 #define PLL_FWDDIVB_4           0x00004000
 593 #define PLL_FWDDIVB_3           0x00005000
 594 #define PLL_FWDDIVB_2           0x00006000
 595 #define PLL_FWDDIVB_1           0x00007000
 596     /* PLL tune bits */
 597 #define PLL_TUNE_MASK           0x000003FF
 598 #define PLL_TUNE_2_M_3          0x00000133      /*  2 <= M <= 3                 */
 599 #define PLL_TUNE_4_M_6          0x00000134      /*  3 <  M <= 6                 */
 600 #define PLL_TUNE_7_M_10         0x00000138      /*  6 <  M <= 10                */
 601 #define PLL_TUNE_11_M_14        0x0000013C      /* 10 <  M <= 14                */
 602 #define PLL_TUNE_15_M_40        0x0000023E      /* 14 <  M <= 40                */
 603 #define PLL_TUNE_VCO_LOW        0x00000000      /* 500MHz <= VCO <=  800MHz     */
 604 #define PLL_TUNE_VCO_HI         0x00000080      /* 800MHz <  VCO <= 1000MHz     */
 605
 606 /* Defines for CPC0_PLLMR0 Register fields */
 607     /* CPU divisor */
 608 #define PLL_CPUDIV              0x00300000
 609 #define CPC0_PLLMR0_CCDV        0x00300000
 610 #define PLL_CPUDIV_1            0x00000000
 611 #define PLL_CPUDIV_2            0x00100000
 612 #define PLL_CPUDIV_3            0x00200000
 613 #define PLL_CPUDIV_4            0x00300000
 614     /* PLB divisor */
 615 #define PLL_PLBDIV              0x00030000
 616 #define CPC0_PLLMR0_CBDV        0x00030000
 617 #define PLL_PLBDIV_1            0x00000000
 618 #define PLL_PLBDIV_2            0x00010000
 619 #define PLL_PLBDIV_3            0x00020000
 620 #define PLL_PLBDIV_4            0x00030000
 621     /* OPB divisor */
 622 #define PLL_OPBDIV              0x00003000
 623 #define CPC0_PLLMR0_OPDV        0x00003000
 624 #define PLL_OPBDIV_1            0x00000000
 625 #define PLL_OPBDIV_2            0x00001000
 626 #define PLL_OPBDIV_3            0x00002000
 627 #define PLL_OPBDIV_4            0x00003000
 628     /* EBC divisor */
 629 #define PLL_EXTBUSDIV           0x00000300
 630 #define CPC0_PLLMR0_EPDV        0x00000300
 631 #define PLL_EXTBUSDIV_2         0x00000000
 632 #define PLL_EXTBUSDIV_3         0x00000100
 633 #define PLL_EXTBUSDIV_4         0x00000200
 634 #define PLL_EXTBUSDIV_5         0x00000300
 635     /* MAL divisor */
 636 #define PLL_MALDIV              0x00000030
 637 #define CPC0_PLLMR0_MPDV        0x00000030
 638 #define PLL_MALDIV_1            0x00000000
 639 #define PLL_MALDIV_2            0x00000010
 640 #define PLL_MALDIV_3            0x00000020
 641 #define PLL_MALDIV_4            0x00000030
 642     /* PCI divisor */
 643 #define PLL_PCIDIV              0x00000003
 644 #define CPC0_PLLMR0_PPFD        0x00000003
 645 #define PLL_PCIDIV_1            0x00000000
 646 #define PLL_PCIDIV_2            0x00000001
 647 #define PLL_PCIDIV_3            0x00000002
 648 #define PLL_PCIDIV_4            0x00000003
 649
 650 /* CPU - PLB/SDRAM - EBC - OPB - PCI (assuming a 33.3MHz input clock to the 405EP) */
 651 #define PLLMR0_133_133_33_66_33  (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
 652                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |      \
 653                                   PLL_MALDIV_1 | PLL_PCIDIV_4)
 654 #define PLLMR1_133_133_33_66_33  (PLL_FBKDIV_4  |  \
 655                                   PLL_FWDDIVA_6 | PLL_FWDDIVB_6 |  \
 656                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 657 #define PLLMR0_200_100_50_33     (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 658                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |      \
 659                                   PLL_MALDIV_1 | PLL_PCIDIV_4)
 660 #define PLLMR1_200_100_50_33     (PLL_FBKDIV_6  |  \
 661                                   PLL_FWDDIVA_4 | PLL_FWDDIVB_4 |  \
 662                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 663 #define PLLMR0_266_133_33_66_33  (PLL_CPUDIV_1 | PLL_PLBDIV_2 | \
 664                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |      \
 665                                   PLL_MALDIV_1 | PLL_PCIDIV_4)
 666 #define PLLMR1_266_133_33_66_33  (PLL_FBKDIV_8  |  \
 667                                   PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
 668                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 669 #define PLLMR0_333_111_37_55_55  (PLL_CPUDIV_1 | PLL_PLBDIV_3 | \
 670                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |      \
 671                                   PLL_MALDIV_1 | PLL_PCIDIV_2)
 672 #define PLLMR1_333_111_37_55_55  (PLL_FBKDIV_10 |  \
 673                                   PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
 674                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_HI)
 675
 676 #if   (CONFIG_PPCHAMELEON_MODULE_MODEL == CONFIG_PPCHAMELEON_MODULE_HI)
 677 /* Model HI */
 678 #define PLLMR0_DEFAULT   PLLMR0_333_111_37_55_55
 679 #define PLLMR1_DEFAULT   PLLMR1_333_111_37_55_55
 680 /* Model ME */
 681 #elif (CONFIG_PPCHAMELEON_MODULE_MODEL == CONFIG_PPCHAMELEON_MODULE_ME)
 682 #define PLLMR0_DEFAULT   PLLMR0_266_133_33_66_33
 683 #define PLLMR1_DEFAULT   PLLMR1_266_133_33_66_33
 684 #else
 685 /* Model BA (default) */
 686 #define PLLMR0_DEFAULT   PLLMR0_133_133_33_66_33
 687 #define PLLMR1_DEFAULT   PLLMR1_133_133_33_66_33
 688
 689 #endif
 690
 691 #endif /* CONFIG_NO_SERIAL_EEPROM */
 692
 693 #define CONFIG_JFFS2_NAND 1                     /* jffs2 on nand support */
 694 #define CONFIG_JFFS2_NAND_DEV 0                 /* nand device jffs2 lives on */
 695 #define CONFIG_JFFS2_NAND_OFF 0                 /* start of jffs2 partition */
 696 #define CONFIG_JFFS2_NAND_SIZE 2*1024*1024      /* size of jffs2 partition */
 697 #define NAND_CACHE_PAGES 16                     /* size of nand cache in 512 bytes pages */
 698
 699 #endif  /* __CONFIG_H */