git.sur5r.net Git - u-boot/blob - include/configs/TQM8560.h

   1 /*
   2  * Copyright 2005 DENX Software Engineering
   3  * Wolfgang Denk <wd@denx.de>
   4  * Copyright 2004 Freescale Semiconductor.
   5  * (C) Copyright 2002,2003 Motorola,Inc.
   6  * Xianghua Xiao <X.Xiao@motorola.com>
   7  *
   8  * See file CREDITS for list of people who contributed to this
   9  * project.
  10  *
  11  * This program is free software; you can redistribute it and/or
  12  * modify it under the terms of the GNU General Public License as
  13  * published by the Free Software Foundation; either version 2 of
  14  * the License, or (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  24  * MA 02111-1307 USA
  25  */
  26
  27 /*
  28  * TQM8560 board configuration file
  29  *
  30  * Make sure you change the MAC address and other network params first,
  31  * search for CONFIG_ETHADDR, CONFIG_SERVERIP, etc in this file.
  32  */
  33
  34 #ifndef __CONFIG_H
  35 #define __CONFIG_H
  36
  37 /* High Level Configuration Options */
  38 #define CONFIG_BOOKE            1       /* BOOKE */
  39 #define CONFIG_E500             1       /* BOOKE e500 family */
  40 #define CONFIG_MPC85xx          1       /* MPC8540/MPC8560 */
  41 #define CONFIG_CPM2             1       /* has CPM2 */
  42 #define CONFIG_MPC8560          1       /* MPC8560 specific */
  43 #define CONFIG_TQM8560          1       /* TQM8560 board specific */
  44
  45 #undef CONFIG_PCI
  46 #define CONFIG_TSEC_ENET                /* tsec ethernet support */
  47 #undef CONFIG_DDR_ECC                   /* only for ECC DDR module */
  48 #define CONFIG_DDR_DLL                  /* possible DLL fix needed */
  49 #define CONFIG_DDR_2T_TIMING            /* Sets the 2T timing bit */
  50
  51 /*
  52  * sysclk for MPC85xx
  53  *
  54  * Two valid values are:
  55  *    33000000
  56  *    66000000
  57  *
  58  * Most PCI cards are still 33Mhz, so in the presence of PCI, 33MHz
  59  * is likely the desired value here, so that is now the default.
  60  * The board, however, can run at 66MHz.  In any event, this value
  61  * must match the settings of some switches.  Details can be found
  62  * in the README.mpc85xxads.
  63  */
  64
  65 #ifndef CONFIG_SYS_CLK_FREQ
  66 #define CONFIG_SYS_CLK_FREQ     33333333
  67 #endif
  68
  69 /*
  70  * These can be toggled for performance analysis, otherwise use default.
  71  */
  72 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  73 #define CONFIG_BTB                      /* toggle branch predition */
  74 #define CONFIG_ADDR_STREAMING           /* toggle addr streaming */
  75
  76 #define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_pre_init */
  77
  78 #undef  CFG_DRAM_TEST                   /* memory test, takes time */
  79 #define CFG_MEMTEST_START       0x00000000      /* memtest region */
  80 #define CFG_MEMTEST_END         0x10000000
  81
  82 /*
  83  * Base addresses -- Note these are effective addresses where the
  84  * actual resources get mapped (not physical addresses)
  85  */
  86 #define CFG_CCSRBAR_DEFAULT     0xFF700000      /* CCSRBAR Default */
  87 #define CFG_CCSRBAR             0xE0000000      /* relocated CCSRBAR */
  88 #define CFG_IMMR                CFG_CCSRBAR     /* PQII uses CFG_IMMR */
  89
  90 /*
  91  * DDR Setup
  92  */
  93 #define CFG_DDR_SDRAM_BASE      0x00000000      /* DDR is system memory*/
  94 #define CFG_SDRAM_BASE          CFG_DDR_SDRAM_BASE
  95
  96 #if defined(CONFIG_SPD_EEPROM)
  97     /*
  98      * Determine DDR configuration from I2C interface.
  99      */
 100     #define SPD_EEPROM_ADDRESS  0x51            /* DDR DIMM */
 101
 102 #else
 103     /*
 104      * Manually set up DDR parameters
 105      */
 106     #define CFG_SDRAM_SIZE      512             /* DDR is 256MB */
 107     #define CFG_DDR_CS0_BNDS    0x0000001f      /* 0-256MB */
 108     #define CFG_DDR_CS0_CONFIG  0x80000102
 109     #define CFG_DDR_TIMING_1    0x47445331
 110     #define CFG_DDR_TIMING_2    0x00000800      /* P9-45,may need tuning */
 111     #define CFG_DDR_CONTROL     0xc2000000      /* unbuffered,no DYN_PWR */
 112     #define CFG_DDR_MODE        0x40020062      /* DLL,normal,seq,4/2.5 */
 113     #define CFG_DDR_INTERVAL    0x05160100      /* autocharge,no open page */
 114 #endif
 115
 116 /*
 117  * Flash on the Local Bus
 118  */
 119 #define CFG_LBC_FLASH_BASE      0xfe000000      /* Localbus SDRAM */
 120 #define CFG_LBC_FLASH_SIZE      32              /* LBC SDRAM is 32MB */
 121
 122 #define CFG_FLASH_BASE          CFG_LBC_FLASH_BASE      /* start of FLASH 32M */
 123 #define CFG_BR0_PRELIM          0xfe001801      /* port size 32bit */
 124
 125 #define CFG_OR0_PRELIM          0xfe000040      /* 32MB Flash */
 126 #define CFG_MAX_FLASH_BANKS     1               /* number of banks */
 127 #define CFG_MAX_FLASH_SECT      256             /* sectors per device */
 128 #undef  CFG_FLASH_CHECKSUM
 129 #define CFG_FLASH_ERASE_TOUT    60000   /* Flash Erase Timeout (ms) */
 130 #define CFG_FLASH_WRITE_TOUT    500     /* Flash Write Timeout (ms) */
 131
 132 #define CFG_MONITOR_BASE        TEXT_BASE       /* start of monitor */
 133
 134 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 135 #define CFG_RAMBOOT
 136 #else
 137 #undef  CFG_RAMBOOT
 138 #endif
 139
 140 #define CFG_FLASH_CFI_DRIVER
 141 #define CFG_FLASH_CFI
 142 #define CFG_FLASH_EMPTY_INFO
 143
 144 #define CFG_LBC_LCRR            0x00030008    /* LB clock ratio reg */
 145 #define CFG_LBC_LBCR            0x00000000    /* LB config reg */
 146 #define CFG_LBC_LSRT            0x20000000    /* LB sdram refresh timer */
 147 #define CFG_LBC_MRTPR           0x20000000    /* LB refresh timer prescal*/
 148
 149 /*
 150  * LSDMR masks
 151  */
 152 #define CFG_LBC_LSDMR_RFEN      (1 << (31 -  1))
 153 #define CFG_LBC_LSDMR_BSMA1516  (3 << (31 - 10))
 154 #define CFG_LBC_LSDMR_BSMA1617  (4 << (31 - 10))
 155 #define CFG_LBC_LSDMR_RFCR5     (3 << (31 - 16))
 156 #define CFG_LBC_LSDMR_RFCR16    (7 << (31 - 16))
 157 #define CFG_LBC_LSDMR_PRETOACT3 (3 << (31 - 19))
 158 #define CFG_LBC_LSDMR_PRETOACT7 (7 << (31 - 19))
 159 #define CFG_LBC_LSDMR_ACTTORW3  (3 << (31 - 22))
 160 #define CFG_LBC_LSDMR_ACTTORW7  (7 << (31 - 22))
 161 #define CFG_LBC_LSDMR_ACTTORW6  (6 << (31 - 22))
 162 #define CFG_LBC_LSDMR_BL8       (1 << (31 - 23))
 163 #define CFG_LBC_LSDMR_WRC2      (2 << (31 - 27))
 164 #define CFG_LBC_LSDMR_WRC4      (0 << (31 - 27))
 165 #define CFG_LBC_LSDMR_BUFCMD    (1 << (31 - 29))
 166 #define CFG_LBC_LSDMR_CL3       (3 << (31 - 31))
 167
 168 #define CFG_LBC_LSDMR_OP_NORMAL (0 << (31 - 4))
 169 #define CFG_LBC_LSDMR_OP_ARFRSH (1 << (31 - 4))
 170 #define CFG_LBC_LSDMR_OP_SRFRSH (2 << (31 - 4))
 171 #define CFG_LBC_LSDMR_OP_MRW    (3 << (31 - 4))
 172 #define CFG_LBC_LSDMR_OP_PRECH  (4 << (31 - 4))
 173 #define CFG_LBC_LSDMR_OP_PCHALL (5 << (31 - 4))
 174 #define CFG_LBC_LSDMR_OP_ACTBNK (6 << (31 - 4))
 175 #define CFG_LBC_LSDMR_OP_RWINV  (7 << (31 - 4))
 176
 177 #define CFG_LBC_LSDMR_COMMON    ( CFG_LBC_LSDMR_BSMA1516        \
 178                                 | CFG_LBC_LSDMR_RFCR5           \
 179                                 | CFG_LBC_LSDMR_PRETOACT3       \
 180                                 | CFG_LBC_LSDMR_ACTTORW3        \
 181                                 | CFG_LBC_LSDMR_BL8             \
 182                                 | CFG_LBC_LSDMR_WRC2            \
 183                                 | CFG_LBC_LSDMR_CL3             \
 184                                 | CFG_LBC_LSDMR_RFEN            \
 185                                 )
 186
 187 /*
 188  * SDRAM Controller configuration sequence.
 189  */
 190 #define CFG_LBC_LSDMR_1         ( CFG_LBC_LSDMR_COMMON \
 191                                 | CFG_LBC_LSDMR_OP_PCHALL)
 192 #define CFG_LBC_LSDMR_2         ( CFG_LBC_LSDMR_COMMON \
 193                                 | CFG_LBC_LSDMR_OP_ARFRSH)
 194 #define CFG_LBC_LSDMR_3         ( CFG_LBC_LSDMR_COMMON \
 195                                 | CFG_LBC_LSDMR_OP_ARFRSH)
 196 #define CFG_LBC_LSDMR_4         ( CFG_LBC_LSDMR_COMMON \
 197                                 | CFG_LBC_LSDMR_OP_MRW)
 198 #define CFG_LBC_LSDMR_5         ( CFG_LBC_LSDMR_COMMON \
 199                                 | CFG_LBC_LSDMR_OP_NORMAL)
 200
 201 #define CONFIG_L1_INIT_RAM
 202 #define CFG_INIT_RAM_LOCK       1
 203 #define CFG_INIT_RAM_ADDR       0xe4010000      /* Initial RAM address */
 204 #define CFG_INIT_RAM_END        0x4000          /* End of used area in RAM */
 205
 206 #define CFG_GBL_DATA_SIZE       128             /* num bytes initial data */
 207 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 208 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 209
 210 #define CFG_MONITOR_LEN         (256 * 1024)    /* Reserve 256 kB for Mon */
 211 #define CFG_MALLOC_LEN          (128 * 1024)    /* Reserved for malloc */
 212
 213 /* Serial Port */
 214 #define CONFIG_CONS_ON_SCC      /* define if console on SCC */
 215 #undef  CONFIG_CONS_NONE        /* define if console on something else */
 216 #define CONFIG_CONS_INDEX       1  /* which serial channel for console */
 217
 218 #define CONFIG_BAUDRATE         115200
 219
 220 #define CFG_BAUDRATE_TABLE  \
 221         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 222
 223 /* Use the HUSH parser */
 224 #define CFG_HUSH_PARSER
 225 #ifdef  CFG_HUSH_PARSER
 226 #define CFG_PROMPT_HUSH_PS2 "> "
 227 #endif
 228
 229 /* I2C */
 230 #define CONFIG_HARD_I2C                 /* I2C with hardware support    */
 231 #undef  CONFIG_SOFT_I2C                 /* I2C bit-banged               */
 232 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 233 #define CFG_I2C_SLAVE           0x7F
 234 #define CFG_I2C_NOPROBES        {0x48}  /* Don't probe these addrs      */
 235
 236 /* I2C RTC */
 237 #define CONFIG_RTC_DS1337               /* Use ds1337 rtc via i2c       */
 238 #define CFG_I2C_RTC_ADDR        0x68    /* at address 0x68              */
 239
 240 /* I2C EEPROM */
 241 /*
 242  * EEPROM configuration for onboard EEPROM M24C32 (M24C64 should work also).
 243  */
 244 #define CFG_I2C_EEPROM_ADDR             0x50    /* 1010000x             */
 245 #define CFG_I2C_EEPROM_ADDR_LEN         2
 246 #define CFG_EEPROM_PAGE_WRITE_BITS      5       /* =32 Bytes per write  */
 247 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 248 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  20
 249 #define CFG_I2C_MULTI_EEPROMS           1       /* more than one eeprom */
 250
 251 /* I2C SYSMON (LM75) */
 252 #define CONFIG_DTT_LM75         1               /* ON Semi's LM75       */
 253 #define CONFIG_DTT_SENSORS      {0}             /* Sensor addresses     */
 254 #define CFG_DTT_MAX_TEMP        70
 255 #define CFG_DTT_LOW_TEMP        -30
 256 #define CFG_DTT_HYSTERESIS      3
 257
 258 /* RapidIO MMU */
 259 #define CFG_RIO_MEM_BASE        0xc0000000      /* base address */
 260 #define CFG_RIO_MEM_PHYS        CFG_RIO_MEM_BASE
 261 #define CFG_RIO_MEM_SIZE        0x20000000      /* 128M */
 262
 263 /*
 264  * General PCI
 265  * Addresses are mapped 1-1.
 266  */
 267 #define CFG_PCI1_MEM_BASE       0x80000000
 268 #define CFG_PCI1_MEM_PHYS       CFG_PCI1_MEM_BASE
 269 #define CFG_PCI1_MEM_SIZE       0x20000000      /* 512M */
 270 #define CFG_PCI1_IO_BASE        0xe2000000
 271 #define CFG_PCI1_IO_PHYS        CFG_PCI1_IO_BASE
 272 #define CFG_PCI1_IO_SIZE        0x1000000       /* 16M */
 273
 274 #if defined(CONFIG_PCI)
 275
 276 #define CONFIG_NET_MULTI
 277 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
 278
 279 #undef CONFIG_EEPRO100
 280 #undef CONFIG_TULIP
 281
 282 #if !defined(CONFIG_PCI_PNP)
 283     #define PCI_ENET0_IOADDR    0xe0000000
 284     #define PCI_ENET0_MEMADDR   0xe0000000
 285     #define PCI_IDSEL_NUMBER    0x0c    /* slot0->3(IDSEL)=12->15 */
 286 #endif
 287
 288 #undef CONFIG_PCI_SCAN_SHOW             /* show pci devices on startup */
 289 #define CFG_PCI_SUBSYS_VENDORID 0x1057  /* Motorola */
 290
 291 #endif  /* CONFIG_PCI */
 292
 293
 294 #if defined(CONFIG_TSEC_ENET)
 295
 296 #ifndef CONFIG_NET_MULTI
 297 #define CONFIG_NET_MULTI        1
 298 #endif
 299
 300 #define CONFIG_MII              1       /* MII PHY management */
 301 #define CONFIG_MPC85XX_TSEC2    1
 302 #define CONFIG_MPC85XX_TSEC2_NAME       "TSEC1"
 303 #define TSEC2_PHY_ADDR          1
 304 #define TSEC2_PHYIDX            0
 305
 306 #endif  /* CONFIG_TSEC_ENET */
 307
 308 #define CONFIG_ETHER_ON_FCC
 309 #define CONFIG_ETHER_ON_FCC3
 310 #define CFG_CMXFCR_MASK3      (CMXFCR_FC3 | CMXFCR_RF3CS_MSK | CMXFCR_TF3CS_MSK)
 311 #define CFG_CMXFCR_VALUE3     (CMXFCR_RF3CS_CLK15 | CMXFCR_TF3CS_CLK14)
 312 #define CFG_CPMFCR_RAMTYPE    0
 313 #define CFG_FCC_PSMR          (FCC_PSMR_FDE | FCC_PSMR_LPB)
 314
 315 #define CONFIG_ETHPRIME         "TSEC1"
 316
 317 /*
 318  * Environment
 319  */
 320 #ifndef CFG_RAMBOOT
 321   #define CFG_ENV_IS_IN_FLASH   1
 322   #define CFG_ENV_ADDR          (CFG_MONITOR_BASE - 0x20000)
 323   #define CFG_ENV_SECT_SIZE     0x20000 /* 128K(one sector) for env */
 324   #define CFG_ENV_SIZE          0x2000
 325   #define CFG_ENV_OFFSET_REDUND (CFG_ENV_OFFSET-CFG_ENV_SECT_SIZE)
 326   #define CFG_ENV_SIZE_REDUND   (CFG_ENV_SIZE)
 327 #else
 328   #define CFG_NO_FLASH          1       /* Flash is not usable now */
 329   #define CFG_ENV_IS_NOWHERE    1       /* Store ENV in memory only */
 330   #define CFG_ENV_ADDR          (CFG_MONITOR_BASE - 0x1000)
 331   #define CFG_ENV_SIZE          0x2000
 332 #endif
 333
 334 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 335 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change */
 336
 337 #define CONFIG_TIMESTAMP                /* Print image info with timestamp */
 338
 339 #if defined(CFG_RAMBOOT)
 340 # define CONFIG_CMD_PRIV        (CONFIG_CMD_DFL & ~(CFG_CMD_ENV  | CFG_CMD_LOADS))
 341 #else
 342 # define CONFIG_CMD_PRIV       (CONFIG_CMD_DFL  | \
 343                                 CFG_CMD_DHCP    | \
 344                                 CFG_CMD_NFS     | \
 345                                 CFG_CMD_SNTP    )
 346 #endif
 347
 348 #if defined(CONFIG_PCI)
 349 # define ADD_PCI_CMD            (CFG_CMD_PCI)
 350 #else
 351 # define ADD_PCI_CMD            0
 352 #endif
 353
 354 #define CONFIG_COMMANDS        (CONFIG_CMD_PRIV | \
 355                                 ADD_PCI_CMD     | \
 356                                 CFG_CMD_I2C     | \
 357                                 CFG_CMD_DATE    | \
 358                                 CFG_CMD_EEPROM  | \
 359                                 CFG_CMD_DTT     | \
 360                                 CFG_CMD_PING    )
 361 #include <cmd_confdefs.h>
 362
 363 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 364
 365 /*
 366  * Miscellaneous configurable options
 367  */
 368 #define CFG_LONGHELP                    /* undef to save memory */
 369 #define CFG_LOAD_ADDR   0x2000000       /* default load address */
 370 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt */
 371
 372 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 373     #define CFG_CBSIZE  1024            /* Console I/O Buffer Size */
 374 #else
 375     #define CFG_CBSIZE  256             /* Console I/O Buffer Size */
 376 #endif
 377
 378 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 379 #define CFG_MAXARGS     16              /* max number of command args */
 380 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size */
 381 #define CFG_HZ          1000            /* decrementer freq: 1ms ticks */
 382
 383 /*
 384  * For booting Linux, the board info and command line data
 385  * have to be in the first 8 MB of memory, since this is
 386  * the maximum mapped by the Linux kernel during initialization.
 387  */
 388 #define CFG_BOOTMAPSZ   (8 << 20)       /* Initial Memory map for Linux*/
 389
 390 /* Cache Configuration */
 391 #define CFG_DCACHE_SIZE         32768
 392 #define CFG_CACHELINE_SIZE      32
 393 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 394 #define CFG_CACHELINE_SHIFT     5       /*log base 2 of the above value*/
 395 #endif
 396
 397 /*
 398  * Internal Definitions
 399  *
 400  * Boot Flags
 401  */
 402 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH */
 403 #define BOOTFLAG_WARM   0x02            /* Software reboot */
 404
 405 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 406 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 407 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 408 #endif
 409
 410
 411 #define CONFIG_LOADADDR  200000 /* default location for tftp and bootm */
 412
 413 #define CONFIG_BOOTDELAY 5      /* -1 disables auto-boot */
 414
 415 #define CONFIG_BAUDRATE 115200
 416
 417 #define CONFIG_PREBOOT  "echo;" \
 418         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
 419         "echo"
 420
 421 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
 422
 423 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 424         "netdev=eth0\0"                                                 \
 425         "consdev=ttyS0\0"                                               \
 426         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 427                 "nfsroot=$serverip:$rootpath\0"                         \
 428         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 429         "addip=setenv bootargs $bootargs "                              \
 430                 "ip=$ipaddr:$serverip:$gatewayip:$netmask"              \
 431                 ":$hostname:$netdev:off panic=1\0"                      \
 432         "addcons=setenv bootargs $bootargs "                            \
 433                 "console=$consdev,$baudrate\0"                          \
 434         "flash_nfs=run nfsargs addip addcons;"                          \
 435                 "bootm $kernel_addr\0"                                  \
 436         "flash_self=run ramargs addip addcons;"                         \
 437                 "bootm $kernel_addr $ramdisk_addr\0"                    \
 438         "net_nfs=tftp $loadaddr $bootfile;"                             \
 439                 "run nfsargs addip addcons;bootm\0"                     \
 440         "rootpath=/opt/eldk/ppc_85xx\0"                                 \
 441         "bootfile=/tftpboot/tqm8560/uImage\0"                           \
 442         "kernel_addr=FE000000\0"                                        \
 443         "ramdisk_addr=FE100000\0"                                       \
 444         "load=tftp 100000 /tftpboot/tqm8560/u-boot.bin\0"               \
 445         "update=protect off fffc0000 ffffffff;era fffc0000 ffffffff;"   \
 446                 "cp.b 100000 fffc0000 40000;"                           \
 447                 "setenv filesize;saveenv\0"                             \
 448         "upd=run load;run update\0"                                     \
 449         ""
 450 #define CONFIG_BOOTCOMMAND      "run flash_self"
 451
 452 #endif  /* __CONFIG_H */