]> git.sur5r.net Git - u-boot/blob - include/configs/TQM862L.h
Merge branch 'denx'
[u-boot] / include / configs / TQM862L.h
1 /*
2  * (C) Copyright 2000-2008
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_MPC860           1
37 #define CONFIG_MPC860T          1
38 #define CONFIG_MPC862           1
39
40 #define CONFIG_TQM862L          1       /* ...on a TQM8xxL module       */
41
42 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
43 #undef  CONFIG_8xx_CONS_SMC2
44 #undef  CONFIG_8xx_CONS_NONE
45
46 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
47
48 #define CONFIG_BOOTCOUNT_LIMIT
49
50 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
51
52 #define CONFIG_BOARD_TYPES      1       /* support board types          */
53
54 #define CONFIG_PREBOOT  "echo;" \
55         "echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;" \
56         "echo"
57
58 #undef  CONFIG_BOOTARGS
59
60 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
61         "netdev=eth0\0"                                                 \
62         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
63                 "nfsroot=${serverip}:${rootpath}\0"                     \
64         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
65         "addip=setenv bootargs ${bootargs} "                            \
66                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
67                 ":${hostname}:${netdev}:off panic=1\0"                  \
68         "flash_nfs=run nfsargs addip;"                                  \
69                 "bootm ${kernel_addr}\0"                                \
70         "flash_self=run ramargs addip;"                                 \
71                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
72         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip;bootm\0"     \
73         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
74         "hostname=TQM862L\0"                                            \
75         "bootfile=TQM862L/uImage\0"                                     \
76         "fdt_addr=40040000\0"                                           \
77         "kernel_addr=40060000\0"                                        \
78         "ramdisk_addr=40200000\0"                                       \
79         "u-boot=TQM862L/u-image.bin\0"                                  \
80         "load=tftp 200000 ${u-boot}\0"                                  \
81         "update=prot off 40000000 +${filesize};"                        \
82                 "era 40000000 +${filesize};"                            \
83                 "cp.b 200000 40000000 ${filesize};"                     \
84                 "sete filesize;save\0"                                  \
85         ""
86 #define CONFIG_BOOTCOMMAND      "run flash_self"
87
88 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
89 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
90
91 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
92
93 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
94
95 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
96
97 /*
98  * BOOTP options
99  */
100 #define CONFIG_BOOTP_SUBNETMASK
101 #define CONFIG_BOOTP_GATEWAY
102 #define CONFIG_BOOTP_HOSTNAME
103 #define CONFIG_BOOTP_BOOTPATH
104 #define CONFIG_BOOTP_BOOTFILESIZE
105
106
107 #define CONFIG_MAC_PARTITION
108 #define CONFIG_DOS_PARTITION
109
110 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
111
112
113 /*
114  * Command line configuration.
115  */
116 #include <config_cmd_default.h>
117
118 #define CONFIG_CMD_ASKENV
119 #define CONFIG_CMD_DATE
120 #define CONFIG_CMD_DHCP
121 #define CONFIG_CMD_ELF
122 #define CONFIG_CMD_IDE
123 #define CONFIG_CMD_JFFS2
124 #define CONFIG_CMD_NFS
125 #define CONFIG_CMD_SNTP
126
127
128 #define CONFIG_NETCONSOLE
129
130
131 /*
132  * Miscellaneous configurable options
133  */
134 #define CFG_LONGHELP                    /* undef to save memory         */
135 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
136
137 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
138 #define CFG_HUSH_PARSER         1       /* Use the HUSH parser          */
139 #ifdef  CFG_HUSH_PARSER
140 #define CFG_PROMPT_HUSH_PS2     "> "
141 #endif
142
143 #if defined(CONFIG_CMD_KGDB)
144 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
145 #else
146 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
147 #endif
148 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
149 #define CFG_MAXARGS             16      /* max number of command args   */
150 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
151
152 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
153 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
154
155 #define CFG_LOAD_ADDR           0x100000        /* default load address */
156
157 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
158
159 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
160
161 /*
162  * Low Level Configuration Settings
163  * (address mappings, register initial values, etc.)
164  * You should know what you are doing if you make changes here.
165  */
166 /*-----------------------------------------------------------------------
167  * Internal Memory Mapped Register
168  */
169 #define CFG_IMMR                0xFFF00000
170
171 /*-----------------------------------------------------------------------
172  * Definitions for initial stack pointer and data area (in DPRAM)
173  */
174 #define CFG_INIT_RAM_ADDR       CFG_IMMR
175 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
176 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
177 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
178 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
179
180 /*-----------------------------------------------------------------------
181  * Start addresses for the final memory configuration
182  * (Set up by the startup code)
183  * Please note that CFG_SDRAM_BASE _must_ start at 0
184  */
185 #define CFG_SDRAM_BASE          0x00000000
186 #define CFG_FLASH_BASE          0x40000000
187 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
188 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
189 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
190
191 /*
192  * For booting Linux, the board info and command line data
193  * have to be in the first 8 MB of memory, since this is
194  * the maximum mapped by the Linux kernel during initialization.
195  */
196 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
197
198 /*-----------------------------------------------------------------------
199  * FLASH organization
200  */
201
202 /* use CFI flash driver */
203 #define CFG_FLASH_CFI           1       /* Flash is CFI conformant */
204 #define CONFIG_FLASH_CFI_DRIVER 1       /* Use the common driver */
205 #define CFG_FLASH_BANKS_LIST    { CFG_FLASH_BASE, CFG_FLASH_BASE+flash_info[0].size }
206 #define CFG_FLASH_EMPTY_INFO
207 #define CFG_FLASH_USE_BUFFER_WRITE      1
208 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks */
209 #define CFG_MAX_FLASH_SECT      71      /* max number of sectors on one chip */
210
211 #define CFG_ENV_IS_IN_FLASH     1
212 #define CFG_ENV_OFFSET          0x8000  /*   Offset   of Environment Sector     */
213 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
214
215 /* Address and size of Redundant Environment Sector     */
216 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SIZE)
217 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
218
219 #define CFG_USE_PPCENV                  /* Environment embedded in sect .ppcenv */
220
221 /*-----------------------------------------------------------------------
222  * Dynamic MTD partition support
223  */
224 #define CONFIG_JFFS2_CMDLINE
225 #define MTDIDS_DEFAULT          "nor0=TQM8xxL-0"
226
227 #define MTDPARTS_DEFAULT        "mtdparts=TQM8xxL-0:256k(u-boot),"      \
228                                                 "128k(dtb),"            \
229                                                 "1664k(kernel),"        \
230                                                 "2m(rootfs),"           \
231                                                 "4m(data)"
232
233 /*-----------------------------------------------------------------------
234  * Hardware Information Block
235  */
236 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
237 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
238 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
239
240 /*-----------------------------------------------------------------------
241  * Cache Configuration
242  */
243 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
244 #if defined(CONFIG_CMD_KGDB)
245 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
246 #endif
247
248 /*-----------------------------------------------------------------------
249  * SYPCR - System Protection Control                            11-9
250  * SYPCR can only be written once after reset!
251  *-----------------------------------------------------------------------
252  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
253  */
254 #if defined(CONFIG_WATCHDOG)
255 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
256                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
257 #else
258 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
259 #endif
260
261 /*-----------------------------------------------------------------------
262  * SIUMCR - SIU Module Configuration                            11-6
263  *-----------------------------------------------------------------------
264  * PCMCIA config., multi-function pin tri-state
265  */
266 #ifndef CONFIG_CAN_DRIVER
267 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
268 #else   /* we must activate GPL5 in the SIUMCR for CAN */
269 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
270 #endif  /* CONFIG_CAN_DRIVER */
271
272 /*-----------------------------------------------------------------------
273  * TBSCR - Time Base Status and Control                         11-26
274  *-----------------------------------------------------------------------
275  * Clear Reference Interrupt Status, Timebase freezing enabled
276  */
277 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
278
279 /*-----------------------------------------------------------------------
280  * RTCSC - Real-Time Clock Status and Control Register          11-27
281  *-----------------------------------------------------------------------
282  */
283 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
284
285 /*-----------------------------------------------------------------------
286  * PISCR - Periodic Interrupt Status and Control                11-31
287  *-----------------------------------------------------------------------
288  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
289  */
290 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
291
292 /*-----------------------------------------------------------------------
293  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
294  *-----------------------------------------------------------------------
295  * Reset PLL lock status sticky bit, timer expired status bit and timer
296  * interrupt status bit
297  */
298 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
299
300 /*-----------------------------------------------------------------------
301  * SCCR - System Clock and reset Control Register               15-27
302  *-----------------------------------------------------------------------
303  * Set clock output, timebase and RTC source and divider,
304  * power management and some other internal clocks
305  */
306 #define SCCR_MASK       SCCR_EBDF11
307 #define CFG_SCCR        (SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
308                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
309                          SCCR_DFALCD00)
310
311 /*-----------------------------------------------------------------------
312  * PCMCIA stuff
313  *-----------------------------------------------------------------------
314  *
315  */
316 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
317 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
318 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
319 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
320 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
321 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
322 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
323 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
324
325 /*-----------------------------------------------------------------------
326  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
327  *-----------------------------------------------------------------------
328  */
329
330 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
331
332 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
333 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
334 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
335
336 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
337 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
338
339 #define CFG_ATA_IDE0_OFFSET     0x0000
340
341 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
342
343 /* Offset for data I/O                  */
344 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
345
346 /* Offset for normal register accesses  */
347 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
348
349 /* Offset for alternate registers       */
350 #define CFG_ATA_ALT_OFFSET      0x0100
351
352 /*-----------------------------------------------------------------------
353  *
354  *-----------------------------------------------------------------------
355  *
356  */
357 #define CFG_DER 0
358
359 /*
360  * Init Memory Controller:
361  *
362  * BR0/1 and OR0/1 (FLASH)
363  */
364
365 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
366 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #1        */
367
368 /* used to re-map FLASH both when starting from SRAM or FLASH:
369  * restrict access enough to keep SRAM working (if any)
370  * but not too much to meddle with FLASH accesses
371  */
372 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
373 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
374
375 /*
376  * FLASH timing:
377  */
378 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
379                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
380
381 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
382 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
383 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
384
385 #define CFG_OR1_REMAP   CFG_OR0_REMAP
386 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
387 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
388
389 /*
390  * BR2/3 and OR2/3 (SDRAM)
391  *
392  */
393 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
394 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
395 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
396
397 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
398 #define CFG_OR_TIMING_SDRAM     0x00000A00
399
400 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
401 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
402
403 #ifndef CONFIG_CAN_DRIVER
404 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
405 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
406 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
407 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
408 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
409 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
410 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
411                                         BR_PS_8 | BR_MS_UPMB | BR_V )
412 #endif  /* CONFIG_CAN_DRIVER */
413
414 /*
415  * Memory Periodic Timer Prescaler
416  *
417  * The Divider for PTA (refresh timer) configuration is based on an
418  * example SDRAM configuration (64 MBit, one bank). The adjustment to
419  * the number of chip selects (NCS) and the actually needed refresh
420  * rate is done by setting MPTPR.
421  *
422  * PTA is calculated from
423  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
424  *
425  *      gclk      CPU clock (not bus clock!)
426  *      Trefresh  Refresh cycle * 4 (four word bursts used)
427  *
428  * 4096  Rows from SDRAM example configuration
429  * 1000  factor s -> ms
430  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
431  *    4  Number of refresh cycles per period
432  *   64  Refresh cycle in ms per number of rows
433  * --------------------------------------------
434  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
435  *
436  *  50 MHz =>  50.000.000 / Divider =  98
437  *  66 Mhz =>  66.000.000 / Divider = 129
438  *  80 Mhz =>  80.000.000 / Divider = 156
439  * 100 Mhz => 100.000.000 / Divider = 195
440  */
441
442 #define CFG_PTA_PER_CLK ((4096 * 32 * 1000) / (4 * 64))
443 #define CFG_MAMR_PTA    98
444
445 /*
446  * For 16 MBit, refresh rates could be 31.3 us
447  * (= 64 ms / 2K = 125 / quad bursts).
448  * For a simpler initialization, 15.6 us is used instead.
449  *
450  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
451  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
452  */
453 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
454 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
455
456 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
457 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
458 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
459
460 /*
461  * MAMR settings for SDRAM
462  */
463
464 /* 8 column SDRAM */
465 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
466                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
467                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
468 /* 9 column SDRAM */
469 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
470                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
471                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
472
473
474 /*
475  * Internal Definitions
476  *
477  * Boot Flags
478  */
479 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
480 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
481
482 #define CONFIG_NET_MULTI
483 #define CONFIG_SCC1_ENET
484 #define CONFIG_FEC_ENET
485 #define CONFIG_ETHPRIME         "SCC ETHERNET"
486
487 #endif  /* __CONFIG_H */